KR100324604B1 - 반도체메모리소자의출력버퍼 - Google Patents

반도체메모리소자의출력버퍼 Download PDF

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Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 출력 버퍼에 관한 것이며, 공급전압의 변화에 따른 순간 전류의 발생을 억제하여 잡음을 줄일 수 있는 반도체 소자의 출력 버퍼를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단; 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 강하시키기 위한 다수의 패스를 구비하는 전압레벨 강하 수단; 상기 공급전원의 레벨에 따라 상기 전압레벨 강하 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제어 수단; 상기 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 풀업 구동 수단; 및 상기 전압레벨 강하 수단으로부터 출력된 상기 풀다운 구동 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 풀다운 구동 수단을 구비하는 반도체 소자의 출력 버퍼가 제공된다.

Description

반도체 메모리 소자의 출력 버퍼{A output buffer in semiconductor memory device}
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 메모리 소자의 출력 버퍼에 관한 것이다.
잘 알려진 바와 같이, 반도체 메모리 소자의 출력 버퍼는 데이터를 칩 외부로 출력함에 있어, 칩 외부의 로드(load)를 충분히 드라이브(drive)하기 위하여 큰 사이즈의 구동 트랜지스터를 사용하고 있으며, 이에 의해 구동 트랜지스터가 구동되면서 순간적으로 전류가 많이 흘러, 즉 피크 전류가 발생하여 잡음(noise)을 유발하게 된다.
도 1은 종래기술에 따른 반도체 메모리 소자의 출력 버퍼 회로도로서, 출력 버퍼는 센스 증폭기의 출력(SAI, SAIB)에 응답하여 출력단(DOUT_C)을 각각 풀-업 및 풀-다운 구동하는 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)와, 출력 버퍼의 출력단(DOUT_C) 신호에 의해 구동되는 저항 성분 및 커패시터 성분으로 이루어진 외부 로드단(100)으로 구성되며, 센스 증폭기의 출력(SAI, SAIB) 및 공급전압(Vcc)을 입력으로 하여 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)의 게이트를 제어하기 위한 다수의 인버터, 부정논리합 게이트 및 부정논리곱 게이트로 구성된 논리연산부를 구비한다.
전술한 바와 같은 종래의 출력 버퍼의 구성에서 외부 로드단(100)을 충분히 풀-업 및 풀-다운 구동하기 위해서는 큰 사이즈의 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)를 사용하고 있는데, 이때 구동되는 큰 사이즈의 PMOS 트랜지스터(MP1) 또는 NMOS 트랜지스터(MN1)를 통해 상대적으로 큰 순간 전류가 흘러 접지 노드(ground node)에 잡음이 발생하게 된다.
접지 노드의 전압(Vgn)은 아래 수학식 1과 같이 나타낼 수 있다.
Vgn = LC1×ΔI/ΔT
여기서, 'LC1'은 접지단에 연결된 도선(lead)을 모델링한 값, I는 전류, T는 시간을 각각 나타낸 것이며, ΔI는 공급전압(Vcc)이 올라감에 따라 증가하게 되고, 결과적으로 공급전압(Vcc)이 높아짐에 따라 트랜지스터의 동작시 순간 전류가 커져 접지 노드에서 심한 잡음을 유발하여 출력 버퍼의 오동작을 일으키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 공급전압의 변화에 따른 순간 전류의 발생을 억제하여 잡음을 줄일 수 있는 반도체 소자의 출력 버퍼를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 소자의 출력 버퍼의 회로도.
도 2는 본 발명의 일 실시예에 따른 출력 버퍼의 회로도.
도 3은 본 발명의 다른 실시예에 따른 출력 버퍼의 회로도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 풀업 구동 제어신호 발생부
300 : 풀다운 구동 제어신호 발생부
400 : 풀업 및 풀다운 구동부
310, 320, 330 : 전압레벨 감지부
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단; 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 강하시키기 위한 다수의 패스를 구비하는 전압레벨 강하 수단; 상기 공급전원의 레벨에 따라 상기 전압레벨 강하 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제어 수단; 상기 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 풀업 구동 수단; 및 상기 전압레벨 강하 수단으로부터 출력된 상기 풀다운 구동 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 풀다운 구동 수단을 구비하는 반도체 소자의 출력 버퍼가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단; 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 조절하기 위한 다수의 패스를 구비하는 전압레벨 조절 수단; 상기 공급전원의 레벨에 따라 상기 전압레벨 조절 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제어 수단; 상기 풀다운 구동 제어신호에 응답하여 출력단을 풀다운 구동하기 위한 풀다운 구동 수단; 및 상기 전압레벨 조절 수단으로부터 출력된 상기 풀업 구동 제어신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업 구동 수단을 구비하는 반도체 소자의 출력 버퍼가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단; 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 조절하기 위한 다수의 패스를 구비하는 제1 전압레벨 조절 수단; 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 조절하기 위한 다수의 패스를 구비하는 제2 전압레벨 조절 수단; 상기 공급전원의 레벨에 따라 상기 제1 전압레벨 조절 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제1 제어 수단; 상기 공급전원의 레벨에 따라 상기 제2 전압레벨 조절 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제2 제어 수단; 상기 제1 전압레벨 조절 수단으로부터 출력된 상기 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 풀업 구동 수단; 상기 제2 전압레벨 조절 수단으로부터 출력된 상기 풀다운 구동 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 풀다운 구동 수단을 구비하는 반도체 소자의 출력 버퍼가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 출력 버퍼의 회로도이다.
본 실시예에 따른 출력 버퍼는 센스 증폭기의 출력(SAI)에 응답하여 풀업 구동 제어신호(pch1)를 발생하는 풀업 구동 제어신호 발생부(200)와, 센스 증폭기의 출력(SAI)에 응답하여 풀다운 구동 제어신호(nch1)를 발생하는 풀다운 구동 제어신호 발생부(300)와, 상기 풀업 구동 제어신호 발생부(200) 및 풀다운 구동 제어신호 발생부(300)로부터 각각 출력되는 풀업 구동 제어신호(pch1) 및 풀다운 구동 제어신호(nch1)에 응답하여 출력단(DOUT_A1)을 풀업 및 풀다운시키는 풀업 및 풀다운 구동부(400)를 구비한다.
여기서, 풀업 구동 제어신호 발생부(200)는 센스 증폭기의 출력(SAI)의 반전신호와 논리 '로우(low)' 레벨 신호를 입력받아 부정논리합하는 부정논리합 게이트(NR1)와, 부정논리합 게이트(NR1)의 출력 신호를 반전하여 풀업 구동 제어신호(pch1)로 출력하는 인버터(INV1)로 구성된다.
그리고, 풀다운 구동 제어신호 발생부(300)는 센스 증폭기의 출력(SAI)의 반전 신호와 논리 '하이(high)' 레벨 신호를 입력받아 부정논리곱하는 부정논리곱 게이트(ND1)와, 4V의 트리거 포인트(trigger point)를 유지하며 공급전압 레벨에 응답하여 그 출력을 결정하는 제1 전압레벨 감지부(310)와, 5V의 트리거 포인트를 유지하며 공급전압 레벨에 응답하여 그 출력을 결정하는 제2 전압레벨 감지부(320)와, 6V의 트리거 포인트를 유지하며 공급전압 레벨에 응답하여 그 출력을 결정하는 제3 전압레벨 감지부(330)와, 제1 전압레벨 감지부(310)의 출력값에 응답하여 부정논리곱 게이트(ND1)의 반전 출력 신호를 풀다운 구동 제어신호(nch1)로 스위칭하는 NMOS 트랜지스터(MN3)와, 제2 전압레벨 감지부(320)의 출력값에 응답하여 부정논리곱 게이트(ND1)의 반전 출력 신호를 스위칭하는 NMOS 트랜지스터(MN4)와, NMOS 트랜지스터(MN4)의 출력을 게이트 입력으로 하여 다이오드 접속된 NMOS 트랜지스터(MN5)와, 제3 전압레벨 감지부(330)의 출력값에 응답하여 부정논리곱 게이트(ND1)의 반전 출력을 스위칭하는 NMOS 트랜지스터(MN6)와, NMOS 트랜지스터(MN6)의 출력을 게이트 입력으로 하여 다이오드 접속된 NMOS 트랜지스터(MN7)와, NMOS 트랜지스터(MN7)의 출력을 게이트 입력으로 하여 다이오드 접속된 NMOS 트랜지스터(MN8)로 이루어진다.
한편, 제1, 제2 및 제3 전압레벨 감지부(310, 320, 330)는 각각, 게이트단으로 접지전압을 인가받고 소스단으로 공급전압(Vcc)을 인가받는 PMOS 트랜지스터(MP3)와, PMOS 트랜지스터(MP3)의 드레인단과 출력노드(ON1) 사이에 접속되며 그 게이트단 그 드레인단에 연결되어 다이오드 접속을 이루고 PMOS 트랜지스터(MP3)의 드레인단과 그 채널이 접속된 PMOS 트랜지스터(MP4)와, 출력노드(ON1) 및 접지전압단 간에 접속되어 전압 분배 역할을 수행하는 저항(R)과, 출력노드(ON1)의 전압레벨에 따라 트리거링 동작 여부을 수행하는 출력단(340)으로 구성된다.
여기서, 출력단(340)은 각각 상기 출력노드(ON1)에 직렬 연결된 3개의 인버터로 구성되고, 각 출력단(340)의 첫 번째 인버터가 각각 4V, 5V, 6V에서 트리거링 동작이 일어나도록 하기 위하여 각 트랜지스터(MP3, MP4)의 사이즈 및 저항(R) 값을 조절하여야 한다.
그리고, 풀업 및 풀다운 구동부(400)는 공급전압단 및 접지전압단 사이에 직렬 연결되며, 게이트로 풀업 구동 제어신호(pch1)를 입력받는 PMOS 트랜지스터(MP2) 및 게이트로 풀다운 구동 제어신호(nch1)를 입력받는 NMOS 트랜지스터(MN2)로 이루어지며, PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2) 사이의 노드를 출력단으로 하여 출력 신호(DOUT_A1)를 출력한다.
이하, 본 실시예에 따른 출력 버퍼의 동작을 살펴본다.
먼저, 센스 증폭기의 출력(SAI)이 '로우' 레벨인 경우, 풀업 구동 제어신호 발생부(200)의 부정논리합 게이트(NR1) 및 인버터를 통해 '하이'레벨의 풀업 구동 제어신호(pch1)가 출력되고, 풀다운 구동 제어신호 발생부(300)의 부정논리곱 게이트(ND1)를 통해 '하이' 레벨의 풀다운 구동 제어신호(nch1)가 출력된다. 이에 따라 NMOS 트랜지스터(MN2)가 턴온되어 출력 신호(DOUT_A1)로 '로우' 레벨 신호가 출력된다.
여기서, 공급 전압 레벨에 따라 풀다운 구동 제어신호(nch1)의 전압 레벨을 제어하는 제1, 제2 및 제3 전압레벨 감지부(310, 320, 330)의 동작을 구체적으로 살펴본다.
우선, 4V의 공급전압 하에서 제1, 제2 및 제3 전압레벨 감지부(310, 320, 330)는 모두 '하이' 레벨 신호를 출력하기 때문에 NMOS 트랜지스터 MN3, MN4, MN6이 모두 턴온된다. NMOS 트랜지스터의 문턱전압(threshold voltage, 이하 Vtn)을 1V로 가정할 때, 풀다운 구동 제어신호(nch1)의 전압 레벨은 NMOS 트랜지스터 MN3에 의한 전압 강하로 3V가 된다. 그리고, NMOS 트랜지스터 MN4의 전압 강하로 NMOS 트랜지스터 MN5의 드레인단 및 게이트단에 3V의 전압이 인가되고, 그에 따라 NMOS 트랜지스터 MN5의 Vgs가 0V로 되어 NMOS 트랜지스터 MN5가 턴오프됨에 따라 풀다운 구동 제어신호(nch1)의 전압 레벨에 영향을 끼치지 못하게 된다. 마찬가지의 동작으로, NMOS 트랜지스터 MN7, MN8이 턴오프되어 풀다운 구동 제어신호(nch1)는 NMOS 트랜지스터 MN3을 통한 3V의 전압 레벨을 그대로 유지하게 된다.
다음으로, 5V의 공급전압 하에서 4V의 트리거 전압을 유지하는 제1 전압레벨 감지부(310)는 트리거링 동작에 의해 '로우'레벨의 신호를 출력하여 NMOS 트랜지스터 MN3는 턴오프되고, 제2 및 제3 전압레벨 감지부(320, 330)는 '하이' 레벨 신호를 각각 출력함으로써, NMOS 트랜지스터 MN4, MN6는 턴온된다. 따라서, 풀다운 제어신호(nch1)는 2개의 NMOS 트랜지스터 MN4, MN5에 의해 2Vtn만큼 전압 강하된 전압 레벨(즉, 공급전압(5V) - 2Vtn(2V)인 3V)을 유지하게 된다. 그리고, NMOS 트랜지스터 MN6의 전압 강하로 인해 NMOS 트랜지스터 MN7, MN8의 드레인단 전압이 각각 4V, 3V가 되고, 그에 따라 NMOS 트랜지스터 MN8의 Vgs가 0V로 되어 NMOS 트랜지스터 MN8이 턴오프되어 풀다운 구동 제어신호(nch1)의 전압 레벨에 영향을 끼치지 못하게 된다. 따라서, 풀다운 구동 제어신호(nch1)는 NMOS 트랜지스터 MN4, NM5를 통한 3V의 전압 레벨을 그대로 유지하게 된다.
마지막으로, 6V의 공급전압 하에서 4V의 트리거 전압을 유지하는 제1 전압레벨 감지부(310) 및 5V의 트리거 전압을 유지하는 제2 전압레벨 감지부(320)는 트리거링 동작에 의해 '로우'레벨의 신호를 각각 출력하여 NMOS 트랜지스터 MN3, MN4는 각각 턴오프되고, 제3 전압레벨 감지부(330)는 '하이' 레벨 신호를 출력하여 NMOS 트랜지스터 MN6을 턴온시킨다. 따라서, 풀다운 구동 제어신호(nch1)는 3개의 NMOS 트랜지스터 MN6, MN7, MN8에 의해 3Vtn만큼 전압 강하된 전압 레벨(즉, 공급전압(6V) - 3Vtn(3V)인 3V)을 유지하게 된다.
결론적으로, 공급전압이 높아지는 것에 관계없이 풀다운 구동 제어신호(nch1)의 전압을 소정의 전압 레벨로 유지함으로써, 풀다운 구동하는 NMOS 트랜지스터(MN2)에 흐르는 순간 전류를 종래의 출력 버퍼에서보다 줄여 잡음 발생을 억제할 수 있다.
첨부된 도면 도 3은 본 발명의 다른 실시예에 따른 출력 버퍼의 회로도로서, 상기 도 2의 출력 버퍼와 구성상 거의 동일하나, 공급전압 레벨에 응답하여 풀다운구동 제어신호 대신 풀업 구동 제어신호의 전압 레벨을 제어한다는 점에서 차이가 있다.
본 실시예에 따른 출력 버퍼는 센스 증폭기의 출력(SAI)에 응답하여 풀업 구동 제어신호(pch2)를 발생하는 풀업 구동 제어신호 발생부(205)와, 입력 신호(SAI)에 응답하여 풀다운 구동 제어신호(nch2)를 발생하는 풀다운 구동 제어신호 발생부(305)와, 상기 풀업 구동 제어신호 발생부(205) 및 풀다운 구동 제어신호 발생부(305)로부터 각각 출력되는 풀업 구동 제어신호(pch2) 및 풀다운 구동 제어신호(nch2)에 응답하여 외부 로드단(505)이 접속된 출력단(DOUT_A11)을 풀업 및 풀다운시키는 풀업 및 풀다운 구동부(405)로 이루어진다.
한편, 풀업 구동 제어신호 발생부(205)는 반전된 입력 신호(SAI)와 논리 '로우' 레벨 신호를 입력받아 부정논리합하는 부정논리합 게이트(NR2)와, 4V의 트리거 포인트를 유지하며 공급전압 레벨에 응답하여 그 출력값을 결정하는 제1 전압레벨 감지부(210)와, 5V의 트리거 포인트를 유지하며 공급전압 레벨에 응답하여 그 출력값을 결정하는 제2 전압레벨 감지부(220)와, 6V의 트리거 포인트를 유지하며 공급전압 레벨에 응답하여 그 출력값을 결정하는 제3 전압레벨 감지부(230)와, 제1 전압레벨 감지부(210)의 출력값에 응답하여 부정논리합 게이트(NR2)의 반전 출력 신호를 풀업 구동 제어신호(pch2)로 스위칭하는 PMOS 트랜지스터(MP5)와, 제2 전압레벨 감지부(220)의 출력값에 응답하여 부정논리합 게이트(NR2)의 반전 출력 신호를 스위칭하는 PMOS 트랜지스터(MP6)와, PMOS 트랜지스터(MP6)의 출력을 게이트 입력으로 하여 다이오드 접속된 PMOS 트랜지스터(MP7)와, 제3 전압레벨 감지부(230)의출력값에 응답하여 부정논리합 게이트(NR2)의 반전 출력 신호를 스위칭하는 PMOS 트랜지스터(MP8)와, PMOS 트랜지스터(MP8)의 출력을 게이트 입력으로 하여 다이오드 접속된 PMOS 트랜지스터(MP9)와, PMOS 트랜지스터(MP9)의 출력을 게이트 입력으로 하여 다이오드 접속된 PMOS 트랜지스터(MP10)로 이루어진다.
여기서, 제1, 제2 및 제3 전압레벨 감지부(210, 220, 230)의 내부 회로 구성은 전술한 일 실시예의 제1, 제2 및 제3 전압레벨 감지부(310, 320, 330)와 거의 동일하며, 다만 출력단의 인버터의 수가 짝수(예컨대, 2개)로 구성된다.
그리고, 풀다운 구동 제어신호 발생부(305)는 반전된 입력 신호(SAI)와 논리 '하이' 레벨 신호를 입력받아 부정논리곱하는 부정논리곱 게이트(ND2)와, 부정논리곱 게이트(ND2)로부터의 출력 신호를 반전하여 풀다운 구동 제어신호(nch2)로 출력하는 인버터(INV)2로 이루어진다.
상기와 같이 구성된 본 실시예에 따른 출력 버퍼는 전술한 일 실시예의 동작과 유사하며, 공급전압이 높아지는 것에 관계없이 풀업 구동 제어신호(pch2)의 전압을 소정의 전압 레벨로 유지하도록 동작함으로써, 풀업 구동하는 PMOS 트랜지스터(MP11)에 흐르는 순간 전류를 종래의 출력 버퍼에서보다 줄일 수 있어 잡음 발생을 억제한다.
본 발명의 또 다른 실시예는 상기 도 2의 풀다운 구동 제어신호 발생부와 도 3의 풀업 구동 제어신호 발생부를 함께 구비하여 출력 버퍼를 구성하는 것으로, 공급전압이 높아지는 것에 관계없이 풀업 구동 제어신호 및 풀다운 구동 제어신호의 전압을 소정의 전압 레벨로 유지하여 풀업 구동하는 PMOS 트랜지스터와 풀다운 구동하는 NMOS 트랜지스터에 흐르는 순간 전류를 종래의 출력 버퍼에 비해 크게 줄일 수 있어 잡음 발생을 억제한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은 출력 버퍼에 공급되는 공급전압의 레벨의 변화에도 풀업 및 풀다운 트랜지스터를 일정하게 제어함으로써 순간적인 피크 전류를 감소시켜 잡음 발생을 억제할 수 있는 효과가 있으며, 그에 따라 출력 버퍼의 특성을 향상시킬 수 있다.

Claims (16)

  1. 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단;
    상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 강하시키기 위한 다수의 패스를 구비하는 전압레벨 강하 수단;
    상기 공급전원의 레벨에 따라 상기 전압레벨 강하 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제어 수단;
    상기 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 풀업 구동 수단; 및
    상기 전압레벨 강하 수단으로부터 출력된 상기 풀다운 구동 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 풀다운 구동 수단
    을 구비하는 반도체 소자의 출력 버퍼.
  2. 제1항에 있어서,
    상기 제어 수단은,
    각각 다른 트리거 전압을 사용하여 상기 공급전원을 감지하기 위한 다수의 전압레벨 감지부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  3. 제2항에 있어서,
    상기 전압레벨 감지부는 각각,
    상기 공급전원과 접지전원 사이에 제공되는 전압 분배부와,
    상기 트리거 전압을 갖는 인버터를 포함하는 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  4. 제2항 또는 제3항에 있어서,
    상기 전압레벨 강하 수단은,
    제1 전압레벨 감지부의 출력에 제어받아 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호를 스위칭하기 위한 제1 트랜지스터를 구비하는 제1 패스;
    제2 전압레벨 감지부의 출력에 제어받아 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호를 스위칭하기 위한 제2 트랜지스터와, 상기 제2 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제3 트랜지스터를 구비하는 제2 패스; 및
    제3 전압레벨 감지부의 출력에 제어받아 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호를 스위칭하기 위한 제4 트랜지스터와, 상기 제4 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제5 트랜지스터와, 상기 제5 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제6 트랜지스터를 구비하는 제3 패스를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  5. 제4항에 있어서,
    상기 제1 내지 제6 트랜지스터는 각각 NMOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  6. 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단;
    상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 조절하기 위한 다수의 패스를 구비하는 전압레벨 조절 수단;
    상기 공급전원의 레벨에 따라 상기 전압레벨 조절 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제어 수단;
    상기 풀다운 구동 제어신호에 응답하여 출력단을 풀다운 구동하기 위한 풀다운 구동 수단; 및
    상기 전압레벨 조절 수단으로부터 출력된 상기 풀업 구동 제어신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업 구동 수단
    을 구비하는 반도체 소자의 출력 버퍼.
  7. 제6항에 있어서,
    상기 제어 수단은,
    각각 다른 트리거 전압을 사용하여 상기 공급전원을 감지하기 위한 다수의 전압레벨 감지부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  8. 제7항에 있어서,
    상기 전압레벨 감지부는 각각,
    상기 공급전원과 접지전원 사이에 제공되는 전압 분배부와,
    상기 트리거 전압을 갖는 인버터를 포함하는 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  9. 제7항 또는 제8항에 있어서,
    상기 전압레벨 조절 수단은,
    제1 전압레벨 감지부의 출력에 제어받아 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호를 스위칭하기 위한 제1 트랜지스터를 구비하는 제1패스;
    제2 전압레벨 감지부의 출력에 제어받아 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호를 스위칭하기 위한 제2 트랜지스터와, 상기 제2 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제3 트랜지스터를 구비하는 제2 패스; 및
    제3 전압레벨 감지부의 출력에 제어받아 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호를 스위칭하기 위한 제4 트랜지스터와, 상기 제4 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제5 트랜지스터와, 상기 제5 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제6 트랜지스터를 구비하는 제3 패스를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  10. 제9항에 있어서,
    상기 제1 내지 제6 트랜지스터는 각각 PMOS 트랜지스터인 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  11. 데이터 신호 및 공급전원을 입력으로 하여 각각 풀업 구동 제어신호 및 풀다운 구동 제어신호를 생성하기 위한 제1 및 제2 논리연산 수단;
    상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호의 액티브상태의 전압레벨을 각각 다른 전압레벨로 조절하기 위한 다수의 패스를 구비하는 제1 전압레벨 조절 수단;
    상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호의 액티브 상태의 전압레벨을 각각 다른 전압레벨로 조절하기 위한 다수의 패스를 구비하는 제2 전압레벨 조절 수단;
    상기 공급전원의 레벨에 따라 상기 제1 전압레벨 조절 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제1 제어 수단;
    상기 공급전원의 레벨에 따라 상기 제2 전압레벨 조절 수단의 각 패스를 제어하여 하나의 패스를 선택하기 위한 제2 제어 수단;
    상기 제1 전압레벨 조절 수단으로부터 출력된 상기 풀업 구동 제어신호에 응답하여 출력단을 풀업 구동하기 위한 풀업 구동 수단; 및
    상기 제2 전압레벨 조절 수단으로부터 출력된 상기 풀다운 구동 제어신호에 응답하여 상기 출력단을 풀다운 구동하기 위한 풀다운 구동 수단
    을 구비하는 반도체 소자의 출력 버퍼.
  12. 제11항에 있어서,
    상기 제1 및 제2 제어 수단은 각각,
    각각 다른 트리거 전압을 사용하여 상기 공급전원을 감지하기 위한 다수의 전압레벨 감지부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  13. 제12항에 있어서,
    상기 전압레벨 감지부는 각각,
    상기 공급전원과 접지전원 사이에 제공되는 전압 분배부와,
    상기 트리거 전압을 갖는 인버터를 포함하는 출력부를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  14. 제12항 또는 제13항에 있어서,
    상기 제1 전압레벨 조절 수단은,
    제1 전압레벨 감지부의 출력에 제어받아 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호를 스위칭하기 위한 제1 트랜지스터를 구비하는 제1 패스;
    제2 전압레벨 감지부의 출력에 제어받아 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호를 스위칭하기 위한 제2 트랜지스터와, 상기 제2 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제3 트랜지스터를 구비하는 제2 패스; 및
    제3 전압레벨 감지부의 출력에 제어받아 상기 제1 논리연산 수단으로부터 출력된 상기 풀업 구동 제어신호를 스위칭하기 위한 제4 트랜지스터와, 상기 제4 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제5 트랜지스터와, 상기제5 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제6 트랜지스터를 구비하는 제3 패스를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  15. 제14항에 있어서,
    상기 제2 전압레벨 조절 수단은,
    제1 전압레벨 감지부의 출력에 제어받아 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호를 스위칭하기 위한 제7 트랜지스터를 구비하는 제1 패스;
    제2 전압레벨 감지부의 출력에 제어받아 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호를 스위칭하기 위한 제8 트랜지스터와, 상기 제8 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제9 트랜지스터를 구비하는 제2 패스; 및
    제3 전압레벨 감지부의 출력에 제어받아 상기 제2 논리연산 수단으로부터 출력된 상기 풀다운 구동 제어신호를 스위칭하기 위한 제10 트랜지스터와, 상기 제10 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제11 트랜지스터와, 상기 제11 트랜지스터의 출력을 게이트 입력으로 하여 다이오드 접속된 제12 트랜지스터를 구비하는 제3 패스를 구비하는 것을 특징으로 하는 반도체 소자의 출력 버퍼.
  16. 제15항에 있어서,
    상기 제1 내지 제6 트랜지스터는 각각 PMOS 트랜지스터이며, 상기 제7 내지 제12 트랜지스터는 각각 NMOS인 것을 특징으로 하는 반도체 소자의 출력 버퍼.
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