JP2000019200A - 電位検出回路 - Google Patents
電位検出回路Info
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- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
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Abstract
(57)【要約】
【課題】 電圧検出精度が高い電圧検出回路を提供す
る。 【解決手段】 フラッシュメモリに含まれる電圧発生回
路８．１の出力端子８．１ａと接地電位ＧＮＤのライン
との間に、抵抗素子２２およびＮチャネルＭＯＳトラン
ジスタ２６を直列接続する。ＭＯＳトランジスタ２６に
一定の電流Ｉを流し、ＭＯＳトランジスタ２６のドレイ
ンの電位ＶＯ１と基準電位Ｖｒ２とをコンパレータ２７
によって比較する。電圧変換効率ΔＶＯ１／ΔＶＰ１が
１となり、従来よりも電圧検出精度が向上する。
る。 【解決手段】 フラッシュメモリに含まれる電圧発生回
路８．１の出力端子８．１ａと接地電位ＧＮＤのライン
との間に、抵抗素子２２およびＮチャネルＭＯＳトラン
ジスタ２６を直列接続する。ＭＯＳトランジスタ２６に
一定の電流Ｉを流し、ＭＯＳトランジスタ２６のドレイ
ンの電位ＶＯ１と基準電位Ｖｒ２とをコンパレータ２７
によって比較する。電圧変換効率ΔＶＯ１／ΔＶＰ１が
１となり、従来よりも電圧検出精度が向上する。
Description
【０００１】
【発明の属する技術分野】この発明は電位検出回路に関
し、特に、電位発生回路の出力ノードの電位が予め定め
られた目標電位に到達したかどうかを検出するための電
位検出回路に関する。
し、特に、電位発生回路の出力ノードの電位が予め定め
られた目標電位に到達したかどうかを検出するための電
位検出回路に関する。
【０００２】
【従来の技術】フラッシュメモリでは、メモリセルの浮
遊ゲートから電荷を引抜き、または浮遊ゲートに電荷を
注入することにより、メモリセルにデータ「０」または
「１」を記憶させる（図３参照）。このような電荷の引
抜き、注入を行なう際に高電圧が必要とされる。メモリ
セルの浮遊ゲートから引抜き、または浮遊ゲートに注入
する電荷量を正確に制御するためには、高電圧の電圧レ
ベルを精度よく設定しなければならない。
遊ゲートから電荷を引抜き、または浮遊ゲートに電荷を
注入することにより、メモリセルにデータ「０」または
「１」を記憶させる（図３参照）。このような電荷の引
抜き、注入を行なう際に高電圧が必要とされる。メモリ
セルの浮遊ゲートから引抜き、または浮遊ゲートに注入
する電荷量を正確に制御するためには、高電圧の電圧レ
ベルを精度よく設定しなければならない。
【０００３】この高電圧はデバイス内の高電圧発生回路
（たとえばチャージポンプ回路）で生成される。しか
し、高電圧発生回路で生成される電圧は、回路の動作条
件（たとえば電源電圧レベルや温度）によって変動して
しまう。そこで、高電圧を検出する回路を用いて高電圧
発生回路の動作を制御しなければならない。
（たとえばチャージポンプ回路）で生成される。しか
し、高電圧発生回路で生成される電圧は、回路の動作条
件（たとえば電源電圧レベルや温度）によって変動して
しまう。そこで、高電圧を検出する回路を用いて高電圧
発生回路の動作を制御しなければならない。
【０００４】図２３は、従来の高電圧検出回路の構成を
示す回路図である。図２３を参照して、この高電圧検出
回路は、高電圧発生回路の出力端子１００と接地電位Ｇ
ＮＤのラインとの間に直列接続された２つの抵抗素子１
０１，１０２と、ＰチャネルＭＯＳトランジスタ１０
４，１０５およびＮチャネルＭＯＳトランジスタ１０
６，１０７からなるコンパレータ１０３と、インバータ
１０８とを含む。抵抗素子１０１，１０２は分圧回路を
構成している。高電圧発生回路の出力端子１００の電位
をＶＰとし、抵抗素子１０１，１０２の抵抗値をそれぞ
れＲ５，Ｒ６とすると、抵抗素子１０１と１０２の間の
ノードＮ１０１の電位ＶＯはＶＯ＝ＶＰ・Ｒ６／（Ｒ５
＋Ｒ６）となる。
示す回路図である。図２３を参照して、この高電圧検出
回路は、高電圧発生回路の出力端子１００と接地電位Ｇ
ＮＤのラインとの間に直列接続された２つの抵抗素子１
０１，１０２と、ＰチャネルＭＯＳトランジスタ１０
４，１０５およびＮチャネルＭＯＳトランジスタ１０
６，１０７からなるコンパレータ１０３と、インバータ
１０８とを含む。抵抗素子１０１，１０２は分圧回路を
構成している。高電圧発生回路の出力端子１００の電位
をＶＰとし、抵抗素子１０１，１０２の抵抗値をそれぞ
れＲ５，Ｒ６とすると、抵抗素子１０１と１０２の間の
ノードＮ１０１の電位ＶＯはＶＯ＝ＶＰ・Ｒ６／（Ｒ５
＋Ｒ６）となる。
【０００５】ＭＯＳトランジスタ１０４，１０６とＭＯ
Ｓトランジスタ１０５と１０７は、それぞれ電源電位Ｖ
ＣＣのラインと接地電位ＧＮＤのラインとの間に直列接
続される。ＰチャネルＭＯＳトランジスタ１０４，１０
５のゲートは、ともにＰチャネルＭＯＳトランジスタ１
０４のドレインに接続される。ＰチャネルＭＯＳトラン
ジスタ１０４と１０５は、カレントミラー回路を構成す
る。ＮチャネルＭＯＳトランジスタ１０６，１０７のゲ
ートは、それぞれ電位ＶＯおよび基準電位Ｖｒ５を受け
る。ＰチャネルＭＯＳトランジスタ１０５のドレインが
コンパレータ１０３の出力ノード１０３ａとなる。コン
パレータ１０３の出力信号はインバータ１０８で反転さ
れて高電圧検出信号／ＤＥとなる。
Ｓトランジスタ１０５と１０７は、それぞれ電源電位Ｖ
ＣＣのラインと接地電位ＧＮＤのラインとの間に直列接
続される。ＰチャネルＭＯＳトランジスタ１０４，１０
５のゲートは、ともにＰチャネルＭＯＳトランジスタ１
０４のドレインに接続される。ＰチャネルＭＯＳトラン
ジスタ１０４と１０５は、カレントミラー回路を構成す
る。ＮチャネルＭＯＳトランジスタ１０６，１０７のゲ
ートは、それぞれ電位ＶＯおよび基準電位Ｖｒ５を受け
る。ＰチャネルＭＯＳトランジスタ１０５のドレインが
コンパレータ１０３の出力ノード１０３ａとなる。コン
パレータ１０３の出力信号はインバータ１０８で反転さ
れて高電圧検出信号／ＤＥとなる。
【０００６】ＶＰが目標電位よりも低くＶＯがＶｒ５よ
りも低い場合は、ＮチャネルＭＯＳトランジスタ１０６
の抵抗値がＮチャネルＭＯＳトランジスタ１０７の抵抗
値により大きくなってノード１０３ａが「Ｌ」レベルと
なり信号／ＤＥは「Ｈ」レベルとなる。ＶＰが目標電位
を超えてＶＯがＶｒ５よりも高くなると、ＮチャネルＭ
ＯＳトランジスタ１０６の抵抗値がＮチャネルＭＯＳト
ランジスタ１０７の抵抗値よりも小さくなってノード１
０３ａが「Ｈ」レベルとなり信号／ＤＥが「Ｌ」レベル
となる。信号／ＤＥが「Ｈ」レベルになると高電圧発生
回路が活性化され、信号／ＤＥが「Ｌ」レベルになると
高電圧発生回路が非活性化される。このため、出力端子
１００の電位は目標電位に保持される。
りも低い場合は、ＮチャネルＭＯＳトランジスタ１０６
の抵抗値がＮチャネルＭＯＳトランジスタ１０７の抵抗
値により大きくなってノード１０３ａが「Ｌ」レベルと
なり信号／ＤＥは「Ｈ」レベルとなる。ＶＰが目標電位
を超えてＶＯがＶｒ５よりも高くなると、ＮチャネルＭ
ＯＳトランジスタ１０６の抵抗値がＮチャネルＭＯＳト
ランジスタ１０７の抵抗値よりも小さくなってノード１
０３ａが「Ｈ」レベルとなり信号／ＤＥが「Ｌ」レベル
となる。信号／ＤＥが「Ｈ」レベルになると高電圧発生
回路が活性化され、信号／ＤＥが「Ｌ」レベルになると
高電圧発生回路が非活性化される。このため、出力端子
１００の電位は目標電位に保持される。
【０００７】また図２４は、従来の他の高電圧検出回路
の構成を示す回路ブロック図である。図２４を参照し
て、この高電圧検出回路が図２３の高電圧検出回路と異
なる点は、抵抗素子１０１が可変抵抗回路１１０で置換
されている点である。
の構成を示す回路ブロック図である。図２４を参照し
て、この高電圧検出回路が図２３の高電圧検出回路と異
なる点は、抵抗素子１０１が可変抵抗回路１１０で置換
されている点である。
【０００８】可変抵抗回路１１０は、出力端子１００と
ノードＮ１０１との間に直列接続された複数（図では３
つ）の抵抗素子１０１ａ〜１０１ｃと、それぞれ抵抗素
子１０１ａ〜１０１ｃに並列接続されたＰチャネルＭＯ
Ｓトランジスタ１１１ａ〜１１１ｃとを含む。Ｐチャネ
ルＭＯＳトランジスタ１１１ａ〜１１１ｃのゲートは制
御回路１１２に接続される。
ノードＮ１０１との間に直列接続された複数（図では３
つ）の抵抗素子１０１ａ〜１０１ｃと、それぞれ抵抗素
子１０１ａ〜１０１ｃに並列接続されたＰチャネルＭＯ
Ｓトランジスタ１１１ａ〜１１１ｃとを含む。Ｐチャネ
ルＭＯＳトランジスタ１１１ａ〜１１１ｃのゲートは制
御回路１１２に接続される。
【０００９】ＰチャネルＭＯＳトランジスタ１１１ａ〜
１１１ｃの導通抵抗値は抵抗素子１０１〜１０１ｃの抵
抗値Ｒ５ａ〜Ｒ５ｃよりも十分に小さい。したがって、
制御回路１１２によってＰチャネルＭＯＳトランジスタ
１１１ａ〜１１１ｃのうちの所望のＰチャネルＭＯＳト
ランジスタを導通させることによって可変抵抗回路１１
０の抵抗値Ｒ５を変更することができる。抵抗値Ｒ５を
大きくすればＶＯ／ＶＰが小さくなるので、ＶＯとＶＲ
５を一致させることによってＶＰを高くすることができ
る。逆に、抵抗値Ｒ５を小さくすればＶＯ／ＶＰが大き
くなるので、ＶＯとＶｒ５を一致させることによってＶ
Ｐを低くすることができる。したがって、この高電圧検
出回路と１台のチャージポンプを用いれば、可変抵抗回
路１１０の抵抗値Ｒ５を切換えることにより高電圧のレ
ベルを切換えることができる。
１１１ｃの導通抵抗値は抵抗素子１０１〜１０１ｃの抵
抗値Ｒ５ａ〜Ｒ５ｃよりも十分に小さい。したがって、
制御回路１１２によってＰチャネルＭＯＳトランジスタ
１１１ａ〜１１１ｃのうちの所望のＰチャネルＭＯＳト
ランジスタを導通させることによって可変抵抗回路１１
０の抵抗値Ｒ５を変更することができる。抵抗値Ｒ５を
大きくすればＶＯ／ＶＰが小さくなるので、ＶＯとＶＲ
５を一致させることによってＶＰを高くすることができ
る。逆に、抵抗値Ｒ５を小さくすればＶＯ／ＶＰが大き
くなるので、ＶＯとＶｒ５を一致させることによってＶ
Ｐを低くすることができる。したがって、この高電圧検
出回路と１台のチャージポンプを用いれば、可変抵抗回
路１１０の抵抗値Ｒ５を切換えることにより高電圧のレ
ベルを切換えることができる。
【００１０】
【発明が解決しようとする課題】以上説明したような従
来の高電圧検出回路では、電圧変換効率ΔＶＯ／ΔＶＰ
は、ΔＶＯ／ΔＶＰ＝Ｒ６／（Ｒ５＋Ｒ６）となる。Ｒ
６／（Ｒ５＋Ｒ６）＜１であるから電圧変換効率は低く
なる。電圧変換効率の低下は高電圧検出回路の検出精度
の低下をもたらし、ひいては高電圧の電圧レベルの設定
精度が低下する。
来の高電圧検出回路では、電圧変換効率ΔＶＯ／ΔＶＰ
は、ΔＶＯ／ΔＶＰ＝Ｒ６／（Ｒ５＋Ｒ６）となる。Ｒ
６／（Ｒ５＋Ｒ６）＜１であるから電圧変換効率は低く
なる。電圧変換効率の低下は高電圧検出回路の検出精度
の低下をもたらし、ひいては高電圧の電圧レベルの設定
精度が低下する。
【００１１】それゆえに、この発明の主たる目的は、電
圧検出精度が高い電圧検出回路を提供することである。
圧検出精度が高い電圧検出回路を提供することである。
【００１２】
【課題を解決するための手段】請求項１に係る発明は電
位発生回路の出力ノードの電位が予め定められた目標電
位に到達したかどうかを検出するための電位検出回路で
あって、第１の抵抗素子、定電流回路および比較手段を
備える。第１の抵抗素子は、その一方電極が出力ノード
に接続され、予め定められた第１の抵抗値を有する。定
電流回路は、第１の抵抗素子の他方電極と第１の基準電
位のラインとの間に接続され、第１の抵抗素子に予め定
められた電流を流す。比較手段は、予め定められた第１
の抵抗値と予め定められた電流とを乗算して得られる電
圧分だけ目標電位を第１の基準電位側にレベルシフトさ
せた第２の基準電位と第１の抵抗素子の他方電極の電位
とを比較し、比較結果に応じた信号を出力する。
位発生回路の出力ノードの電位が予め定められた目標電
位に到達したかどうかを検出するための電位検出回路で
あって、第１の抵抗素子、定電流回路および比較手段を
備える。第１の抵抗素子は、その一方電極が出力ノード
に接続され、予め定められた第１の抵抗値を有する。定
電流回路は、第１の抵抗素子の他方電極と第１の基準電
位のラインとの間に接続され、第１の抵抗素子に予め定
められた電流を流す。比較手段は、予め定められた第１
の抵抗値と予め定められた電流とを乗算して得られる電
圧分だけ目標電位を第１の基準電位側にレベルシフトさ
せた第２の基準電位と第１の抵抗素子の他方電極の電位
とを比較し、比較結果に応じた信号を出力する。
【００１３】請求項２に係る発明では、請求項１に係る
発明の定電流回路の予め定められた電流は変更可能とな
っている。
発明の定電流回路の予め定められた電流は変更可能とな
っている。
【００１４】請求項３に係る発明では、請求項１に係る
発明の定電流回路は、第１のトランジスタ、第２の抵抗
素子、制御回路および第２のトランジスタを含む。第１
のトランジスタの第１の電極は第１の電源電位のライン
に接続される。第２の抵抗素子は、第１のトランジスタ
の第２の電極と第２の電源電位のラインとの間に接続さ
れ、予め定められた第２の抵抗値を有する。制御回路
は、第１のトランジスタの第２の電極の電位が予め定め
られた第３の基準電位に一致するように第１のトランジ
スタの入力電圧を制御する。第２のトランジスタは、第
１の抵抗素子の他方電極と第１の基準電位のラインとの
間に接続され、第１のトランジスタに流れる電流に応じ
た電流を流す。
発明の定電流回路は、第１のトランジスタ、第２の抵抗
素子、制御回路および第２のトランジスタを含む。第１
のトランジスタの第１の電極は第１の電源電位のライン
に接続される。第２の抵抗素子は、第１のトランジスタ
の第２の電極と第２の電源電位のラインとの間に接続さ
れ、予め定められた第２の抵抗値を有する。制御回路
は、第１のトランジスタの第２の電極の電位が予め定め
られた第３の基準電位に一致するように第１のトランジ
スタの入力電圧を制御する。第２のトランジスタは、第
１の抵抗素子の他方電極と第１の基準電位のラインとの
間に接続され、第１のトランジスタに流れる電流に応じ
た電流を流す。
【００１５】請求項４に係る発明では、請求項３に係る
発明の第２の抵抗素子の予め定められた第２の抵抗値は
変更可能となっている。
発明の第２の抵抗素子の予め定められた第２の抵抗値は
変更可能となっている。
【００１６】請求項５に係る発明では、請求項３または
４に係る発明の第１および第２のトランジスタの電流比
は変更可能となっている。
４に係る発明の第１および第２のトランジスタの電流比
は変更可能となっている。
【００１７】請求項６に係る発明では、請求項１から５
のいずれかに係る発明の第１の抵抗素子の予め定められ
た第１の抵抗値は変更可能となっている。
のいずれかに係る発明の第１の抵抗素子の予め定められ
た第１の抵抗値は変更可能となっている。
【００１８】請求項７に係る発明では、請求項３から５
のいずれかに係る発明の第１の抵抗素子は、直列接続さ
れた複数の第３の抵抗素子に分割され、第２のトランジ
スタは、各第３の抵抗素子に対応して設けられ、その第
１の電極が対応の第３の抵抗素子の定電流回路側の電極
に接続され、さらに、選択手段および接続状態が設けら
れる。選択手段は、複数の第２のトランジスタのうちの
いずれかの第２のトランジスタを選択する。接続手段
は、選択手段によって選択された第２のトランジスタの
第２の電極を第１の基準電位のラインに接続する。
のいずれかに係る発明の第１の抵抗素子は、直列接続さ
れた複数の第３の抵抗素子に分割され、第２のトランジ
スタは、各第３の抵抗素子に対応して設けられ、その第
１の電極が対応の第３の抵抗素子の定電流回路側の電極
に接続され、さらに、選択手段および接続状態が設けら
れる。選択手段は、複数の第２のトランジスタのうちの
いずれかの第２のトランジスタを選択する。接続手段
は、選択手段によって選択された第２のトランジスタの
第２の電極を第１の基準電位のラインに接続する。
【００１９】請求項８に係る発明では、請求項７に係る
発明に、電圧印加手段がさらに設けられる。電圧印加手
段は、選択手段によって選択されなかった第２のトラン
ジスタに予め定められた入力電圧を与えて非導通にさせ
る。
発明に、電圧印加手段がさらに設けられる。電圧印加手
段は、選択手段によって選択されなかった第２のトラン
ジスタに予め定められた入力電圧を与えて非導通にさせ
る。
【００２０】請求項９に係る発明では、請求項１から８
のいずれかに係る発明の電位発生回路は、チャージポン
プ回路である。
のいずれかに係る発明の電位発生回路は、チャージポン
プ回路である。
【００２１】請求項１０に係る発明では、請求項１から
９のいずれかに係る発明の電位発生回路および電位検出
回路は、半導体記憶装置に設けられている。
９のいずれかに係る発明の電位発生回路および電位検出
回路は、半導体記憶装置に設けられている。
【００２２】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるフラッシュメモリの構成を示す
一部省略したブロック図である。図１を参照して、この
フラッシュメモリは、メモリアレイ１、Ｘデコーダ２、
Ｙデコーダ３、ＳＧ・ＳＬデコーダ４、書込・読出回路
５、入力バッファ６、出力バッファ７、複数の電圧発生
回路８．１〜８．ｉ（但し、ｉは２以上の整数であ
る）、分配器９、および制御回路１０を備える。
明の実施の形態１によるフラッシュメモリの構成を示す
一部省略したブロック図である。図１を参照して、この
フラッシュメモリは、メモリアレイ１、Ｘデコーダ２、
Ｙデコーダ３、ＳＧ・ＳＬデコーダ４、書込・読出回路
５、入力バッファ６、出力バッファ７、複数の電圧発生
回路８．１〜８．ｉ（但し、ｉは２以上の整数であ
る）、分配器９、および制御回路１０を備える。
【００２３】メモリアレイ１は、半導体基板のウェル１
ａの表面に形成された複数のメモリブロックＢＬＫ０〜
ＢＬＫｎ（ただし、ｎは０以上の整数である）を含む。
メモリブロックＢＬＫ０〜ＢＬＫｎの各々は、図２に示
すように、複数行・複数列に配列された複数のメモリセ
ルＭＣと、それぞれが複数行に対応して設けられた複数
のワード線ＷＬ０〜ＷＬｍ（ただし、ｍは０以上の整数
である）と、各隣接する２つの行に対応して設けられた
ソース線ＳＬと、それぞれが複数列（図では、図面の簡
単化のため２列のみが示される）に対応して設けられた
複数の副ビット線ＳＢＬ０，ＳＢＬ１と、各列に対応し
て設けられた選択ゲートＳＧ（ＮチャネルＭＯＳトラン
ジスタ）とを含む。また、メモリブロックＢＬＫ０〜Ｂ
ＬＫｎに共通に、複数の主ビット線ＭＢＬ０，ＭＢＬ１
が設けられる。各副ビット線ＳＢＬは選択ゲートＳＧを
介して主ビット線ＭＢＬに接続される。
ａの表面に形成された複数のメモリブロックＢＬＫ０〜
ＢＬＫｎ（ただし、ｎは０以上の整数である）を含む。
メモリブロックＢＬＫ０〜ＢＬＫｎの各々は、図２に示
すように、複数行・複数列に配列された複数のメモリセ
ルＭＣと、それぞれが複数行に対応して設けられた複数
のワード線ＷＬ０〜ＷＬｍ（ただし、ｍは０以上の整数
である）と、各隣接する２つの行に対応して設けられた
ソース線ＳＬと、それぞれが複数列（図では、図面の簡
単化のため２列のみが示される）に対応して設けられた
複数の副ビット線ＳＢＬ０，ＳＢＬ１と、各列に対応し
て設けられた選択ゲートＳＧ（ＮチャネルＭＯＳトラン
ジスタ）とを含む。また、メモリブロックＢＬＫ０〜Ｂ
ＬＫｎに共通に、複数の主ビット線ＭＢＬ０，ＭＢＬ１
が設けられる。各副ビット線ＳＢＬは選択ゲートＳＧを
介して主ビット線ＭＢＬに接続される。
【００２４】各メモリセルＭＣは、図３（ａ）（ｂ）に
示すように、ウェル１ａ表面の上方に絶縁層を介して浮
遊ゲート１２を形成し、さらにその上方に絶縁層を介し
て制御ゲート１３を形成し、ゲート１２，１３の両側の
ウェル１ａ表面にそれぞれソース１１ｓおよびドレイン
１１ｄを形成したものである。制御ゲート１３、ドレイ
ン１１ｄおよびソース１１ｓは、それぞれ対応のワード
線ＷＬ、副ビット線ＳＢＬおよびソース線ＳＬに接続さ
れる。
示すように、ウェル１ａ表面の上方に絶縁層を介して浮
遊ゲート１２を形成し、さらにその上方に絶縁層を介し
て制御ゲート１３を形成し、ゲート１２，１３の両側の
ウェル１ａ表面にそれぞれソース１１ｓおよびドレイン
１１ｄを形成したものである。制御ゲート１３、ドレイ
ン１１ｄおよびソース１１ｓは、それぞれ対応のワード
線ＷＬ、副ビット線ＳＢＬおよびソース線ＳＬに接続さ
れる。
【００２５】書込動作時は、表１上段に示すように、メ
モリセルＭＣのドレイン１１ｄおよび制御ゲート１３に
それぞれ＋６Ｖおよび−８Ｖが印加され、ソース１１ｓ
はオープン（フローティング）にされ、ウェル１ａは接
地される。これにより、図３（ａ）に示すように、トン
ネル効果によって浮遊ゲート１２からドレイン１１ｄに
電子が引き抜かれ、図４に示すように、メモリセルＭＣ
のしきい値電圧Ｖｔｈが２Ｖに下がる。すなわち、デー
タ「０」が書込まれる。
モリセルＭＣのドレイン１１ｄおよび制御ゲート１３に
それぞれ＋６Ｖおよび−８Ｖが印加され、ソース１１ｓ
はオープン（フローティング）にされ、ウェル１ａは接
地される。これにより、図３（ａ）に示すように、トン
ネル効果によって浮遊ゲート１２からドレイン１１ｄに
電子が引き抜かれ、図４に示すように、メモリセルＭＣ
のしきい値電圧Ｖｔｈが２Ｖに下がる。すなわち、デー
タ「０」が書込まれる。
【００２６】
【表１】
【００２７】消去動作時は、表１中段に示すように、メ
モリセルＭＣの制御ゲート１３に＋１０Ｖが印加され、
ソース１１ｓおよびウェル１ａに−８Ｖが印加され、ド
レイン１１ｄはオープンにされる。これにより、図３
（ｂ）に示すように、トンネル効果によってソース１１
ｓおよびウェル１ａから浮遊ゲート１２に電子が注入さ
れ、図４に示すようにメモリセルＭＣのしきい値電圧Ｖ
ｔｈが約６Ｖに上がる。すなわち、データ「１」が書込
まれる。
モリセルＭＣの制御ゲート１３に＋１０Ｖが印加され、
ソース１１ｓおよびウェル１ａに−８Ｖが印加され、ド
レイン１１ｄはオープンにされる。これにより、図３
（ｂ）に示すように、トンネル効果によってソース１１
ｓおよびウェル１ａから浮遊ゲート１２に電子が注入さ
れ、図４に示すようにメモリセルＭＣのしきい値電圧Ｖ
ｔｈが約６Ｖに上がる。すなわち、データ「１」が書込
まれる。
【００２８】読出動作時は、表１下段に示すように、メ
モリセルＭＣのドレイン１１ｄに１Ｖが印加され、制御
ゲート１３に＋３．３Ｖが印加され、ソース１１ｓおよ
びウェル１ａに０Ｖが印加されて、図４に示すように、
ドレイン１１ｄとソース１１ｓの間にしきい値電流Ｉｔ
ｈ（通常は数十μＡ）が流れるか否かが検出される。メ
モリセルＭＣにデータ「０」が書込まれている場合は電
流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れな
い。
モリセルＭＣのドレイン１１ｄに１Ｖが印加され、制御
ゲート１３に＋３．３Ｖが印加され、ソース１１ｓおよ
びウェル１ａに０Ｖが印加されて、図４に示すように、
ドレイン１１ｄとソース１１ｓの間にしきい値電流Ｉｔ
ｈ（通常は数十μＡ）が流れるか否かが検出される。メ
モリセルＭＣにデータ「０」が書込まれている場合は電
流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れな
い。
【００２９】書込ベリファイ動作時は、メモリセルＭＣ
のドレイン１１ｄに１Ｖが印加され、制御ゲート１３に
目標とするしきい値電圧Ｖｔｈよりも若干大きな電圧
（たとえば２．５Ｖ）が印加され、ソース１１ｓおよび
ウェル１ａに０Ｖが印加されて、ドレイン１１ｄとソー
ス１１ｓの間に所定の電流Ｉｃが流れるか否かが検出さ
れる。なお、データの書込は、メモリセルＭＣのしきい
値電圧Ｖｔｈのばらつきをなくすため複数回に分けて行
なわれ、上記電流Ｉｃが検出された時点でデータの書込
が停止される。また、データの書込は、図５（ａ）に示
すように、主ビット線ＭＢＬ（メモリセルＭＣのドレイ
ン１１ｄ）に毎回同じ電圧を印加する方式と、図５
（ｂ）に示すように、主ビット線ＭＢＬに印加する電圧
を少しずつ増大させる方式とがある。
のドレイン１１ｄに１Ｖが印加され、制御ゲート１３に
目標とするしきい値電圧Ｖｔｈよりも若干大きな電圧
（たとえば２．５Ｖ）が印加され、ソース１１ｓおよび
ウェル１ａに０Ｖが印加されて、ドレイン１１ｄとソー
ス１１ｓの間に所定の電流Ｉｃが流れるか否かが検出さ
れる。なお、データの書込は、メモリセルＭＣのしきい
値電圧Ｖｔｈのばらつきをなくすため複数回に分けて行
なわれ、上記電流Ｉｃが検出された時点でデータの書込
が停止される。また、データの書込は、図５（ａ）に示
すように、主ビット線ＭＢＬ（メモリセルＭＣのドレイ
ン１１ｄ）に毎回同じ電圧を印加する方式と、図５
（ｂ）に示すように、主ビット線ＭＢＬに印加する電圧
を少しずつ増大させる方式とがある。
【００３０】消去ベリファイ動作時は、メモリセルＭＣ
のドレイン１１ｄに１Ｖが印加され、制御ゲート１３に
目標とするしきい値電圧Ｖｔｈよりも若干小さな電圧
（たとえば５．５Ｖ）が印加され、ソース１１ｓおよび
ウェル１ａに０Ｖが印加されて、ドレイン１１ｄとソー
ス１１ｓとの間に電流Ｉｃが流れるか否かが検出され
る。データの消去は、メモリセルＭＣのしきい値電圧Ｖ
ｔｈが約６Ｖとなるまで行なわれ、上記電流Ｉｃが検出
されなくなった時点でデータの消去が停止される。
のドレイン１１ｄに１Ｖが印加され、制御ゲート１３に
目標とするしきい値電圧Ｖｔｈよりも若干小さな電圧
（たとえば５．５Ｖ）が印加され、ソース１１ｓおよび
ウェル１ａに０Ｖが印加されて、ドレイン１１ｄとソー
ス１１ｓとの間に電流Ｉｃが流れるか否かが検出され
る。データの消去は、メモリセルＭＣのしきい値電圧Ｖ
ｔｈが約６Ｖとなるまで行なわれ、上記電流Ｉｃが検出
されなくなった時点でデータの消去が停止される。
【００３１】図１にもどって、Ｘデコーダ２は、アドレ
ス信号Ａｄｄに従って複数のワード線ＷＬのうちのいず
れかのワード線ＷＬを選択し、選択したワード線ＷＬに
動作モードに応じた電圧−８Ｖ，＋１０Ｖ，＋３．３
Ｖ，＋２．５Ｖまたは＋５．５Ｖを印加する。Ｙデコー
ダ３は、アドレス信号Ａｄｄに従って、複数の主ビット
線ＭＢＬのうちのいずれかの主ビット線を選択する。
ス信号Ａｄｄに従って複数のワード線ＷＬのうちのいず
れかのワード線ＷＬを選択し、選択したワード線ＷＬに
動作モードに応じた電圧−８Ｖ，＋１０Ｖ，＋３．３
Ｖ，＋２．５Ｖまたは＋５．５Ｖを印加する。Ｙデコー
ダ３は、アドレス信号Ａｄｄに従って、複数の主ビット
線ＭＢＬのうちのいずれかの主ビット線を選択する。
【００３２】ＳＧ・ＳＬデコーダ４は、アドレス信号Ａ
ｄｄに従って複数のメモリブロックＢＬＫ０〜ＢＬＫｎ
のうちのいずれかのメモリブロック（たとえばＢＬＫ
ｎ）を選択し、選択したメモリブロックＢＬＫｎの選択
ゲートＳＧｎを導通させて、選択したメモリブロックＢ
ＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ主ビ
ット線ＭＢＬ０，ＭＢＬ１に結合させる。また、ＳＧ・
ＳＬデコーダ４は、動作モードに応じて、ウェル電圧Ｖ
Ｗを０Ｖまたは−８Ｖにするとともに、ソース線ＳＬを
オープン，０Ｖまたは−８Ｖにする。
ｄｄに従って複数のメモリブロックＢＬＫ０〜ＢＬＫｎ
のうちのいずれかのメモリブロック（たとえばＢＬＫ
ｎ）を選択し、選択したメモリブロックＢＬＫｎの選択
ゲートＳＧｎを導通させて、選択したメモリブロックＢ
ＬＫｎの副ビット線ＳＢＬ０，ＳＢＬ１をそれぞれ主ビ
ット線ＭＢＬ０，ＭＢＬ１に結合させる。また、ＳＧ・
ＳＬデコーダ４は、動作モードに応じて、ウェル電圧Ｖ
Ｗを０Ｖまたは−８Ｖにするとともに、ソース線ＳＬを
オープン，０Ｖまたは−８Ｖにする。
【００３３】書込・読出回路５は、書込動作時に、入力
バッファ６を介して外部から与えられたデータＤｉｎに
従って、デコーダ２〜４によって選択されたメモリセル
ＭＣにデータを書込む。すなわち、書込・読出回路５
は、デコーダ３によって選択された主ビット線ＭＢＬに
書込電圧（たとえば＋６Ｖ）をパルス的に与えた後、そ
の主ビット線ＭＢＬに１Ｖを印加して電流Ｉｃが流入す
るか否かを検出し、電流Ｉｃが流入したことに応じてデ
ータの書込を停止する。
バッファ６を介して外部から与えられたデータＤｉｎに
従って、デコーダ２〜４によって選択されたメモリセル
ＭＣにデータを書込む。すなわち、書込・読出回路５
は、デコーダ３によって選択された主ビット線ＭＢＬに
書込電圧（たとえば＋６Ｖ）をパルス的に与えた後、そ
の主ビット線ＭＢＬに１Ｖを印加して電流Ｉｃが流入す
るか否かを検出し、電流Ｉｃが流入したことに応じてデ
ータの書込を停止する。
【００３４】また、書込・読出回路５は、読出動作時
に、デコーダ３によって選択された主ビット線ＭＢＬ、
選択ゲートＳＧおよび副ビット線ＳＢＬを介して選択さ
れたメモリセルＭＣのドレイン１１ｄに１Ｖを印加し、
電流が流入するか否かを検出し、検出結果に応じたデー
タを出力バッファ７を介して外部に出力する。また、書
込・読出回路５は、消去ベリファイ動作時に、選択され
たメモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃ
が流入するか否かを検出し、電流Ｉｃが流入しなくなっ
たことに応じて、消去動作を停止させる。
に、デコーダ３によって選択された主ビット線ＭＢＬ、
選択ゲートＳＧおよび副ビット線ＳＢＬを介して選択さ
れたメモリセルＭＣのドレイン１１ｄに１Ｖを印加し、
電流が流入するか否かを検出し、検出結果に応じたデー
タを出力バッファ７を介して外部に出力する。また、書
込・読出回路５は、消去ベリファイ動作時に、選択され
たメモリセルＭＣのドレインに１Ｖを印加し、電流Ｉｃ
が流入するか否かを検出し、電流Ｉｃが流入しなくなっ
たことに応じて、消去動作を停止させる。
【００３５】電圧発生回路８．１〜８．ｉは、書込、読
出、消去およびベリファイの各動作時にデコーダ２，４
および書込・読出回路５で用いられる種々の電圧を生成
する。電圧発生回路８．１〜８．ｉのうちのある回路は
正の高電圧を生成し、他の回路は負の高電圧を生成す
る。また、電圧発生回路８．１〜８．ｉのうちのある回
路は、複数段階の電圧を生成する。分配器９は、動作モ
ードに応じて、電圧発生回路８．１〜８．１で生成され
た電圧ＶＰ１〜ＶＰｉをデコーダ２，４および書込・読
出回路５に分配する。
出、消去およびベリファイの各動作時にデコーダ２，４
および書込・読出回路５で用いられる種々の電圧を生成
する。電圧発生回路８．１〜８．ｉのうちのある回路は
正の高電圧を生成し、他の回路は負の高電圧を生成す
る。また、電圧発生回路８．１〜８．ｉのうちのある回
路は、複数段階の電圧を生成する。分配器９は、動作モ
ードに応じて、電圧発生回路８．１〜８．１で生成され
た電圧ＶＰ１〜ＶＰｉをデコーダ２，４および書込・読
出回路５に分配する。
【００３６】制御回路１０は、外部から与えられる制御
信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ６を介して
外部から与えられるコマンド信号ＣＭＤとに従って所定
の動作モードを選択し、フラッシュメモリ全体を制御す
る。
信号／ＣＥ，／ＯＥ，／ＷＥと入力バッファ６を介して
外部から与えられるコマンド信号ＣＭＤとに従って所定
の動作モードを選択し、フラッシュメモリ全体を制御す
る。
【００３７】次に、このフラッシュメモリの動作につい
て簡単に説明する。まず、制御信号／ＣＥ，／ＯＥ，／
ＷＥおよびコマンド信号ＣＭＤが制御回路１０に与えら
れて動作モードが設定される。
て簡単に説明する。まず、制御信号／ＣＥ，／ＯＥ，／
ＷＥおよびコマンド信号ＣＭＤが制御回路１０に与えら
れて動作モードが設定される。
【００３８】書込動作時は、アドレス信号Ａｄｄで指定
されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖ
が印加され、そのメモリセルＭＣが選択ゲートＳＧを介
して主ビット線ＭＢＬに接続され、ソース線ＳＬがオー
プンにされ、ウェル電圧ＶＷが０Ｖにされる。この状態
で書込・読出回路５によって主ビット線ＭＢＬに＋６Ｖ
がパルス的に与えられ、選択されたメモリセルＭＣにデ
ータ「０」が複数回に分けて書込まれる。データ「０」
の書込が終了したかどうか、すなわちメモリセルＭＣの
しきい値電圧Ｖｔｈが２Ｖになったかどうかは、書込・
読出回路５によってベリファイされる。
されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖ
が印加され、そのメモリセルＭＣが選択ゲートＳＧを介
して主ビット線ＭＢＬに接続され、ソース線ＳＬがオー
プンにされ、ウェル電圧ＶＷが０Ｖにされる。この状態
で書込・読出回路５によって主ビット線ＭＢＬに＋６Ｖ
がパルス的に与えられ、選択されたメモリセルＭＣにデ
ータ「０」が複数回に分けて書込まれる。データ「０」
の書込が終了したかどうか、すなわちメモリセルＭＣの
しきい値電圧Ｖｔｈが２Ｖになったかどうかは、書込・
読出回路５によってベリファイされる。
【００３９】消去動作時は、ソース線ＳＬおよびウェル
電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号
Ａｄｄで指定されたワード線ＷＬに＋１０がパルス的に
与えられ、ワード線ＷＬに接続されたメモリセルＭＣの
データが複数回に分けて消去される。データの消去が終
了したかどうか、すなわちメモリセルＭＣのしきい値電
圧Ｖｔｈが６Ｖになったかどうかは、書込・読出回路５
によってベリファイされる。
電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号
Ａｄｄで指定されたワード線ＷＬに＋１０がパルス的に
与えられ、ワード線ＷＬに接続されたメモリセルＭＣの
データが複数回に分けて消去される。データの消去が終
了したかどうか、すなわちメモリセルＭＣのしきい値電
圧Ｖｔｈが６Ｖになったかどうかは、書込・読出回路５
によってベリファイされる。
【００４０】読出動作時は、アドレス信号Ａｄｄで指定
されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲート
ＳＧおよび主ビット線ＭＢＬを介して書込・読出回路５
に接続されるとともに、そのメモリセルＭＣに対応する
ワード線ＷＬに＋３．３Ｖが印加される。メモリセルＭ
Ｃのデータは、書込・読出回路５によって読出され、出
力バッファ７を介して外部に出力される。
されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲート
ＳＧおよび主ビット線ＭＢＬを介して書込・読出回路５
に接続されるとともに、そのメモリセルＭＣに対応する
ワード線ＷＬに＋３．３Ｖが印加される。メモリセルＭ
Ｃのデータは、書込・読出回路５によって読出され、出
力バッファ７を介して外部に出力される。
【００４１】以下、本願の特徴となる電圧検出方法につ
いて詳細に説明する。図６は、図１の電圧発生回路８．
１の構成を示す回路ブロック図である。図６を参照し
て、この電圧発生回路８．１は、フラッシュメモリ内で
使用される正の高電圧を生成する回路であって、ＡＮＤ
ゲート１５、チャージポンプ回路１６、正の高電圧検出
回路１７および基準電圧発生回路１８を含む。
いて詳細に説明する。図６は、図１の電圧発生回路８．
１の構成を示す回路ブロック図である。図６を参照し
て、この電圧発生回路８．１は、フラッシュメモリ内で
使用される正の高電圧を生成する回路であって、ＡＮＤ
ゲート１５、チャージポンプ回路１６、正の高電圧検出
回路１７および基準電圧発生回路１８を含む。
【００４２】チャージポンプ回路１６は、ＡＮＤゲート
１５の出力信号φ１５が活性化レベルの「Ｈ」レベルに
なっている期間に活性化され、電圧発生回路８．１の出
力端子８．１ａから負電荷を単位時間当り所定量の速さ
で排出して出力端子８．１ａの電位を上昇させる。基準
電位発生回路１８は、正の基準電圧Ｖｒ１，Ｖｒ２を生
成して高電圧検出回路１７に与える。高電圧検出回路１
７は、基準電圧Ｖｒ１，Ｖｒ２に基づいて、電圧発生回
路８．１の出力電圧ＶＰ１が目標電圧に到達しているか
否かを判別する。高電圧検出回路１７の出力信号／ＤＥ
は、出力信号ＶＰ１が目標電圧に到達している場合に活
性化レベルの「Ｌ」レベルとなる。ＡＮＤゲート１５
は、制御回路１０からのチャージポンプ活性化信号ＥＮ
１と高電圧検出回路１７からの高電圧検出回路／ＤＥと
を受ける。
１５の出力信号φ１５が活性化レベルの「Ｈ」レベルに
なっている期間に活性化され、電圧発生回路８．１の出
力端子８．１ａから負電荷を単位時間当り所定量の速さ
で排出して出力端子８．１ａの電位を上昇させる。基準
電位発生回路１８は、正の基準電圧Ｖｒ１，Ｖｒ２を生
成して高電圧検出回路１７に与える。高電圧検出回路１
７は、基準電圧Ｖｒ１，Ｖｒ２に基づいて、電圧発生回
路８．１の出力電圧ＶＰ１が目標電圧に到達しているか
否かを判別する。高電圧検出回路１７の出力信号／ＤＥ
は、出力信号ＶＰ１が目標電圧に到達している場合に活
性化レベルの「Ｌ」レベルとなる。ＡＮＤゲート１５
は、制御回路１０からのチャージポンプ活性化信号ＥＮ
１と高電圧検出回路１７からの高電圧検出回路／ＤＥと
を受ける。
【００４３】信号ＥＮ１，／ＤＥがともに「Ｈ」レベル
である場合は信号φ１５が活性化レベルの「Ｈ」レベル
となってチャージポンプ回路１６が活性化され、信号Ｅ
Ｎ１，／ＤＥのうちの少なくとも一方が「Ｌ」レベルで
ある場合は信号φ１５が非活性化レベルの「Ｌ」レベル
となってチャージポンプ回路が非活性化される。したが
って、電圧発生回路８．１の出力電圧ＶＰ１は目標電圧
に保たれる。
である場合は信号φ１５が活性化レベルの「Ｈ」レベル
となってチャージポンプ回路１６が活性化され、信号Ｅ
Ｎ１，／ＤＥのうちの少なくとも一方が「Ｌ」レベルで
ある場合は信号φ１５が非活性化レベルの「Ｌ」レベル
となってチャージポンプ回路が非活性化される。したが
って、電圧発生回路８．１の出力電圧ＶＰ１は目標電圧
に保たれる。
【００４４】図７は、図６の正の高電圧検出回路１７の
構成を示す回路図である。図７を参照して、この高電圧
検出回路１７は、演算増幅器２０、抵抗素子２１，２
２、ＰチャネルＭＯＳトランジスタ２３，２４、Ｎチャ
ネルＭＯＳトランジスタ２５，２６、コンパレータ２７
およびインバータ２８を含む。ＰチャネルＭＯＳトラン
ジスタ２３および抵抗素子２１は、電源電位ＶＣＣのラ
インと接地電位ＧＮＤのラインとの間に直列接続され
る。演算増幅器２０の反転入力端子は基準電圧Ｖｒ１を
受け、その非反転入力端子はＰチャネルＭＯＳトランジ
スタ２３のドレインに接続され、その出力はＰチャネル
ＭＯＳトランジスタ２３のゲートに入力される。
構成を示す回路図である。図７を参照して、この高電圧
検出回路１７は、演算増幅器２０、抵抗素子２１，２
２、ＰチャネルＭＯＳトランジスタ２３，２４、Ｎチャ
ネルＭＯＳトランジスタ２５，２６、コンパレータ２７
およびインバータ２８を含む。ＰチャネルＭＯＳトラン
ジスタ２３および抵抗素子２１は、電源電位ＶＣＣのラ
インと接地電位ＧＮＤのラインとの間に直列接続され
る。演算増幅器２０の反転入力端子は基準電圧Ｖｒ１を
受け、その非反転入力端子はＰチャネルＭＯＳトランジ
スタ２３のドレインに接続され、その出力はＰチャネル
ＭＯＳトランジスタ２３のゲートに入力される。
【００４５】ＰチャネルＭＯＳトランジスタ２４および
ＮチャネルＭＯＳトランジスタ２５は電源電位ＶＣＣの
ラインと接地電位ＧＮＤのラインとの間に直列接続さ
れ、抵抗素子２２およびＮチャネルＭＯＳトランジスタ
２６は電圧発生回路８．１の出力端子８．１ａと接地電
位ＧＮＤのラインとの間に直列接続される。Ｐチャネル
ＭＯＳトランジスタ２３と２４のゲートは互いに接続さ
れる。ＮチャネルＭＯＳトランジスタ２５と２６のゲー
トは、ＮチャネルＭＯＳトランジスタ２５のドレインに
接続される。ＮチャネルＭＯＳトランジスタ２５と２６
は、カレントミラー回路を構成する。コンパレータ２７
は、ＮチャネルＭＯＳトランジスタ２６のドレインの電
位ＶＯ１と基準電位ＶＲ２とを比較する。コンパレータ
２７の出力は、ＶＯ１がＶｒ２を超えたことに応じて、
「Ｌ」レベルから「Ｈ」レベルに立上がる。コンパレー
タ２７の出力は、インバータ２８で反転されて信号／Ｄ
Ｅとなる。
ＮチャネルＭＯＳトランジスタ２５は電源電位ＶＣＣの
ラインと接地電位ＧＮＤのラインとの間に直列接続さ
れ、抵抗素子２２およびＮチャネルＭＯＳトランジスタ
２６は電圧発生回路８．１の出力端子８．１ａと接地電
位ＧＮＤのラインとの間に直列接続される。Ｐチャネル
ＭＯＳトランジスタ２３と２４のゲートは互いに接続さ
れる。ＮチャネルＭＯＳトランジスタ２５と２６のゲー
トは、ＮチャネルＭＯＳトランジスタ２５のドレインに
接続される。ＮチャネルＭＯＳトランジスタ２５と２６
は、カレントミラー回路を構成する。コンパレータ２７
は、ＮチャネルＭＯＳトランジスタ２６のドレインの電
位ＶＯ１と基準電位ＶＲ２とを比較する。コンパレータ
２７の出力は、ＶＯ１がＶｒ２を超えたことに応じて、
「Ｌ」レベルから「Ｈ」レベルに立上がる。コンパレー
タ２７の出力は、インバータ２８で反転されて信号／Ｄ
Ｅとなる。
【００４６】次に、この高電圧検出回路１７の動作につ
いて説明する。演算増幅器２０は、反転入力端子と非反
転入力端子の電圧が同じになるようにＰチャネルＭＯＳ
トランジスタ２３のゲート電位を制御する。したがっ
て、抵抗素子２１の抵抗値をＲ１、抵抗素子２１に流れ
る電流をＩとすると、Ｖｒ１＝Ｒ１・Ｉとなる。
いて説明する。演算増幅器２０は、反転入力端子と非反
転入力端子の電圧が同じになるようにＰチャネルＭＯＳ
トランジスタ２３のゲート電位を制御する。したがっ
て、抵抗素子２１の抵抗値をＲ１、抵抗素子２１に流れ
る電流をＩとすると、Ｖｒ１＝Ｒ１・Ｉとなる。
【００４７】ＰチャネルＭＯＳトランジスタ２３と２４
のゲートが互いに接続され、ＰチャネルＭＯＳトランジ
スタ２４とＮチャネルＭＯＳトランジスタ２５が直列接
続され、ＮチャネルＭＯＳトランジスタ２５と２６がカ
レントミラー回路を構成し、抵抗素子２２とＮチャネル
ＭＯＳトランジスタ２６が直列接続されているので、抵
抗素子２１と２２には同じ電流Ｉが流れる。
のゲートが互いに接続され、ＰチャネルＭＯＳトランジ
スタ２４とＮチャネルＭＯＳトランジスタ２５が直列接
続され、ＮチャネルＭＯＳトランジスタ２５と２６がカ
レントミラー回路を構成し、抵抗素子２２とＮチャネル
ＭＯＳトランジスタ２６が直列接続されているので、抵
抗素子２１と２２には同じ電流Ｉが流れる。
【００４８】したがって、抵抗素子２２の抵抗値をＲ２
とすると、ＮチャネルＭＯＳトランジスタ２６のドレイ
ンの電位ＶＯ１はＶＯ１＝ＶＰ１−Ｒ２・Ｉ＝ＶＰ１−
Ｖｒ１・（Ｒ２／Ｒ１）となり、電圧変換効率ΔＶＯ１
／ΔＶＰ１は１となる。よって、電圧変換効率が１より
も小さかった従来に比べ高電圧検出回路１７の検出精度
は高くなる。
とすると、ＮチャネルＭＯＳトランジスタ２６のドレイ
ンの電位ＶＯ１はＶＯ１＝ＶＰ１−Ｒ２・Ｉ＝ＶＰ１−
Ｖｒ１・（Ｒ２／Ｒ１）となり、電圧変換効率ΔＶＯ１
／ΔＶＰ１は１となる。よって、電圧変換効率が１より
も小さかった従来に比べ高電圧検出回路１７の検出精度
は高くなる。
【００４９】ＶＯ１がＶｒ２よりも高くなると、検出信
号／ＤＥが「Ｌ」レベルとなってチャージポンプ回路１
６が非活性化される。ＶＯ１がＶＲ２よりも低くなる
と、検出信号／ＤＥが「Ｈ」レベルとなってチャージポ
ンプ回路１６が活性化される。
号／ＤＥが「Ｌ」レベルとなってチャージポンプ回路１
６が非活性化される。ＶＯ１がＶＲ２よりも低くなる
と、検出信号／ＤＥが「Ｈ」レベルとなってチャージポ
ンプ回路１６が活性化される。
【００５０】図８は、図１の電圧発生回路８．ｉの構成
を示す回路ブロック図である。図８を参照して、この電
圧発生回路８．ｉは、フラッシュメモリ内で使用される
負の高電圧を生成する回路であって、ＡＮＤゲート３
０、チャージポンプ回路３１、高電圧検出回路３２およ
び基準電圧発生回路３３を含む。
を示す回路ブロック図である。図８を参照して、この電
圧発生回路８．ｉは、フラッシュメモリ内で使用される
負の高電圧を生成する回路であって、ＡＮＤゲート３
０、チャージポンプ回路３１、高電圧検出回路３２およ
び基準電圧発生回路３３を含む。
【００５１】チャージポンプ回路３１は、ＡＮＤゲート
３０の出力信号φ３０が活性化レベルの「Ｈ」レベルに
なっている期間に活性化され、電圧発生回路８．ｉの出
力端子８ｉａから正電荷を単位時間当り所定量の速さで
排出して出力端子ｉａの電位を下降させる。基準電圧発
生回路３３は、正の基準電圧Ｖｒ１と負の基準電圧Ｖｒ
３を生成して高電圧検出回路３２に与える。高電圧検出
回路３２には、基準電圧Ｖｒ１，Ｖｒ３に基づいて、電
圧発生回路８．ｉの出力電圧ＶＰｉが目標電圧に到達し
ているか否かを判別する。高電圧検出回路３２の出力信
号／ＴＥは、出力電圧ＶＰｉが目標電圧に到達している
場合に活性化レベルの「Ｌ」レベルとなる。ＡＮＤゲー
ト３０は、制御回路１０からのチャージポンプ活性化信
号ＥＮｉと高電圧検出回路３２からの検出信号／ＤＥと
を受ける。
３０の出力信号φ３０が活性化レベルの「Ｈ」レベルに
なっている期間に活性化され、電圧発生回路８．ｉの出
力端子８ｉａから正電荷を単位時間当り所定量の速さで
排出して出力端子ｉａの電位を下降させる。基準電圧発
生回路３３は、正の基準電圧Ｖｒ１と負の基準電圧Ｖｒ
３を生成して高電圧検出回路３２に与える。高電圧検出
回路３２には、基準電圧Ｖｒ１，Ｖｒ３に基づいて、電
圧発生回路８．ｉの出力電圧ＶＰｉが目標電圧に到達し
ているか否かを判別する。高電圧検出回路３２の出力信
号／ＴＥは、出力電圧ＶＰｉが目標電圧に到達している
場合に活性化レベルの「Ｌ」レベルとなる。ＡＮＤゲー
ト３０は、制御回路１０からのチャージポンプ活性化信
号ＥＮｉと高電圧検出回路３２からの検出信号／ＤＥと
を受ける。
【００５２】信号ＥＮｉ，／ＤＥがともに「Ｈ」レベル
である場合は信号φ３０が活性化レベルの「Ｈ」レベル
となってチャージポンプ回路３１が活性化され、信号Ｅ
Ｎｉ，／ＤＥのうちの少なくとも一方が「Ｌ」レベルで
ある場合は信号φ３０が非活性化レベルの「Ｌ」レベル
となってチャージポンプ回路３１が非活性化される。し
たがって、電圧発生回路８．ｉの出力電圧ＶＰｉは目標
電圧に保たれる。
である場合は信号φ３０が活性化レベルの「Ｈ」レベル
となってチャージポンプ回路３１が活性化され、信号Ｅ
Ｎｉ，／ＤＥのうちの少なくとも一方が「Ｌ」レベルで
ある場合は信号φ３０が非活性化レベルの「Ｌ」レベル
となってチャージポンプ回路３１が非活性化される。し
たがって、電圧発生回路８．ｉの出力電圧ＶＰｉは目標
電圧に保たれる。
【００５３】図９は、図８の負の高電圧検出回路３２の
構成を示す回路図であって、図７と対比される図であ
る。図９を参照して、この高電圧検出回路３２が図７の
高電圧検出回路１７と異なる点は、ＮチャネルＭＯＳト
ランジスタ２５，２６が除去されて抵抗素子２２がＰチ
ャネルＭＯＳトランジスタ２４のドレインと出力端子
８．ｉａとの間に接続され、正の基準電圧Ｖｒ２の代わ
りに負の基準電圧Ｖｒ３がコンパレータ２７に与えら
れ、インバータ２８が除去されている点である。
構成を示す回路図であって、図７と対比される図であ
る。図９を参照して、この高電圧検出回路３２が図７の
高電圧検出回路１７と異なる点は、ＮチャネルＭＯＳト
ランジスタ２５，２６が除去されて抵抗素子２２がＰチ
ャネルＭＯＳトランジスタ２４のドレインと出力端子
８．ｉａとの間に接続され、正の基準電圧Ｖｒ２の代わ
りに負の基準電圧Ｖｒ３がコンパレータ２７に与えら
れ、インバータ２８が除去されている点である。
【００５４】ＰチャネルＭＯＳトランジスタ２４のドレ
インの電位ＶＯｉはＶＯｉ＝ＶＰｉ＋Ｒ２・Ｉ＝ＶＰｉ
＋Ｖｒ１・（Ｒ２／Ｒ１）となり、電圧変換効率ΔＶＯ
ｉ／ΔＶＰｉは１となる。よって、電圧変換効率が１よ
りも小さかった従来に比べ高電圧検出回路３２の検出精
度が高くなる。
インの電位ＶＯｉはＶＯｉ＝ＶＰｉ＋Ｒ２・Ｉ＝ＶＰｉ
＋Ｖｒ１・（Ｒ２／Ｒ１）となり、電圧変換効率ΔＶＯ
ｉ／ΔＶＰｉは１となる。よって、電圧変換効率が１よ
りも小さかった従来に比べ高電圧検出回路３２の検出精
度が高くなる。
【００５５】ＶＯｉがＶｒ３よりも低くなると検出信号
／ＤＥが「Ｌ」レベルとなってチャージポンプ回路３１
が非活性化される。ＶＯｉがＶｒ３よりも高くなると、
検出信号／ＤＥが「Ｈ」レベルとなってチャージポンプ
回路３１が活性化される。
／ＤＥが「Ｌ」レベルとなってチャージポンプ回路３１
が非活性化される。ＶＯｉがＶｒ３よりも高くなると、
検出信号／ＤＥが「Ｈ」レベルとなってチャージポンプ
回路３１が活性化される。
【００５６】［実施の形態２］図１０は、この発明の実
施の形態２によるフラッシュメモリの正の高電圧検出回
路の要部を示す回路ブロック図であって、図７と対比さ
れる図である。図１０を参照して、この高電圧検出回路
が図７の高電圧検出回路１７と異なる点は、抵抗素子２
１が可変抵抗回路３６で置換されている点である。
施の形態２によるフラッシュメモリの正の高電圧検出回
路の要部を示す回路ブロック図であって、図７と対比さ
れる図である。図１０を参照して、この高電圧検出回路
が図７の高電圧検出回路１７と異なる点は、抵抗素子２
１が可変抵抗回路３６で置換されている点である。
【００５７】可変抵抗回路３６は、ＰチャネルＭＯＳト
ランジスタ２３のドレインと接地電位ＧＮＤのラインと
の間に直列接続された複数（図では４つ）の抵抗素子２
１ａ〜２１ｄと、複数（この場合は３つ）のＮチャネル
ＭＯＳトランジスタ３５ａ〜３５ｃとを含む。抵抗素子
２１ａ〜２１ｄは、それぞれ抵抗値Ｒ１ａ〜Ｒ１ｄを有
する。ＮチャネルＭＯＳトランジスタ３５ａは抵抗素子
２１ｂ〜２１ｄと並列接続され、ＮチャネルＭＯＳトラ
ンジスタ３５ｂは抵抗素子２１ｃ，２１ｄと並列接続さ
れ、ＮチャネルＭＯＳトランジスタトランジスタ３５ｃ
は抵抗素子２１ｄと並列接続される。ＮチャネルＭＯＳ
トランジスタ３５ａ〜３５ｃのゲートは、制御回路１０
に接続される。
ランジスタ２３のドレインと接地電位ＧＮＤのラインと
の間に直列接続された複数（図では４つ）の抵抗素子２
１ａ〜２１ｄと、複数（この場合は３つ）のＮチャネル
ＭＯＳトランジスタ３５ａ〜３５ｃとを含む。抵抗素子
２１ａ〜２１ｄは、それぞれ抵抗値Ｒ１ａ〜Ｒ１ｄを有
する。ＮチャネルＭＯＳトランジスタ３５ａは抵抗素子
２１ｂ〜２１ｄと並列接続され、ＮチャネルＭＯＳトラ
ンジスタ３５ｂは抵抗素子２１ｃ，２１ｄと並列接続さ
れ、ＮチャネルＭＯＳトランジスタトランジスタ３５ｃ
は抵抗素子２１ｄと並列接続される。ＮチャネルＭＯＳ
トランジスタ３５ａ〜３５ｃのゲートは、制御回路１０
に接続される。
【００５８】ＮチャネルＭＯＳトランジスタ３５ａ〜３
５ｃの導通抵抗値は抵抗素子２１ａ〜２１ｄの抵抗値に
比べて十分に小さい。制御回路１０によってＮチャネル
ＭＯＳトランジスタ３５ａ〜３５ｃのうちのいずれかを
導通させることによって可変抵抗回路３６の抵抗値Ｒ１
を変更し、これによって出力電圧ＶＰ１を変更すること
が可能となっている。すなわち、可変抵抗回路３６の抵
抗値Ｒ１を小さくすると、電流Ｉが大きくなってＶＰ１
−ＶＯ１＝Ｒ２・Ｉが大きくなる。したがって、ＶＯ１
をＶｒ２に保持することにより、ＶＰ１が高くなる。逆
に、可変抵抗回路３６の抵抗値Ｒ１を大きくすると、電
流Ｉが小さくなってＶＰ１−ＶＯ１＝Ｒ２・Ｉが小さく
なる。したがって、ＶＯ１をＶｒ２に保持することによ
りＶＰ１が低くなる。この高電圧検出回路は、図５
（ｂ）で示したように、電圧発生回路の出力電圧を順次
増大させる場合に有効である。
５ｃの導通抵抗値は抵抗素子２１ａ〜２１ｄの抵抗値に
比べて十分に小さい。制御回路１０によってＮチャネル
ＭＯＳトランジスタ３５ａ〜３５ｃのうちのいずれかを
導通させることによって可変抵抗回路３６の抵抗値Ｒ１
を変更し、これによって出力電圧ＶＰ１を変更すること
が可能となっている。すなわち、可変抵抗回路３６の抵
抗値Ｒ１を小さくすると、電流Ｉが大きくなってＶＰ１
−ＶＯ１＝Ｒ２・Ｉが大きくなる。したがって、ＶＯ１
をＶｒ２に保持することにより、ＶＰ１が高くなる。逆
に、可変抵抗回路３６の抵抗値Ｒ１を大きくすると、電
流Ｉが小さくなってＶＰ１−ＶＯ１＝Ｒ２・Ｉが小さく
なる。したがって、ＶＯ１をＶｒ２に保持することによ
りＶＰ１が低くなる。この高電圧検出回路は、図５
（ｂ）で示したように、電圧発生回路の出力電圧を順次
増大させる場合に有効である。
【００５９】ＶＯ１＝ＶＰ１−Ｖｒ１・（Ｒ２／Ｒ１）
となるので、Ｒ１の変化ΔＲ１に対するＶＯ１の変化Δ
ＶＯ１の比ΔＶＯ１／ΔＲ１は、ΔＶＯ１／ΔＲ１＝Ｖ
ｒ１・（Ｒ２／Ｒ１2 ）となる。
となるので、Ｒ１の変化ΔＲ１に対するＶＯ１の変化Δ
ＶＯ１の比ΔＶＯ１／ΔＲ１は、ΔＶＯ１／ΔＲ１＝Ｖ
ｒ１・（Ｒ２／Ｒ１2 ）となる。
【００６０】なお、図１１に示すように、図９の負の高
電圧検出回路３２の抵抗素子２１を可変抵抗回路３６で
置換してもよい。この場合は、可変抵抗回路３６の抵抗
値Ｒ１を小さくすると、電流Ｉが大きくなってＶＯｉ−
ＶＰｉ＝Ｒ２・Ｉが大きくなる。したがって、ＶＯｉを
Ｖｒ３に保持することにより、ＶＰｉが低くなる。逆
に、可変抵抗回路３６の抵抗値Ｒ１を大きくすると、電
流Ｉが小さくなってＶＯｉ−ＶＰｉ＝Ｒ２・Ｉが小さく
なる。したがって、ＶＯｉをＶｒ３に保持することによ
りＶＰｉが高くなる。
電圧検出回路３２の抵抗素子２１を可変抵抗回路３６で
置換してもよい。この場合は、可変抵抗回路３６の抵抗
値Ｒ１を小さくすると、電流Ｉが大きくなってＶＯｉ−
ＶＰｉ＝Ｒ２・Ｉが大きくなる。したがって、ＶＯｉを
Ｖｒ３に保持することにより、ＶＰｉが低くなる。逆
に、可変抵抗回路３６の抵抗値Ｒ１を大きくすると、電
流Ｉが小さくなってＶＯｉ−ＶＰｉ＝Ｒ２・Ｉが小さく
なる。したがって、ＶＯｉをＶｒ３に保持することによ
りＶＰｉが高くなる。
【００６１】［実施の形態３］図１２は、この発明の実
施の形態３によるフラッシュメモリの正の高電圧検出回
路の要部を示す回路ブロック図であって、図７と対比さ
れる図である。図１２を参照して、この高電圧検出回路
は図７の高電圧検出回路１７と異なる点は、Ｐチャネル
ＭＯＳトランジスタ２４が複数（図では３つ）のＰチャ
ネルＭＯＳトランジスタ２４ａ〜２４ｃで置換され、Ｐ
チャネルＭＯＳトランジスタ２４ａ〜２４ｃに対応して
それぞれインバータ４０ａ〜４０ｃが新たに設けられて
いる点である。
施の形態３によるフラッシュメモリの正の高電圧検出回
路の要部を示す回路ブロック図であって、図７と対比さ
れる図である。図１２を参照して、この高電圧検出回路
は図７の高電圧検出回路１７と異なる点は、Ｐチャネル
ＭＯＳトランジスタ２４が複数（図では３つ）のＰチャ
ネルＭＯＳトランジスタ２４ａ〜２４ｃで置換され、Ｐ
チャネルＭＯＳトランジスタ２４ａ〜２４ｃに対応して
それぞれインバータ４０ａ〜４０ｃが新たに設けられて
いる点である。
【００６２】インバータ４０ａ〜４０ｃは、それぞれ制
御回路１０とＰチャネルＭＯＳトランジスタ２４ａ〜２
４ｃのソースとの間に接続される。ＰチャネルＭＯＳト
ランジスタ２４ａ〜２４ｃのドレインはともにＮチャネ
ルＭＯＳトランジスタ２５のドレインに接続され、各々
のゲートはともにＰチャネルＭＯＳトランジスタ２３の
ゲートに接続される。
御回路１０とＰチャネルＭＯＳトランジスタ２４ａ〜２
４ｃのソースとの間に接続される。ＰチャネルＭＯＳト
ランジスタ２４ａ〜２４ｃのドレインはともにＮチャネ
ルＭＯＳトランジスタ２５のドレインに接続され、各々
のゲートはともにＰチャネルＭＯＳトランジスタ２３の
ゲートに接続される。
【００６３】ＰチャネルＭＯＳトランジスタ２４ａ〜２
４ｃの各々のゲート幅は、順次大きくなっている。した
がって、制御回路１０によってインバータ４０ａ〜４０
ｃのうちのいずれか１つのインバータの入力ノード
「Ｌ」レベルにすることにより、抵抗素子２１に流れる
電流Ｉと抵抗素子２０に流れる電流Ｉ／ｋとの比ｋを変
更し、これによって出力電圧ＶＰ１を変更することがで
きる。
４ｃの各々のゲート幅は、順次大きくなっている。した
がって、制御回路１０によってインバータ４０ａ〜４０
ｃのうちのいずれか１つのインバータの入力ノード
「Ｌ」レベルにすることにより、抵抗素子２１に流れる
電流Ｉと抵抗素子２０に流れる電流Ｉ／ｋとの比ｋを変
更し、これによって出力電圧ＶＰ１を変更することがで
きる。
【００６４】この回路では、ＶＯ１＝ＶＰ１−Ｉ・Ｒ２
／ｋ＝ＶＰ１−Ｖｒ１・（Ｒ２／ｋＲ１）となるので、
ｋの変化Δｋに対するＶＯ１の変化ΔＶＯ１の比ΔＶＯ
１／Δｋは、ΔＶＯ１／Δｋ＝Ｖｒ１・（Ｒ２／Ｒ１・
ｋ2 ）となる。
／ｋ＝ＶＰ１−Ｖｒ１・（Ｒ２／ｋＲ１）となるので、
ｋの変化Δｋに対するＶＯ１の変化ΔＶＯ１の比ΔＶＯ
１／Δｋは、ΔＶＯ１／Δｋ＝Ｖｒ１・（Ｒ２／Ｒ１・
ｋ2 ）となる。
【００６５】なお、図１３に示すように、図９の負の高
電圧検出回路３２のＰチャネルＭＯＳトランジスタ２４
をＰチャネルＭＯＳトランジスタ２４ａ〜２４ｃで置換
してもよい。この場合は、制御回路１０によってインバ
ータ４０ａ〜４０ｃのうちのいずれか１つのインバータ
の入力ノードを「Ｌ」レベルにすることにより、抵抗素
子２１に流れる電流Ｉと抵抗素子２２に流れるＩ／ｋと
の比ｋを変更し、これによって出力電圧ＶＰｉを変更す
ることができる。
電圧検出回路３２のＰチャネルＭＯＳトランジスタ２４
をＰチャネルＭＯＳトランジスタ２４ａ〜２４ｃで置換
してもよい。この場合は、制御回路１０によってインバ
ータ４０ａ〜４０ｃのうちのいずれか１つのインバータ
の入力ノードを「Ｌ」レベルにすることにより、抵抗素
子２１に流れる電流Ｉと抵抗素子２２に流れるＩ／ｋと
の比ｋを変更し、これによって出力電圧ＶＰｉを変更す
ることができる。
【００６６】［実施の形態４］図１４は、この発明の実
施の形態４によるフラッシュメモリの正の高電圧検出回
路の要部を示す回路ブロック図であって、図７と対比さ
れる図である。図１４を参照して、この高電圧検出回路
が図７の高電圧検出回路１７と異なる点は、Ｐチャネル
ＭＯＳトランジスタ２６が複数（図では３つ）のＮチャ
ネルＭＯＳトランジスタ２６ａ〜２６ｃで置換され、Ｐ
チャネルＭＯＳトランジスタ２６ａ〜２６ｃに対応して
それぞれインバータ４１ａ〜４１ｃが新たに設けられる
点である。
施の形態４によるフラッシュメモリの正の高電圧検出回
路の要部を示す回路ブロック図であって、図７と対比さ
れる図である。図１４を参照して、この高電圧検出回路
が図７の高電圧検出回路１７と異なる点は、Ｐチャネル
ＭＯＳトランジスタ２６が複数（図では３つ）のＮチャ
ネルＭＯＳトランジスタ２６ａ〜２６ｃで置換され、Ｐ
チャネルＭＯＳトランジスタ２６ａ〜２６ｃに対応して
それぞれインバータ４１ａ〜４１ｃが新たに設けられる
点である。
【００６７】インバータ４１ａ〜４１ｃは、それぞれ制
御回路１０とＮチャネルＭＯＳトランジスタ２６ａ〜２
６ｃのソースとの間に接続される。ＮチャネルＭＯＳト
ランジスタ２６ａ〜２６ｃのドレインは共通接続されて
抵抗素子２２を介して出力端子８．１ａに接続される。
ＮチャネルＭＯＳトランジスタ２６ａ〜２６ｃのゲート
は、ともにＮチャネルＭＯＳトランジスタ２５のゲート
に接続される。
御回路１０とＮチャネルＭＯＳトランジスタ２６ａ〜２
６ｃのソースとの間に接続される。ＮチャネルＭＯＳト
ランジスタ２６ａ〜２６ｃのドレインは共通接続されて
抵抗素子２２を介して出力端子８．１ａに接続される。
ＮチャネルＭＯＳトランジスタ２６ａ〜２６ｃのゲート
は、ともにＮチャネルＭＯＳトランジスタ２５のゲート
に接続される。
【００６８】ＮチャネルＭＯＳトランジスタ２６ａ〜２
６ｃの各々のゲート幅は、順次大きくなっている。制御
回路１０によってインバータ４１ａ〜４１ｃのうちのい
ずれか１つのインバータの入力ノードを「Ｈ」レベルに
することにより、抵抗素子２１に流れる電流Ｉと抵抗素
子２２に流れる電流Ｉ／ｋとの比ｋを変更し、これによ
って出力電圧ＶＰ１を変更することができる。
６ｃの各々のゲート幅は、順次大きくなっている。制御
回路１０によってインバータ４１ａ〜４１ｃのうちのい
ずれか１つのインバータの入力ノードを「Ｈ」レベルに
することにより、抵抗素子２１に流れる電流Ｉと抵抗素
子２２に流れる電流Ｉ／ｋとの比ｋを変更し、これによ
って出力電圧ＶＰ１を変更することができる。
【００６９】この場合も、ｋの変化Δｋに対するＶＯ１
の変化ΔＶＯ１の比ΔＶＯ１／Δｋは、ΔＶＯ１／Δｋ
＝Ｖｒ１・（Ｒ２／Ｒ１・ｋ2 ）となる。
の変化ΔＶＯ１の比ΔＶＯ１／Δｋは、ΔＶＯ１／Δｋ
＝Ｖｒ１・（Ｒ２／Ｒ１・ｋ2 ）となる。
【００７０】［実施の形態５］図１５は、この発明の実
施の形態５によるフラッシュメモリの正の高電圧検出回
路の要部を示す図であって、図１４と対比される図であ
る。図１５を参照して、この高電圧検出回路が図１４の
高電圧検出回路と異なる点は、抵抗素子２２が直列接続
された複数（図では３つ）の抵抗素子２２ａ〜２２ｃで
置換され、ＮチャネルＭＯＳトランジスタ２６ａのドレ
インが抵抗素子２２ａと２２ｂの間のノードに接続さ
れ、ＮチャネルＭＯＳトランジスタ２６ｂのドレインが
抵抗素子２２ｂと２２ｃの間のノードに接続され、Ｎチ
ャネルＭＯＳトランジスタ２６ａ，２６ｂ，２６ｃのゲ
ート幅がＮチャネルＭＯＳトランジスタ２５のゲート幅
に等しくされている点である。抵抗素子２２ａ〜２２ｃ
は、それぞれ抵抗値Ｒ２ａ〜Ｒ２ｃを有する。
施の形態５によるフラッシュメモリの正の高電圧検出回
路の要部を示す図であって、図１４と対比される図であ
る。図１５を参照して、この高電圧検出回路が図１４の
高電圧検出回路と異なる点は、抵抗素子２２が直列接続
された複数（図では３つ）の抵抗素子２２ａ〜２２ｃで
置換され、ＮチャネルＭＯＳトランジスタ２６ａのドレ
インが抵抗素子２２ａと２２ｂの間のノードに接続さ
れ、ＮチャネルＭＯＳトランジスタ２６ｂのドレインが
抵抗素子２２ｂと２２ｃの間のノードに接続され、Ｎチ
ャネルＭＯＳトランジスタ２６ａ，２６ｂ，２６ｃのゲ
ート幅がＮチャネルＭＯＳトランジスタ２５のゲート幅
に等しくされている点である。抵抗素子２２ａ〜２２ｃ
は、それぞれ抵抗値Ｒ２ａ〜Ｒ２ｃを有する。
【００７１】制御回路１０によってインバータ４１ａ〜
４１ｃのうちのいずれか１つのインバータの入力ノード
を「Ｈ」レベルにすることにより、電流Ｉが流れるＮチ
ャネルＭＯＳトランジスタを切換え、これによって出力
電圧ＶＰ１を変更することができる。
４１ｃのうちのいずれか１つのインバータの入力ノード
を「Ｈ」レベルにすることにより、電流Ｉが流れるＮチ
ャネルＭＯＳトランジスタを切換え、これによって出力
電圧ＶＰ１を変更することができる。
【００７２】すなわち、ＮチャネルＭＯＳトランジスタ
２６ａ〜２６ｃのドレインに現われる電位をそれぞれＶ
Ｏ１ａ〜ＶＯ１ｃとすると、ＶＯ１ａ〜ＶＯ１ｃの順に
低電位になる。したがって、ＶＯ１ａをＶｒ２に保持す
ることによりＶＰ１が高くなり、ＶＯ１ｃをＶｒ２に保
持することによりＶＰ１が低くなる。
２６ａ〜２６ｃのドレインに現われる電位をそれぞれＶ
Ｏ１ａ〜ＶＯ１ｃとすると、ＶＯ１ａ〜ＶＯ１ｃの順に
低電位になる。したがって、ＶＯ１ａをＶｒ２に保持す
ることによりＶＰ１が高くなり、ＶＯ１ｃをＶｒ２に保
持することによりＶＰ１が低くなる。
【００７３】なお、ＶＯ１ａ〜ＶＯ１ｃのうちの電位検
出に用いる電位のみをスイッチで選択して図７のコンパ
レータ２７に接続してもよいし、それぞれＶＯ１ａ〜Ｖ
Ｏ１ｃを受ける３つのコンパレータ２７を設け、３つの
コンパレータ２７の出力をスイッチで選択して図７のイ
ンバータ２８に入力してもよい。
出に用いる電位のみをスイッチで選択して図７のコンパ
レータ２７に接続してもよいし、それぞれＶＯ１ａ〜Ｖ
Ｏ１ｃを受ける３つのコンパレータ２７を設け、３つの
コンパレータ２７の出力をスイッチで選択して図７のイ
ンバータ２８に入力してもよい。
【００７４】抵抗素子２２ａ〜２２ｃのうち電流Ｉが流
れる経路の抵抗値の和をＲ２とし、電位検出に用いられ
る電位をＶＯ１とすると、ＶＯ１＝ＶＰ１−Ｖｒ１・
（Ｒ２／Ｒ１）となるので、Ｒ２の変化に対するΔＶＯ
１の変化ΔＶＯ１の比ΔＶＯ１／ΔＲ２＝−Ｖｒ１／Ｒ
１となり、ΔＶＯ１／ΔＲ２は定数となる。したがっ
て、この高電圧検出回路を用いることにより、出力電圧
ＶＰ１のより細かな調整が可能となる。
れる経路の抵抗値の和をＲ２とし、電位検出に用いられ
る電位をＶＯ１とすると、ＶＯ１＝ＶＰ１−Ｖｒ１・
（Ｒ２／Ｒ１）となるので、Ｒ２の変化に対するΔＶＯ
１の変化ΔＶＯ１の比ΔＶＯ１／ΔＲ２＝−Ｖｒ１／Ｒ
１となり、ΔＶＯ１／ΔＲ２は定数となる。したがっ
て、この高電圧検出回路を用いることにより、出力電圧
ＶＰ１のより細かな調整が可能となる。
【００７５】なお、図１６に示すように、図１３の負の
高電圧検出回路の抵抗素子２２を出力端子８．ｉａとＰ
チャネルＭＯＳトランジスタ２４ｃのドレインとの間に
直列接続された複数の抵抗素子２２ａ〜２２ｃで置換
し、ＰチャネルＭＯＳトランジスタ２４ａのドレインを
抵抗素子２２ａと２２ｂの間のノードに接続し、Ｐチャ
ネルＭＯＳトランジスタ２４ａのドレインを抵抗素子２
２ｂと２２ｃの間のノードに接続し、ＰチャネルＭＯＳ
トランジスタ２３，２４ａ〜２４ｃのゲート幅を同一に
してもよい。この場合は、制御回路１０によってインバ
ータ４０ａ〜４０ｃのうちのいずれか１つのインバータ
の入力ノードを「Ｌ」レベルにすることにより、電流Ｉ
が流れるＰチャネルＭＯＳトランジスタを切換え、これ
によって出力電圧ＶＰｉを変更することができる。
高電圧検出回路の抵抗素子２２を出力端子８．ｉａとＰ
チャネルＭＯＳトランジスタ２４ｃのドレインとの間に
直列接続された複数の抵抗素子２２ａ〜２２ｃで置換
し、ＰチャネルＭＯＳトランジスタ２４ａのドレインを
抵抗素子２２ａと２２ｂの間のノードに接続し、Ｐチャ
ネルＭＯＳトランジスタ２４ａのドレインを抵抗素子２
２ｂと２２ｃの間のノードに接続し、ＰチャネルＭＯＳ
トランジスタ２３，２４ａ〜２４ｃのゲート幅を同一に
してもよい。この場合は、制御回路１０によってインバ
ータ４０ａ〜４０ｃのうちのいずれか１つのインバータ
の入力ノードを「Ｌ」レベルにすることにより、電流Ｉ
が流れるＰチャネルＭＯＳトランジスタを切換え、これ
によって出力電圧ＶＰｉを変更することができる。
【００７６】すなわち、ＰチャネルＭＯＳトランジスタ
２４ａ〜２４ｃに現われる電位をそれぞれＶＯｉａ〜Ｖ
Ｏｉｃとすると、ＶＯ１ａ〜ＶＯ１ｃの順に低電位にな
る。したがって、ＶＯｉａをＶｒ３に保持することによ
りＶＰｉが高くなり、ＶＯｉｃをＶｒ３に保持すること
によりＶＰｉが低くなる。
２４ａ〜２４ｃに現われる電位をそれぞれＶＯｉａ〜Ｖ
Ｏｉｃとすると、ＶＯ１ａ〜ＶＯ１ｃの順に低電位にな
る。したがって、ＶＯｉａをＶｒ３に保持することによ
りＶＰｉが高くなり、ＶＯｉｃをＶｒ３に保持すること
によりＶＰｉが低くなる。
【００７７】また、図１７に示すように、図１５の正の
高電圧検出回路の抵抗素子２１を図１０の可変抵抗回路
３６で置換してもよい。また、図１８に示すように、図
１６の負の高電圧検出回路の抵抗素子２１を図１０の可
変抵抗回路３６で置換してもよい。また、図１９に示す
ように、図１５の正の高電圧検出回路のＰチャネルＭＯ
Ｓトランジスタ２４を図１２のＰチャネルＭＯＳトラン
ジスタ２４ａ〜２４ｃで置換してもよい。また、図２０
に示すように、図１９の正の高電圧検出回路の構成を負
の高電圧の検出に応用してもよい。すなわち、図２０の
負の高電圧検出回路では、図１９の正の高電圧検出回路
のＮチャネルＭＯＳトランジスタ２５，２６ａ〜２６ｃ
およびインバータ４１ａ〜４１ｃがＰチャネルＭＯＳト
ランジスタ４３ａ〜４３ｃおよびインバータ４２ａ〜４
２ｃで置換される。ＰチャネルＭＯＳトランジスタ２４
ａ〜２４ｃのドレインにＰチャネルＭＯＳトランジスタ
４３ａ〜４３ｃのソースが共通接続され、制御回路１０
とＰチャネルＭＯＳトランジスタ４３ａ〜４３ｃのゲー
トの間にインバータ４２ａ〜４２ｃがそれぞれ接続され
る。出力端子８．ｉａとＰチャネルＭＯＳトランジスタ
４３ｃのドレインとの間に抵抗素子２２ａ〜２２ｃが直
列接続され、抵抗素子２２ａ，２２ｂの間のノードとＰ
チャネルＭＯＳトランジスタ４３ａのドレインとが接続
されて抵抗素子２２ｂ，２２ｃの間のノードとＰチャネ
ルＭＯＳトランジスタ４３ｂのドレインとが接続され
る。
高電圧検出回路の抵抗素子２１を図１０の可変抵抗回路
３６で置換してもよい。また、図１８に示すように、図
１６の負の高電圧検出回路の抵抗素子２１を図１０の可
変抵抗回路３６で置換してもよい。また、図１９に示す
ように、図１５の正の高電圧検出回路のＰチャネルＭＯ
Ｓトランジスタ２４を図１２のＰチャネルＭＯＳトラン
ジスタ２４ａ〜２４ｃで置換してもよい。また、図２０
に示すように、図１９の正の高電圧検出回路の構成を負
の高電圧の検出に応用してもよい。すなわち、図２０の
負の高電圧検出回路では、図１９の正の高電圧検出回路
のＮチャネルＭＯＳトランジスタ２５，２６ａ〜２６ｃ
およびインバータ４１ａ〜４１ｃがＰチャネルＭＯＳト
ランジスタ４３ａ〜４３ｃおよびインバータ４２ａ〜４
２ｃで置換される。ＰチャネルＭＯＳトランジスタ２４
ａ〜２４ｃのドレインにＰチャネルＭＯＳトランジスタ
４３ａ〜４３ｃのソースが共通接続され、制御回路１０
とＰチャネルＭＯＳトランジスタ４３ａ〜４３ｃのゲー
トの間にインバータ４２ａ〜４２ｃがそれぞれ接続され
る。出力端子８．ｉａとＰチャネルＭＯＳトランジスタ
４３ｃのドレインとの間に抵抗素子２２ａ〜２２ｃが直
列接続され、抵抗素子２２ａ，２２ｂの間のノードとＰ
チャネルＭＯＳトランジスタ４３ａのドレインとが接続
されて抵抗素子２２ｂ，２２ｃの間のノードとＰチャネ
ルＭＯＳトランジスタ４３ｂのドレインとが接続され
る。
【００７８】ＰチャネルＭＯＳトランジスタ２４ａ〜２
４ｃのゲート幅は順次大きくなっている。ＰチャネルＭ
ＯＳトランジスタ４３ａ〜４３ｃのゲート幅は同一であ
る。インバータ４０ａ〜４０ｃのうちのいずれか１つの
インバータを選択し、そのインバータの入力ノードを
「Ｌ」レベルとすることにより、抵抗素子２２ａ〜２２
ｃに流れる電流Ｉ／ｋを選択できる。また、インバータ
４２ａ〜４２ｃのうちのいずれか１つのインバータを選
択し、そのインバータの入力ノードを「Ｌ」レベルにす
ることにより、電流Ｉ／ｋが流れる抵抗素子を選択でき
る。これにより、出力電圧ＶＰｉを多段階で調整するこ
とができる。
４ｃのゲート幅は順次大きくなっている。ＰチャネルＭ
ＯＳトランジスタ４３ａ〜４３ｃのゲート幅は同一であ
る。インバータ４０ａ〜４０ｃのうちのいずれか１つの
インバータを選択し、そのインバータの入力ノードを
「Ｌ」レベルとすることにより、抵抗素子２２ａ〜２２
ｃに流れる電流Ｉ／ｋを選択できる。また、インバータ
４２ａ〜４２ｃのうちのいずれか１つのインバータを選
択し、そのインバータの入力ノードを「Ｌ」レベルにす
ることにより、電流Ｉ／ｋが流れる抵抗素子を選択でき
る。これにより、出力電圧ＶＰｉを多段階で調整するこ
とができる。
【００７９】［実施の形態６］たとえば図１６の負の高
電圧検出回路において、インバータ４０ｃの出力ノード
が「Ｈ」レベルとなり、インバータ４０ａ，４０ｂの出
力ノードが「Ｌ」レベルとなったとき、インバータ４０
ｃの出力ノードからＰチャネルＭＯＳトランジスタ２４
ｃ、抵抗素子２２ｃおよびＰチャネルＭＯＳトランジス
タ２４ｂを介してインバータ４０ｂの出力ノードへ電流
が流れるおそれもある。実際には、ＶＣＣが３ＶでＰチ
ャネルＭＯＳトランジスタ２４ａ〜２４ｃのゲート電位
が２Ｖ程度であり、ソースが０ＶとなったＰチャネルＭ
ＯＳトランジスタ（この場合は２４ａ，２４ｂ）が高抵
抗状態となるのでそのような電流は小さい。この実施の
形態では、そのような電流をさらに小さくする。
電圧検出回路において、インバータ４０ｃの出力ノード
が「Ｈ」レベルとなり、インバータ４０ａ，４０ｂの出
力ノードが「Ｌ」レベルとなったとき、インバータ４０
ｃの出力ノードからＰチャネルＭＯＳトランジスタ２４
ｃ、抵抗素子２２ｃおよびＰチャネルＭＯＳトランジス
タ２４ｂを介してインバータ４０ｂの出力ノードへ電流
が流れるおそれもある。実際には、ＶＣＣが３ＶでＰチ
ャネルＭＯＳトランジスタ２４ａ〜２４ｃのゲート電位
が２Ｖ程度であり、ソースが０ＶとなったＰチャネルＭ
ＯＳトランジスタ（この場合は２４ａ，２４ｂ）が高抵
抗状態となるのでそのような電流は小さい。この実施の
形態では、そのような電流をさらに小さくする。
【００８０】図２１は、この発明の実施の形態６による
負の高電圧検出回路の構成を示す回路ブロック図であっ
て、図１６と対比される図である。
負の高電圧検出回路の構成を示す回路ブロック図であっ
て、図１６と対比される図である。
【００８１】図２１を参照して、演算増幅器２０は、Ｐ
チャネルＭＯＳトランジスタ５１，５２およびＮチャネ
ルＭＯＳトランジスタ５３〜５５を含む。ＭＯＳトラン
ジスタ５１，５３とＭＯＳトランジスタ５２，５４は、
それぞれ電源電位ＶＣＣのラインとノードＮ５５の間に
直列接続される。ＮチャネルＭＯＳトランジスタ５５
は、ノードＮ５５と接地電位ＧＮＤのラインとの間に接
続される。ＰチャネルＭＯＳトランジスタ５１，５２の
ゲートは、ともにＰチャネルＭＯＳトランジスタ５２の
ドレインに接続される。ＰチャネルＭＯＳトランジスタ
５１と５２は、カレントミラー回路を構成する。Ｎチャ
ネルＭＯＳトランジスタ５３，５５のゲートは、ともに
基準電位Ｖｒ１を受ける。ＮチャネルＭＯＳトランジス
タ５４のゲートがＰチャネルＭＯＳトランジスタ２３の
ドレインに接続され、ＰチャネルＭＯＳトランジスタ５
１のドレイン（ノードＮ５１）はＰチャネルＭＯＳトラ
ンジスタ２３のゲートに接続される。
チャネルＭＯＳトランジスタ５１，５２およびＮチャネ
ルＭＯＳトランジスタ５３〜５５を含む。ＭＯＳトラン
ジスタ５１，５３とＭＯＳトランジスタ５２，５４は、
それぞれ電源電位ＶＣＣのラインとノードＮ５５の間に
直列接続される。ＮチャネルＭＯＳトランジスタ５５
は、ノードＮ５５と接地電位ＧＮＤのラインとの間に接
続される。ＰチャネルＭＯＳトランジスタ５１，５２の
ゲートは、ともにＰチャネルＭＯＳトランジスタ５２の
ドレインに接続される。ＰチャネルＭＯＳトランジスタ
５１と５２は、カレントミラー回路を構成する。Ｎチャ
ネルＭＯＳトランジスタ５３，５５のゲートは、ともに
基準電位Ｖｒ１を受ける。ＮチャネルＭＯＳトランジス
タ５４のゲートがＰチャネルＭＯＳトランジスタ２３の
ドレインに接続され、ＰチャネルＭＯＳトランジスタ５
１のドレイン（ノードＮ５１）はＰチャネルＭＯＳトラ
ンジスタ２３のゲートに接続される。
【００８２】電流Ｉが増加してＮチャネルＭＯＳトラン
ジスタ５４のゲート電位が基準電位Ｖｒ１よりも高くな
るとノードＮ５１の電位が上昇し、ＰチャネルＭＯＳト
ランジスタ２３の抵抗値が増大して電流Ｉが減少する。
逆に、電流Ｉが減少してＮチャネルＭＯＳトランジスタ
５４の電位が基準電位Ｖｒ１よりも低くなるとノードＮ
５１の電位が下降し、ＰチャネルＭＯＳトランジスタ２
３の抵抗値が減少して電流Ｉが増大する。したがって、
ＮチャネルＭＯＳトランジスタ５４のゲートは基準電位
Ｒ１に保たれる。
ジスタ５４のゲート電位が基準電位Ｖｒ１よりも高くな
るとノードＮ５１の電位が上昇し、ＰチャネルＭＯＳト
ランジスタ２３の抵抗値が増大して電流Ｉが減少する。
逆に、電流Ｉが減少してＮチャネルＭＯＳトランジスタ
５４の電位が基準電位Ｖｒ１よりも低くなるとノードＮ
５１の電位が下降し、ＰチャネルＭＯＳトランジスタ２
３の抵抗値が減少して電流Ｉが増大する。したがって、
ＮチャネルＭＯＳトランジスタ５４のゲートは基準電位
Ｒ１に保たれる。
【００８３】ＰチャネルＭＯＳトランジスタ２３のゲー
トとＰチャネルＭＯＳトランジスタ２４ａ〜２４ｃのゲ
ートとの間にそれぞれトランスファゲート６０ａ〜６０
ｃが接続される。トランスファゲート６０ａ〜６０ｃの
ＮチャネルＭＯＳトランジスタ側のゲートはそれぞれイ
ンバータ４０ａ〜４０ｃの出力ノードに接続され、トラ
ンスファゲート６０ａ〜６０ｃのＰチャネルＭＯＳトラ
ンジスタ側のゲートはそれぞれインバータ４０ａ〜４０
ｃの入力ノードに接続される。電源電位ＶＣＣのライン
とＰチャネルＭＯＳトランジスタ２４ａ〜２４ｃのゲー
トとの間にそれぞれＰチャネルＭＯＳトランジスタ６１
ａ〜６１ｃが接続され、ＰチャネルＭＯＳトランジスタ
６１ａ〜６１ｃのゲートはそれぞれインバータ４０ａ〜
４０ｃの出力を受ける。
トとＰチャネルＭＯＳトランジスタ２４ａ〜２４ｃのゲ
ートとの間にそれぞれトランスファゲート６０ａ〜６０
ｃが接続される。トランスファゲート６０ａ〜６０ｃの
ＮチャネルＭＯＳトランジスタ側のゲートはそれぞれイ
ンバータ４０ａ〜４０ｃの出力ノードに接続され、トラ
ンスファゲート６０ａ〜６０ｃのＰチャネルＭＯＳトラ
ンジスタ側のゲートはそれぞれインバータ４０ａ〜４０
ｃの入力ノードに接続される。電源電位ＶＣＣのライン
とＰチャネルＭＯＳトランジスタ２４ａ〜２４ｃのゲー
トとの間にそれぞれＰチャネルＭＯＳトランジスタ６１
ａ〜６１ｃが接続され、ＰチャネルＭＯＳトランジスタ
６１ａ〜６１ｃのゲートはそれぞれインバータ４０ａ〜
４０ｃの出力を受ける。
【００８４】電源電位ＶＣＣのラインとノードＮ６９と
の間にＰチャネルＭＯＳトランジスタ６４およびＮチャ
ネルＭＯＳトランジスタ６２ａ，６３ａが接続され、Ｐ
チャネルＭＯＳトランジスタ６４のドレインとノードＮ
６９との間にＮチャネルＭＯＳトランジスタ６２ｂ，６
３ｂが接続され、ＰチャネルＭＯＳトランジスタ６４の
ドレインとノードＮ６９との間にＮチャネルＭＯＳトラ
ンジスタ６２ｃ，６３ｃが接続される。ＰチャネルＭＯ
Ｓトランジスタ６２ａ〜６２ｃのゲートは、それぞれイ
ンバータ４０ａ〜４０ｃの出力を受ける。ＰチャネルＭ
ＯＳトランジスタ６３ａ〜６３ｃのゲートは、それぞれ
ＶＯｉａ〜ＶＯｉｃを受ける。
の間にＰチャネルＭＯＳトランジスタ６４およびＮチャ
ネルＭＯＳトランジスタ６２ａ，６３ａが接続され、Ｐ
チャネルＭＯＳトランジスタ６４のドレインとノードＮ
６９との間にＮチャネルＭＯＳトランジスタ６２ｂ，６
３ｂが接続され、ＰチャネルＭＯＳトランジスタ６４の
ドレインとノードＮ６９との間にＮチャネルＭＯＳトラ
ンジスタ６２ｃ，６３ｃが接続される。ＰチャネルＭＯ
Ｓトランジスタ６２ａ〜６２ｃのゲートは、それぞれイ
ンバータ４０ａ〜４０ｃの出力を受ける。ＰチャネルＭ
ＯＳトランジスタ６３ａ〜６３ｃのゲートは、それぞれ
ＶＯｉａ〜ＶＯｉｃを受ける。
【００８５】電源電位ＶＣＣのラインとノードＮ６９と
の間にＰチャネルＭＯＳトランジスタ６５およびＮチャ
ネルＭＯＳトランジスタ６７，６８が接続される。Ｐチ
ャネルＭＯＳトランジスタ６４，６５のゲートは、とも
にＰチャネルＭＯＳトランジスタ６５のドレインに接続
される。ＰチャネルＭＯＳトランジスタ６４と６５は、
カレントミラー回路を構成する。ＰチャネルＭＯＳトラ
ンジスタ６７のゲートは、電源電位ＶＣＣを受ける。Ｐ
チャネルＭＯＳトランジスタ６８のゲートは、基準電位
Ｖｒ４を受ける。ノードＮ６９と接地電位ＧＮＤのライ
ンとの間にＮチャネルＭＯＳトランジスタ６９が接続さ
れ、ＮチャネルＭＯＳトランジスタ６９のゲートは活性
化信号φＥを受ける。ＮチャネルＭＯＳトランジスタ６
２ａ，６３ａ；６２ｂ，６３ｂ；６２ｃ，６３ｃのうち
の選択された１組のＮチャネルＭＯＳトランジスタ（た
とえば６２ｃ，６３ｃ）とＰチャネルＭＯＳトランジス
タ６４，６５およびＮチャネルＭＯＳトランジスタ６７
〜６９とはコンパレータ（差動増幅器）を構成する。Ｐ
チャネルＭＯＳトランジスタ６４のドレイン（ノードＮ
６４）がコンパレータの出力ノードとなる。
の間にＰチャネルＭＯＳトランジスタ６５およびＮチャ
ネルＭＯＳトランジスタ６７，６８が接続される。Ｐチ
ャネルＭＯＳトランジスタ６４，６５のゲートは、とも
にＰチャネルＭＯＳトランジスタ６５のドレインに接続
される。ＰチャネルＭＯＳトランジスタ６４と６５は、
カレントミラー回路を構成する。ＰチャネルＭＯＳトラ
ンジスタ６７のゲートは、電源電位ＶＣＣを受ける。Ｐ
チャネルＭＯＳトランジスタ６８のゲートは、基準電位
Ｖｒ４を受ける。ノードＮ６９と接地電位ＧＮＤのライ
ンとの間にＮチャネルＭＯＳトランジスタ６９が接続さ
れ、ＮチャネルＭＯＳトランジスタ６９のゲートは活性
化信号φＥを受ける。ＮチャネルＭＯＳトランジスタ６
２ａ，６３ａ；６２ｂ，６３ｂ；６２ｃ，６３ｃのうち
の選択された１組のＮチャネルＭＯＳトランジスタ（た
とえば６２ｃ，６３ｃ）とＰチャネルＭＯＳトランジス
タ６４，６５およびＮチャネルＭＯＳトランジスタ６７
〜６９とはコンパレータ（差動増幅器）を構成する。Ｐ
チャネルＭＯＳトランジスタ６４のドレイン（ノードＮ
６４）がコンパレータの出力ノードとなる。
【００８６】電源電位ＶＣＣのラインと接地電位ＧＮＤ
のラインとの間にＰチャネルＭＯＳトランジスタ６６お
よびＮチャネルＭＯＳトランジスタ７０〜７２が直列接
続される。ＰチャネルＭＯＳトランジスタ６６とＮチャ
ネルＭＯＳトランジスタ７０のゲートは、ともにコンパ
レータの出力ノードに接続される。ＰチャネルＭＯＳト
ランジスタ６６とＮチャネルＭＯＳトランジスタ７０
は、インバータを構成する。このインバータの出力は信
号／ＤＥとなる。ＮチャネルＭＯＳトランジスタ７１の
ゲートは、基準電位Ｖｒ４を受ける。ＮチャネルＭＯＳ
トランジスタ７２のゲートは、活性化信号φＥを受け
る。
のラインとの間にＰチャネルＭＯＳトランジスタ６６お
よびＮチャネルＭＯＳトランジスタ７０〜７２が直列接
続される。ＰチャネルＭＯＳトランジスタ６６とＮチャ
ネルＭＯＳトランジスタ７０のゲートは、ともにコンパ
レータの出力ノードに接続される。ＰチャネルＭＯＳト
ランジスタ６６とＮチャネルＭＯＳトランジスタ７０
は、インバータを構成する。このインバータの出力は信
号／ＤＥとなる。ＮチャネルＭＯＳトランジスタ７１の
ゲートは、基準電位Ｖｒ４を受ける。ＮチャネルＭＯＳ
トランジスタ７２のゲートは、活性化信号φＥを受け
る。
【００８７】次に、この負の高電圧検出回路の動作につ
いて説明する。制御回路１０によって、インバータ４０
ａ，４０ｂの入力ノードが「Ｈ」レベルにされ、インバ
ータ４０ｃの入力ノードが「Ｌ」レベルにされ、活性化
信号φＥが「Ｈ」レベルにされたものとする。この場合
は、トランスファゲート６０ａ〜６０ｃのうちのトラン
スファゲート６０ｃのみが導通し、ＰチャネルＭＯＳト
ランジスタ６１ａ〜６１ｃのうちのＰチャネルＭＯＳト
ランジスタＭＯＳトランジスタ６１ａ，６１ｂのみが導
通する。
いて説明する。制御回路１０によって、インバータ４０
ａ，４０ｂの入力ノードが「Ｈ」レベルにされ、インバ
ータ４０ｃの入力ノードが「Ｌ」レベルにされ、活性化
信号φＥが「Ｈ」レベルにされたものとする。この場合
は、トランスファゲート６０ａ〜６０ｃのうちのトラン
スファゲート６０ｃのみが導通し、ＰチャネルＭＯＳト
ランジスタ６１ａ〜６１ｃのうちのＰチャネルＭＯＳト
ランジスタＭＯＳトランジスタ６１ａ，６１ｂのみが導
通する。
【００８８】したがって、図２２に示すように、Ｐチャ
ネルＭＯＳトランジスタ２４ａ〜２４ｃのうちのＰチャ
ネルＭＯＳトランジスタ２４ｃのゲートのみがＰチャネ
ルＭＯＳトランジスタ２３のゲートと結合され、Ｐチャ
ネルＭＯＳトランジスタ２４ａ，２４ｂは非導通とな
る。したがって、インバータ４０ｃの出力ノードからＰ
チャネルＭＯＳトランジスタ２４ｃ、抵抗素子２２ｃお
よびＰチャネルＭＯＳトランジスタ２４ｂを介してイン
バータ４０ｂの出力ノードに電流が流れることはない。
ネルＭＯＳトランジスタ２４ａ〜２４ｃのうちのＰチャ
ネルＭＯＳトランジスタ２４ｃのゲートのみがＰチャネ
ルＭＯＳトランジスタ２３のゲートと結合され、Ｐチャ
ネルＭＯＳトランジスタ２４ａ，２４ｂは非導通とな
る。したがって、インバータ４０ｃの出力ノードからＰ
チャネルＭＯＳトランジスタ２４ｃ、抵抗素子２２ｃお
よびＰチャネルＭＯＳトランジスタ２４ｂを介してイン
バータ４０ｂの出力ノードに電流が流れることはない。
【００８９】また、ＮチャネルＭＯＳトランジスタ６２
ａ〜６２ｃのうちのＮチャネルＭＯＳトランジスタ６２
ｃのみが導通し、ＭＯＳトランジスタ６２ｃ，６３ｃ，
６４，６５，６７〜６９でコンパレータが構成される。
ＶＯｉｃがＶｒ４よりも低くなると、コンパレータの出
力ノードＮ６４が「Ｈ」レベルとなる。したがって、Ｍ
ＯＳトランジスタ６６，７０からなるインバータの出力
信号／ＤＥは「Ｌ」レベルとなる。これにより、図８の
チャージポンプ回路３１が非活性化される。
ａ〜６２ｃのうちのＮチャネルＭＯＳトランジスタ６２
ｃのみが導通し、ＭＯＳトランジスタ６２ｃ，６３ｃ，
６４，６５，６７〜６９でコンパレータが構成される。
ＶＯｉｃがＶｒ４よりも低くなると、コンパレータの出
力ノードＮ６４が「Ｈ」レベルとなる。したがって、Ｍ
ＯＳトランジスタ６６，７０からなるインバータの出力
信号／ＤＥは「Ｌ」レベルとなる。これにより、図８の
チャージポンプ回路３１が非活性化される。
【００９０】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００９１】
【発明の効果】以上のように、請求項１に係る発明で
は、電位発生回路の出力ノードと第１の基準電位のライ
ンとの間に第１の抵抗素子および定電流回路を直列接続
し、第１の抵抗素子の電極間に生じる電圧分だけ目標電
位を第１の基準電位側にレベルシフトさせた第２の基準
電位と、第１の抵抗素子と定電流回路の間のノードとの
電位とを比較する。このため電位変換効率が１となり、
検出精度の向上が図られる。
は、電位発生回路の出力ノードと第１の基準電位のライ
ンとの間に第１の抵抗素子および定電流回路を直列接続
し、第１の抵抗素子の電極間に生じる電圧分だけ目標電
位を第１の基準電位側にレベルシフトさせた第２の基準
電位と、第１の抵抗素子と定電流回路の間のノードとの
電位とを比較する。このため電位変換効率が１となり、
検出精度の向上が図られる。
【００９２】請求項２に係る発明では、請求項１に係る
発明の定電流回路の電流は変更可能となっている。この
場合は、第２の基準電位を一定に保てば、目標電位を変
更できる。
発明の定電流回路の電流は変更可能となっている。この
場合は、第２の基準電位を一定に保てば、目標電位を変
更できる。
【００９３】請求項３に係る発明では、請求項１に係る
発明の定電流回路は、第１および第２の電源電位のライ
ン間に直列接続された第１のトランジスタおよび第２の
抵抗素子と、第１のトランジスタおよび第２の抵抗素子
間の電位が第３の基準電位に一致するように第１のトラ
ンジスタの入力電圧を制御する制御回路と、第１の抵抗
素子と直列接続され、第１のトランジスタに応じた電流
を流す第２のトランジスタとを含む。これにより、定電
流回路を容易に構成できる。
発明の定電流回路は、第１および第２の電源電位のライ
ン間に直列接続された第１のトランジスタおよび第２の
抵抗素子と、第１のトランジスタおよび第２の抵抗素子
間の電位が第３の基準電位に一致するように第１のトラ
ンジスタの入力電圧を制御する制御回路と、第１の抵抗
素子と直列接続され、第１のトランジスタに応じた電流
を流す第２のトランジスタとを含む。これにより、定電
流回路を容易に構成できる。
【００９４】請求項４に係る発明では、請求項３に係る
発明の第２の抵抗素子の抵抗値は変更可能となってい
る。この場合は、第２の抵抗素子の抵抗値を変更するこ
とによって定電流回路の電流を変更できる。
発明の第２の抵抗素子の抵抗値は変更可能となってい
る。この場合は、第２の抵抗素子の抵抗値を変更するこ
とによって定電流回路の電流を変更できる。
【００９５】請求項５に係る発明では、請求項３または
４に係る発明の第１および第２のトランジスタの電流比
は変更可能となっている。この場合は、第１および第２
のトランジスタの電流比を変更することによって定電流
回路の電流を変更できる。
４に係る発明の第１および第２のトランジスタの電流比
は変更可能となっている。この場合は、第１および第２
のトランジスタの電流比を変更することによって定電流
回路の電流を変更できる。
【００９６】請求項６に係る発明では、請求項１から５
のいずれかに係る発明の第１の抵抗素子の抵抗値は変更
可能となっている。この場合は、第１の基準電位を一定
に保てば、目標電位を変更できる。
のいずれかに係る発明の第１の抵抗素子の抵抗値は変更
可能となっている。この場合は、第１の基準電位を一定
に保てば、目標電位を変更できる。
【００９７】請求項７に係る発明では、請求項３から５
のいずれかに係る発明の第１の抵抗素子は直列接続され
た複数の第３の抵抗素子に分割され、第２のトランジス
タは各第３の抵抗素子に対応して設けられてその第１の
電極が対応の第３の抵抗素子の定電流回路側の電位に接
続される。さらに、複数の第２のトランジスタのうちの
いずれかを選択する選択手段と、選択手段によって選択
された第２のトランジスタの第２の電極を第１の基準電
位のラインに接続する接続手段とが設けられる。この場
合は、複数の第２のトランジスタのうちのいずれかを選
択することにより、第１の抵抗素子の抵抗値を変更でき
る。
のいずれかに係る発明の第１の抵抗素子は直列接続され
た複数の第３の抵抗素子に分割され、第２のトランジス
タは各第３の抵抗素子に対応して設けられてその第１の
電極が対応の第３の抵抗素子の定電流回路側の電位に接
続される。さらに、複数の第２のトランジスタのうちの
いずれかを選択する選択手段と、選択手段によって選択
された第２のトランジスタの第２の電極を第１の基準電
位のラインに接続する接続手段とが設けられる。この場
合は、複数の第２のトランジスタのうちのいずれかを選
択することにより、第１の抵抗素子の抵抗値を変更でき
る。
【００９８】請求項８に係る発明では、請求項７に係る
発明に、選択手段によって選択されなかった第２のトラ
ンジスタに予め定められた入力電圧を与えて非導通にさ
せる電圧印加手段がさらに設けられる。この場合は、選
択された第２のトランジスタに不要な電流が流れること
を防止できる。
発明に、選択手段によって選択されなかった第２のトラ
ンジスタに予め定められた入力電圧を与えて非導通にさ
せる電圧印加手段がさらに設けられる。この場合は、選
択された第２のトランジスタに不要な電流が流れること
を防止できる。
【００９９】請求項９に係る発明では、請求項１から８
のいずれかに係る発明の電位発生回路はチャージポンプ
回路である。この場合は、チャージポンプ回路の出力電
位を精度よく検出できる。
のいずれかに係る発明の電位発生回路はチャージポンプ
回路である。この場合は、チャージポンプ回路の出力電
位を精度よく検出できる。
【０１００】請求項１０に係る発明では、請求項１から
９のいずれかに係る発明の電位発生回路および電位検出
回路は半導体記憶装置に設けられる。この場合は、半導
体記憶装置の電位発生回路の出力電位を精度よく検出で
き、検出結果に基づいて電位発生回路の出力電位を精度
よく制御できる。
９のいずれかに係る発明の電位発生回路および電位検出
回路は半導体記憶装置に設けられる。この場合は、半導
体記憶装置の電位発生回路の出力電位を精度よく検出で
き、検出結果に基づいて電位発生回路の出力電位を精度
よく制御できる。
【図１】 この発明の実施の形態１によるフラッシュメ
モリの構成を示すブロック図である。
モリの構成を示すブロック図である。
【図２】 図１に示したメモリアレイの構成を示す回路
図である。
図である。
【図３】 図２に示したメモリセルの構成および動作を
説明するための図である。
説明するための図である。
【図４】 図３に示したメモリセルの動作を説明するた
めの図である。
めの図である。
【図５】 図３に示したメモリセルのデータ書込方法を
説明するためのタイムチャートである。
説明するためのタイムチャートである。
【図６】 図１に示した電圧発生回路８．１の構成を示
す回路ブロック図である。
す回路ブロック図である。
【図７】 図６に示した正の高電圧検出回路の構成を示
す回路図である。
す回路図である。
【図８】 図１に示した電圧発生回路８．ｉの構成を示
す回路ブロック図である。
す回路ブロック図である。
【図９】 図８に示した負の高電圧検出回路の構成を示
す回路図である。
す回路図である。
【図１０】 この発明の実施の形態２によるフラッシュ
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
【図１１】 図１０に示した高電圧検出回路の変更例で
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
【図１２】 この発明の実施の形態３によるフラッシュ
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
【図１３】 図１２に示した高電圧検出回路の変更例で
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
【図１４】 この発明の実施の形態４によるフラッシュ
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
【図１５】 この発明の実施の形態５によるフラッシュ
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
メモリの正の高電圧検出回路の要部を示す回路ブロック
図である。
【図１６】 図１５に示した高電圧検出回路の変更例で
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
【図１７】 図１５に示した高電圧検出回路の他の変更
例である正の高電圧検出回路の要部を示す回路ブロック
図である。
例である正の高電圧検出回路の要部を示す回路ブロック
図である。
【図１８】 図１６に示した高電圧検出回路の変更例で
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
【図１９】 図１５に示した高電圧検出回路のさらに他
の変更例である正の高電圧検出回路の要部を示す回路ブ
ロック図である。
の変更例である正の高電圧検出回路の要部を示す回路ブ
ロック図である。
【図２０】 図１９に示した高電圧検出回路の変更例で
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
ある負の高電圧検出回路の要部を示す回路ブロック図で
ある。
【図２１】 この発明の実施の形態６による負の高電圧
検出回路の構成を示す回路ブロック図である。
検出回路の構成を示す回路ブロック図である。
【図２２】 図２１に示した高電圧検出回路の動作を説
明するための回路ブロック図である。
明するための回路ブロック図である。
【図２３】 従来の高電圧検出回路の構成を示す回路図
である。
である。
【図２４】 従来の他の高電圧検出回路の構成を示す回
路ブロック図である。
路ブロック図である。
１ メモリアレイ、１ａ ウェル、２ Ｘデコーダ、３
Ｙデコーダ、４ ＳＧ・ＳＬデコーダ、５ 書込・読
出回路、６ 入力バッファ、７ 出力バッファ、８ 電
圧発生回路、９ 分配器、１０，１１２ 制御回路、１
１ｓ ソース、１１ｄ ドレイン、１２ 浮遊ゲート、
１３ 制御ゲート、１５，３０ ＡＮＤゲート、１６，
３１ チャージポンプ回路、１７，３２ 高電圧検出回
路、１８，３３ 基準電圧発生回路、２０ 演算増幅
器、２１，２２，１０１，１０２抵抗素子、２３，２
４，５１，５２，６１，６４，６５，６６，１０４，１
０５，１１１ ＰチャネルＭＯＳトランジスタ、２５，
２６，３５，５３〜５５，６２，６３，６７〜７２，１
０６，１０７ ＮチャネルＭＯＳトランジスタ、２７，
１０３ コンパレータ、２８，４０，４１，１０８ イ
ンバータ、３６，１１０ 可変抵抗回路、６０ トラン
スファゲート。
Ｙデコーダ、４ ＳＧ・ＳＬデコーダ、５ 書込・読
出回路、６ 入力バッファ、７ 出力バッファ、８ 電
圧発生回路、９ 分配器、１０，１１２ 制御回路、１
１ｓ ソース、１１ｄ ドレイン、１２ 浮遊ゲート、
１３ 制御ゲート、１５，３０ ＡＮＤゲート、１６，
３１ チャージポンプ回路、１７，３２ 高電圧検出回
路、１８，３３ 基準電圧発生回路、２０ 演算増幅
器、２１，２２，１０１，１０２抵抗素子、２３，２
４，５１，５２，６１，６４，６５，６６，１０４，１
０５，１１１ ＰチャネルＭＯＳトランジスタ、２５，
２６，３５，５３〜５５，６２，６３，６７〜７２，１
０６，１０７ ＮチャネルＭＯＳトランジスタ、２７，
１０３ コンパレータ、２８，４０，４１，１０８ イ
ンバータ、３６，１１０ 可変抵抗回路、６０ トラン
スファゲート。
Claims (10)
- 【請求項１】 電位発生回路の出力ノードの電位が予め
定められた目標電位に到達したかどうかを検出するため
の電位検出回路であって、 その一方電極が前記出力ノードに接続され、予め定めら
れた第１の抵抗値を有する第１の抵抗素子、 前記第１の抵抗素子の他方電極と第１の基準電位のライ
ンとの間に接続され、 前記第１の抵抗素子に予め定められた電流を流すための
定電流回路、および前記予め定められた第１の抵抗値と
前記予め定められた電流とを乗算して得られる電圧分だ
け前記目標電位を前記第１の基準電位側にレベルシフト
させた第２の基準電位と前記第１の抵抗素子の他方電極
の電位とを比較し、比較結果に応じた信号を出力する比
較手段を備える、電位検出回路。 - 【請求項２】 前記定電流回路の前記予め定められた電
流は変更可能となっている、請求項１に記載の電位検出
回路。 - 【請求項３】 前記定電流回路は、 その第１の電極が第１の電源電位のラインに接続された
第１のトランジスタ、 前記第１のトランジスタの第２の電極と第２の電源電位
のラインとの間に接続され、予め定められた第２の抵抗
値を有する第２の抵抗素子、 前記第１のトランジスタの第２の電極の電位が予め定め
られた第３の基準電位に一致するように前記第１のトラ
ンジスタの入力電圧を制御する制御回路、および前記第
１の抵抗素子の他方電極と前記第１の基準電位のライン
との間に接続され、前記第１のトランジスタに流れる電
流に応じた電流を流す第２のトランジスタを含む、請求
項１に記載の電位検出回路。 - 【請求項４】 前記第２の抵抗素子の前記予め定められ
た第２の抵抗値は変更可能となっている、請求項３に記
載の電位検出回路。 - 【請求項５】 前記第１および第２のトランジスタの電
流比は変更可能となっている、請求項３または請求項４
に記載の電位検出回路。 - 【請求項６】 前記第１の抵抗素子の前記予め定められ
た第１の抵抗値は変更可能となっている、請求項１から
請求項５のいずれかに記載の電位検出回路。 - 【請求項７】 前記第１の抵抗素子は、直列接続された
複数の第３の抵抗素子に分割され、 前記第２のトランジスタは、各第３の抵抗素子に対応し
て設けられ、その第１の電極が対応の第３の抵抗素子の
前記定電流回路側の電極に接続され、 さらに、複数の前記第２のトランジスタのうちのいずれ
かの第２のトランジスタを選択する選択手段、および前
記選択手段によって選択された第２のトランジスタの第
２の電極を前記第１の基準電位のラインに接続する接続
手段を備える、請求項３から請求項５のいずれかに記載
の電位検出回路。 - 【請求項８】 さらに、前記選択手段によって選択され
なかった第２のトランジスタに予め定められた入力電圧
を与えて非導通にさせる電圧印加手段を備える、請求項
７に記載の電位検出回路。 - 【請求項９】 前記電位発生回路は、チャージポンプ回
路である、請求項１から請求項８のいずれかに記載の電
位検出回路。 - 【請求項１０】 前記電位発生回路および前記電位検出
回路は、半導体記憶装置に設けられている、請求項１か
ら請求項９のいずれかに記載の電位検出回路。
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