KR101094401B1 - 반도체 집적회로의 내부전압 발생기 - Google Patents

반도체 집적회로의 내부전압 발생기 Download PDF

Info

Publication number
KR101094401B1
KR101094401B1 KR1020100029587A KR20100029587A KR101094401B1 KR 101094401 B1 KR101094401 B1 KR 101094401B1 KR 1020100029587 A KR1020100029587 A KR 1020100029587A KR 20100029587 A KR20100029587 A KR 20100029587A KR 101094401 B1 KR101094401 B1 KR 101094401B1
Authority
KR
South Korea
Prior art keywords
voltage
unit
terminal
internal
voltage terminal
Prior art date
Application number
KR1020100029587A
Other languages
English (en)
Other versions
KR20110109733A (ko
Inventor
정호돈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100029587A priority Critical patent/KR101094401B1/ko
Priority to US12/833,738 priority patent/US20110241769A1/en
Publication of KR20110109733A publication Critical patent/KR20110109733A/ko
Application granted granted Critical
Publication of KR101094401B1 publication Critical patent/KR101094401B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

주변회로가 인에이블될 때 상승되는 접지전압(VSS)의 전압 레벨을 보상하기 위한 반도체 집적회로의 코어전압 발생기에 관한 것으로, 기준전압과 피드백 전압을 비교하기 위한 비교부와, 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부와, 내부전압단과 접지전압단 사이에 접속되어 내부전압단의 전압을 분배하여 피드백 전압으로서 출력하되, 제어신호에 응답하여 분배비를 조절하는 분배부를 구비하는 반도체 집적회로의 코어전압 발생기를 제공한다.

Description

반도체 집적회로의 내부전압 발생기{INTERNAL VOLTAGE GENERATOR FOR SEMICONDUCTOR INTERGRATED CIRCUIT}
본 발명의 반도체 설계 기술에 관한 것으로, 특히 반도체 집적회로의 내부전압 발생기에 관한 것이다.
일반적으로 반도체 집적회로가 고속화, 저전력화, 공정기술 미세화되는 추세에 있으며, 동작 전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 집적회로는 외부로부터 공급되는 전원전압을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 내부에 구비하여 각종 내부회로의 동작에 필요한 내부전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 일정하게 유지하는 것이다.
가장 대표적인 내부전압은 메모리 셀이 구비된 코어(core) 영역에서 사용되는 코어전압(VCORE)으로, 이하에서는 코어전압(VCORE)를 생성하기 위한 코어전압 발생기와, 코어전압 발생기에서 생성된 코어전압(VCORE)을 소오스 전압으로 이용하는 쓰기(write) 드라이버를 예로 들어 설명한다.
도 1에는 반도체 집적회로의 일부 구성이 블록 구성도로 도시되어 있다.
도 1을 참조하면, 기준전압(VREFC)을 기준으로 코어전압(VCORE)을 생성하기 위한 코어전압 발생기(100)와, 쓰기 인에이블 신호(BWEN)에 응답하여 코어전압 발생기(100)에서 생성된 코어전압(VCORE)을 소오스 전압으로 이용하는 다수의 쓰기(Write) 드라이버(200)가 구비된다.
도 2에는 도 1의 코어전압 발생기(100)가 내부 회로도로 도시되어 있다.
도 2를 참조하면, 코어전압 발생기(100)에는 기준전압(VREFC)과 피드백된 하프 코어전압(VHALFCORE)을 비교하기 위한 비교부(110)와, 비교부(110)의 출력신호에 응답하여 코어전압(VCORE)단을 전원전압(VDD)으로 구동하기 위한 구동부(120)와, 코어전압(VCORE)단과 접지전압(VSS)단 사이에 구성되어 코어전압(VCORE)을 예정된 분배비로 분배하고 그 분배전압인 하프 코어전압(VHALFCORE)을 비교부(110)로 피드백하기 위한 분배부(130)가 구비된다.
비교부(110)는 전류 미러형(Current Mirror) 차동증폭기로 구성된다.
구동부(120)는 비교부(110)의 출력신호를 게이트 입력으로 하며 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스/드레인이 접속되는 PMOS 트랜지스터로 구성된다.
분배부(130)는 코어전압(VCORE)단과 접지전압(VSS)단 사이에 직렬 연결되어 코어전압(VCORE)의 하프 코어전압(VHALFCORE)을 출력하는 분배용 다이오드(D1, D2)를 구비한다. 여기서, 분배부(130)는 분배소자로 다이오드(D1, D2) 뿐만 아니라, 저항 등을 이용하여 구성할 수도 있다. 이러한 분배소자는 양단의 같은 전압 차를 가지도록 구성되기 때문에, 분배부(130)는 코어전압(VCORE)과 접지전압(VSS)의 중간 전압인 하프 코어전압(VHALFCORE)을 출력하게 된다.
도 3에는 도 1의 쓰기 드라이버(200)가 내부 회로도로 도시되어 있다.
도 3을 참조하면, 쓰기 드라이버(200)에는 글로벌 입출력 라인(GIO, GIOB)에 실린 데이터를 래치하기 위한 래치부(210)와, 래치부(210)에 래치된 데이터를 로컬 입출력 라인(LIO, LIOB)으로 출력하기 위한 출력 구동부(220)가 구비된다. 래치부(210)는 쓰기 인에이블 신호(BWENB)가 활성화되면, 글로벌 입출력 라인(GIO, GIOB)에 실린 데이터 신호에 응답하여 구동제어신호(LAT/LATB, DRV/DRVB)들의 전압 레벨을 결정하여 출력한다. 출력 구동부(220)는 구동제어신호(LAT/LATB, DRV/DRVB)에 응답하여 로컬 입출력 라인(LIO, LIOB)을 각각 코어전압(VCORE)으로 풀업(pull-up) 구동하고 접지전압(VSS)으로 풀다운(pull-down) 구동한다. 그리고 출력 구동부(220)는 프리차지 신호(LIOPCGB)에 응답하여 로컬 입출력 라인(LIO, LIOB)을 하프 코어전압(VBLP)으로 프리차징(precharging)하게 된다. 여기서, 쓰기 인에이블 신호(BWENB)와 프리차지 신호(LIOPCGB)는 유사한 타이밍을 유지하며, 쓰기 인에이블 신호(BWENB)가 활성화될 때 프리차지 신호(LIOPCGB)는 비활성화되고, 쓰기 인에이블 신호(BWENB)가 비활성화될 때 프리차지 신호는 활성화된다.
이하, 상기와 같은 구성을 가지는 반도체 집적회로의 동작을 설명한다.
일단 코어전압 발생기(100)는 외부 전원전압(VDD)을 다운 컨버팅(down converting)하여 코어전압(VCORE)을 일정하게 생성하고, 쓰기 드라이버(200)는 로컬 입출력 라인(LIO, LIOB)을 하프 코어전압(VBLP)으로 프리차징한다. 이는 로컬 입출력 라인(LIO, LIOB)이 활성화되거나 또는 프리차징될 때 코어전압(VCORE) 또는 접지전압(VSS)으로 빠르게 구동시키면서도 전류 소모에 있어서도 유리하게 적용하기 위함이다.
이러한 상태에서 쓰기 인에이블 신호(BWENB)가 활성화되면, 쓰기 드라이버부(200)는 글로벌 입출력 라인(GIO, GIOB)에서 인가된 제1 및 제2 데이터 신호(DT1, DT2)에 응답하여 로컬 입출력 라인(LIO, /LIO)을 풀업/풀다운 구동한다. 이에 따라 해당 메모리 셀에는 데이터가 저장된다.
이때, 쓰기 드라이버(200)의 쓰기 동작이 수행됨에 따라 코어전압(VCORE)의 소모량이 커지면서 코어전압 발생기(100)의 코어전압(VCORE)단의 전압 레벨이 떨어지게 된다. 이에 따라 코어전압 발생기(100)는 코어전압(VCORE)단을 코어전압(VCORE)으로 일정하게 유지하기 위한 동작을 다음과 같이 수행한다. 먼저, 비교부(110)는 분배부(130)로부터 피드백된 하프 코어전압(VHALFCORE)이 기준전압(VREFC)보다 떨어짐을 감지한다. 그리고 구동부(120)는 비교부(110)의 출력신호, 즉 '논리 로우' 레벨의 출력신호에 응답하여 전원전압(VDD)으로 코어전압(VCORE)단을 구동한다. 그러면, 코어전압(VCORE)단의 전압 레벨이 상승하게 되고, 이에 따라 분배부(130)에서 출력되는 하프 코어전압(VHALFCORE) 또한 상승하게 된다. 이후 비교부(110)의 비교결과 하프 코어전압(VHALFCORE)이 기준전압(VREFC)과 동일해지면, 구동부(120)는 비교부(110)의 출력신호에 응답하여 디스에이블된다. 이와 같은 일련의 동작에 따라 코어전압(VCORE)단의 전압 레벨은 일정하게 유지될 수 있게 된다.
그러나, 종래의 반도체 집적회로의 코어전압 발생기에는 다음과 같은 문제점이 있다.
쓰기 드라이버(200)가 동작할 때 사용되는 동작전류와 접지전압(VSS)의 전원라인의 자체 저항값으로 인해 접지전압(VSS)의 전압 레벨에 변동이 생기게 된다. 다시 말해, 쓰기 드라이버(200)의 동작전류가 증가할수록 또는 코어전압 발생기(100)와 접지전압(VSS)용 패드와의 거리가 멀어질수록 증가하는 저항값에 비례하여 접지전압(VSS)의 전압 레벨이 상승하게 된다. 이러한 경우, 코어전압 발생기(100)의 코어전압(VCORE)단의 전압 레벨도 영향을 받게 된다. 구체적으로 설명하면, 분배부(130)는 코어전압(VCORE)과 접지전압(VSS) 사이에 걸린 전압을 예정된 분배비로 분배하여 하프 코어전압(VHALFCORE)으로서 출력하게 되는데, 이때 접지전압(VSS)의 전압 레벨이 상승하면, 그에 대응하여 분배부(130)에서 출력되는 하프 코어전압(VHALFCORE)의 전압 레벨 역시 상승하게 된다. 그러면, 비교부(110)의 출력신호에도 영향을 미치게 되고, 이에 구동부(120)의 동작에도 영향을 주게 되어, 결국 코어전압(VCORE)단의 전압 레벨은 정상치와 다르게 유지되게 된다.
도 4a에는 저 주파수(Low Frequency) 환경에서 쓰기 동작시 코어전압(VCORE)과 접지전압(VSS)의 전압 레벨을 보여주는 예시도가 도시되어 있고, 도 4b에는 고 주파수(High Frequency) 환경에서 쓰기 동작시 코어전압(VCORE)과 접지전압(VSS)의 전압 레벨을 보여주는 예시도가 도시되어 있다.
이들 도면에 도시된 바와 같이, 접지전압(VSS)의 전압 레벨이 상승한 만큼 코어전압(VCORE)의 전압 레벨이 낮아짐을 알 수 있다. 즉, 저 주파수 환경에서는 접지전압(VSS)의 전압 레벨이 '0.03V'로 상승하고, 이로 인해 코어전압(VCORE)의 전압 레벨이 '1.27V'로 낮게 타겟된다. 또 고 주파수 환경에서는 접지전압(VSS)의 전압 레벨이 '0.07V'로 상승하고, 이로 인해 코어전압(VCORE)의 전압 레벨이 '1.23V'로 낮게 타겟된다. 이때, 저 주파수 환경에서보다 고 주파수 환경에서 접지전압(VSS)의 전압 레벨이 더 상승하고, 이로 인해 코어전압(VCORE)의 전압 레벨이 더 낮게 타겟됨을 알 수 있다. 이는 고주파수 환경에서와 같이 동작 속도가 빨라지면, 동작 전류는 커지게 되며 이에 따라 접지전압(VSS)의 전압 레벨이 더욱 상승하게 되는 것이다.
상기와 같이 접지전압(VSS)의 전압 레벨이 상승함에 따라 코어전압(VCORE)이 상위 전압(Vih) - 반도체 집적회로에서 '논리 하이'로 인식하는 기준 전압 레벨 - 미만으로 타겟되는 경우에는 쓰기 동작시 오동작이 유발되는 문제점이 있다.
본 발명은 쓰기 동작시 상승된 접지전압(VSS)의 전압 레벨을 보상하여 코어전압(VCORE)단의 전압 레벨을 기 설정된 타겟레벨로 유지하기 위한 반도체 집적회로의 내부전압 발생기를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 기준전압과 피드백 전압을 비교하기 위한 비교부와, 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부와, 내부전압단과 접지전압단 사이에 접속되어 내부전압단의 전압을 분배하여 피드백 전압으로서 출력하되, 제어신호에 응답하여 분배비를 조절하는 분배부를 구비한다.
본 발명의 다른 측면에 따르면, 본 발명은 기준전압과 피드백 전압을 비교하기 위한 비교부와, 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부와, 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 피드백 전압으로서 출력하기 위한 분배부와, 제어신호에 응답하여 상기 분배부의 분배비를 제2 분배비로 변경하기 위한 분배비 조절부를 구비한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 기준전압과 피드백 전압을 비교하기 위한 비교부와, 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부와, 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 피드백 전압으로서 출력하기 위한 제1 및 제2 저항부와, 제1 저항부에 예정된 저항값을 추가하기 위한 보조 저항부와, 제어신호에 응답하여 보조 저항부를 선택적으로 바이패스 시키기 위한 바이패스부를 구비한다.
본 발명은 쓰기 동작시 접지전압(VSS)의 전압 레벨이 상승함으로 인해 코어전압(VCORE)의 전압 레벨이 잘못 타켓되는 경우를 방지하는 효과가 있다. 특히, 고 주파수 환경에서 그 효과는 더욱 탁월해지며, 그로 인해 반도체 집적회로의 동작 신뢰도 및 안정성이 향상되고, 더 나아가 동종 제품에서 가격 경쟁력이 향상되는 효과를 기대할 수 있다.
도 1은 반도체 집적회로의 일부 구성도.
도 2는 도 1의 코어전압 발생기의 내부 회로도.
도 3은 도 1의 쓰기 드라이버의 내부 회로도.
도 4a 및 도 4b는 쓰기 동작시 변동된 접지전압과 코어전압을 설명하기 위한 타이밍도.
도 5는 본 발명의 실시예에 의한 반도체 집적회로의 코어전압 발생기의 블록 구성도.
도 6은 도 5의 코어전압 발생기의 내부 회로도.
도 7은 쓰기 동작시 접지전압(VSS)과 코어전압(VCORE)을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 코어전압(VCORE)을 생성하는 코어전압 발생기를 예로 들어 설명한다. 그리고 반도체 집적회로에서 쓰기 동작이 수행됨에 따라 코어전압(VCORE)이 소싱되는 것을 예로 들어 설명한다.
도 5에는 본 발명의 실시예에 의한 반도체 집적회로의 코어전압 발생기가 블록 구성도로 도시되어 있고, 도 6에는 도 5의 코어전압 발생기의 내부 회로도가 도시되어 있다.
도 5 및 도 6을 함께 참조하면, 코어전압 발생기(300)에는 기준전압(VREFC)과 피드백 전압(VHALFCORE)을 비교하기 위한 비교부(310)와, 비교부(310)의 출력신호에 응답하여 코어전압(VCORE)단을 풀업 구동하기 위한 풀업 구동부(320)와, 코어전압(VCORE)단과 접지전압(VSS)단 사이에 접속되어 코어전압(VCORE)단의 전압을 분배한 분배전압(VHALFCORE)을 피드백 전압으로서 출력하되, 제어신호(WEN)에 응답하여 분배비를 조절하기 위한 피드백부(330)가 구비된다. 여기서, 제어신호(WEN)는 도 2의 쓰기 인에이블 신호(BWENB)에서 파생된 신호로, 쓰기 인에이블 신호(BWENB)와 유사한 타이밍을 가지며 서로 반전된 신호이다(도 3 참조).
비교부(310)는 전류 미러형(Current Mirror) 차동증폭기로 구성된다.
풀업 구동부(320)는 비교부(310)의 출력신호를 게이트 입력으로 하며 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스/드레인이 접속되는 PMOS 트랜지스터로 구성된다.
피드백부(330)에는 코어전압(VCORE)단과 접지전압(VSS)단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 분배전압(VHALFCORE)을 비교부(310)로 출력하기 위한 분배부(332)와, 제어신호(WEN)에 응답하여 분배부(332)의 분배비를 제2 분배비로 변경하기 위한 분배비 조절부(334)가 구비된다. 분배부(332)는 코어전압(VCORE)단과 접지전압(VSS)단 사이에 직렬 연결되어 코어전압(VCORE)의 분배전압(VHALFCORE)을 하프 코어전압으로서 출력하는 제1 및 제2 다이오드(D3, D4)를 구비한다. 그리고 분배비 조절부(334)는 제1 다이오드(D3)에 예정된 저항값을 추가하기 위한 보조 저항부(R1)와, 제어신호(WEN)에 응답하여 보조 저항부(R1)를 선택적으로 바이패스 시키기 위한 바이패스부(P3)를 포함한다. 바이패스부(P3)는 제어신호(WEN)를 게이트 입력으로 하며 코어전압(VCORE)단과 분배부(332)의 입력단 사이에 소오스/드레인이 접속되는 PMOS 트랜지스터로 구성된다. 여기서, 분배부(330)는 제1 및 제2 다이오드(D3, D4)로 구성되고, 보조 저항부(R1)는 저항으로 구성되고 있는 것으로 도시하고 있지만, 이에 한정되는 것은 아니고, 저항값을 조절할 수 있는 분배소자라면 상관없이 구성할 수 있다. 이러한 분배소자들은 코어전압(VCORE)단과 접지전압(VSS)단 사이에 같은 전압 차를 가지도록 구성되어야 하기 때문에, 접지전압(VSS)의 전압 레벨에 변동이 발생하지 않는 노말 모드에서는 보조 저항부(R1)가 바이패스되도록 구성하여 제1 분배비가 반영되게 하고, 접지전압(VSS)의 전압 레벨에 변동이 발생하는 동작 모드에서는 보조 저항부(R1)가 제1 다이오드(D3)와 함께 저항값을 증가시키도록 구성하여 제2 분배비가 반영되게 한다. 따라서, 피드백부(330)는 노말 모드 및 동작 모드에서 코어전압(VCORE)과 접지전압(VSS)의 중간 전압인 하프 코어전압(VHALFCORE)을 항상 일정하게 출력하게 된다.
이하, 상기와 같은 구성을 가지는 본 발명에 의한 반도체 집적회로의 코어전압 발생기의 동작을 설명한다.
본 발명의 실시예에서는 노말 모드와 동작 모드로 구분하여 설명하기로 하고, 동작 모드는 쓰기 동작 모드를 예로 들어 설명하기로 한다.
먼저, 노말 모드를 설명한다.
노말 모드에서는 쓰기 인에이블 신호(BWENB)가 비활성화 상태이기 때문에, 제어신호(WEN)가 활성화된 상태로 피드백부(330)에 인가된다.
그러면, 피드백부(330)는 코어전압(VCORE)단의 전압의 절반에 해당하는 하프 코어전압(VHALFCORE)을 비교부(310)에 인가한다. 구체적으로 설명하면, 바이패스부(P3)는 활성화된 제어신호(WEN)에 응답하여 턴 온됨에 따라 보조 저항부(R1)를 바이패스 시킨다. 이에 따라 분배부(332)는 제1 및 제2 다이오드(D3, D4)에 의한 제1 분배비로 코어전압(VCORE)단과 접지전압(VSS)단 사이에 전압을 분배하고, 그 분배된 하프 코어전압(VHALFCORE)을 분배전압으로써 비교부(310)로 인가한다.
비교부(310)는 피드백부(330)에서 인가된 하프 코어전압(VHALFCORE)과 기준전압(VREFC)을 비교하고, 풀업 구동부(320)는 비교부(310)의 출력신호에 따라 동작 여부가 결정된다. 만약, 비교부(310)의 비교 결과 하프 코어전압(VHALFCORE)이 기준전압(VREFC)보다 낮으면, 풀업 구동부(320)는 인에이블되어 코어전압(VCORE)단을 전원전압(VDD)으로 구동하게 된다.
이러한 경우, 코어전압(VCORE)단의 전압 레벨이 상승하게 되고, 이에 따라 피드백부(330)에서 인가되는 하프 코어전압(VHALFCORE)의 전압 레벨도 상승하게 된다. 이후 하프 코어전압(VHALFCORE)의 전압 레벨이 기준전압(VREFC)의 전압 레벨에 도달하면, 비교부(310)는 이를 감지하고 풀업 구동부(320)를 디스에이블 시킨다. 따라서, 코어전압(VCORE)단은 기 설정된 전압 레벨을 유지하게 된다.
다음, 쓰기 동작 모드를 설명한다. 이때, 도 3을 함께 참조하여 설명한다.
우선, 쓰기 인에이블 신호(BWENB)가 활성화되고, 래치부(210)는 글로벌 입출력 라인(GIO, GIOB)에 실린 데이터 신호에 응답하여 구동제어신호(LAT/LATB, DRV/DRVB)들의 전압 레벨을 결정하여 출력한다. 그러면, 출력 구동부(220)는 구동제어신호(LAT/LATB, DRV/DRVB)에 응답하여 로컬 입출력 라인(LIO, LIOB)을 각각 코어전압(VCORE)으로 풀업(pull-up) 구동하고 접지전압(VSS)으로 풀다운(pull-down) 구동한다.
쓰기 드라이버(200)가 인에이블됨에 따라 코어전압 발생기(300)에서 생성된 코어전압(VCORE)이 소싱되면서, 코어전압 발생기(300)의 코어전압(VCORE)단의 전압 레벨이 떨어지게 된다. 이에 따라 코어전압 발생기(300)는 코어전압(VCORE)단을 기 설정된 전압 레벨로 유지하기 위해 다음과 같은 일련의 동작을 수행한다.
일단, 피드백부(330)는 쓰기 인에이블 신호(BWENB)가 활성화됨에 따라 비활성화된 제어신호(WEN)를 인가받는다. 그리고 피드백부(330)는 코어전압(VCORE)단과 접지전압(VSS)단 사이에 걸린 전압을 제2 분배비로 분배하여 하프 코어전압(VHALFCORE)을 분배전압으로서 비교부(310)로 피드백한다. 이를 더 구체적으로 설명하면, 쓰기 동작 모드가 실시됨에 따라 비활성화된 제어신호(WEN)에 응답하여 바이패스부(334)가 턴 오프된다. 그러면, 보조 저항부(R1)와 분배부(332)의 제1 다이오드(D3)가 직렬 연결되면서, 분배부(332)의 양단에 걸린 저항값이 달라지게 되고, 결과적으로 노말 모드와는 다른 분배비로서 제2 분배비가 반영되게 된다. 상기와 같이 분배비를 조절하는 이유는, 쓰기 동작 모드가 실시될 때 쓰기 드라이버(200)에서 많은 동작 전류가 소모됨에 따라 쓰기 드라이버(200)가 이용하는 접지전압(VSS)은 소정의 전압 레벨(사용전류×전원라인의 저항)만큼 상승하게 된다. 특히, 접지전압(VSS)의 전압 레벨은 동작 전류 소모가 큰 고주파수 환경에서 더 크게 상승하게 된다. 따라서 전압 레벨이 상승된 접지전압(VSS)은 코어전압 발생기(300)에도 그대로 적용되기 때문에, 이를 보상하기 위해 제2 분배비로 조절하는 것이다.
이어서, 비교부(310)는 피드백부(330)에서 출력된 분배전압(VHALFCORE)과 기준전압(VREFC)을 비교하고, 그 비교결과에 대응하는 출력신호를 풀업 구동부(320)로 출력한다. 이때 비교부(310)는 분배전압(VHALFCORE)이 기준전압(VREFC)보다 낮음을 감지하고 '논리 로우' 레벨의 출력신호를 풀업 구동부(320)로 출력한다.
이에 따라 풀업 구동부(320)는 턴 온 되어 코어전압(VCORE)단을 전원전압(VDD)으로 구동한다. 그러면, 코어전압(VCORE)단의 전압 레벨이 상승하게 되고, 이에 따라 분배부(332)에서 출력되는 분배전압(VHALFCORE) 또한 상승하게 된다.
이후 비교부(310)의 비교결과 분배전압(VHALFCORE)이 기준전압(VREFC)과 동일해지면, 구동부(320)는 비교부(310)의 출력신호에 응답하여 디스에이블된다.
이와 같은 일련의 동작에 따라 코어전압(VCORE)단의 전압 레벨은 노말 모드 및 쓰기 동작 모드에 상관없이 일정하게 유지될 수 있게 된다. 도 7에 도시된 바와 같이, 실제적으로 접지전압(VSS)은 쓰기 드라이버(200)가 인에이블됨에 따라 그 전압 레벨이 '0.07V'로 상승하였지만, 분배비 조절부(334)에 의해 상승된 접지전압(VSS)의 전압 레벨이 보상됨으로써 노말 모드에서 쓰기 동작 모드로 전환되더라도 코어전압(VCORE)단의 전압 레벨을 '1.27V'로 일정하게 타겟할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 쓰기 드라이버(200)가 인에이블되어 접지전압(VSS)의 전압 레벨이 상승되더라도 코어전압(VCORE)단의 전압 레벨을 항상 일정하게 타겟함으로써, 쓰기 동작 수행시 오동작을 방지할 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에 도시된 내부전압 발생기는 쓰기 드라이버에 공급되는 전압을 생성하는 것으로 설명하였으나, 이에 한정되는 것은 아니고, 지연 동기 루프(Delay Locked Loop:DLL), 위상 동기 루프(Phase Locked Loop:PLL) 등과 같이 동작전류가 많이 소모되는 주변회로에도 본 발명이 적용될 수 있다.
300 : 코어전압 발생기 310 : 비교부
320 : 풀업 구동부 330 : 피드백부
332 : 분배부 D1, D2 : 제1 및 제2 다이오드
334 : 분배비 조절부 R1 : 보조 저항부
P3 : 바이패스부

Claims (10)

  1. 기준전압과 피드백 전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부; 및
    상기 내부전압단과 접지전압단 사이에 접속되어 상기 내부전압단의 전압을 예정된 분배비에 따라 분배하여 상기 피드백 전압으로서 출력하며, 상기 접지전압단의 전압 레벨이 변동되는 동작 모드에 대응하여 활성화되는 제어신호에 응답하여 상기 분배비를 조절하는 분배부
    를 구비하는 반도체 집적회로의 내부전압 발생기.
  2. 제1항에 있어서,
    상기 제어신호는 쓰기 인에이블 신호를 포함하는 반도체 집적회로의 내부전압 발생기.
  3. 기준전압과 피드백 전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부;
    상기 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 상기 피드백 전압으로서 출력하기 위한 분배부; 및
    상기 접지전압단의 전압 레벨이 변동되는 동작 모드에 대응하여 활성화되는 제어신호에 응답하여 상기 분배부의 분배비를 제2 분배비로 변경하기 위한 분배비 조절부
    를 구비하는 반도체 집적회로의 내부전압 발생기.
  4. 제3항에 있어서,
    상기 분배부는 노말 모드인 경우 상기 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 상기 피드백 전압으로서 출력하는 반도체 집적회로의 내부전압 발생기.
  5. 제3항 또는 제4항에 있어서,
    상기 분배부는 동작 모드인 경우 상기 내부전압단과 접지전압단 사이에 걸린 전압을 상기 분배비 조절부에 의해 변경된 제2 분배비로 분배하여 상기 피드백 전압으로서 출력하는 반도체 집적회로의 내부전압 발생기.
  6. 제3항에 있어서,
    상기 제어신호는 쓰기 인에이블 신호를 포함하는 반도체 집적회로의 내부전압 발생기.
  7. 기준전압과 피드백 전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 내부전압단을 구동하기 위한 구동부; 및
    상기 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 상기 피드백 전압으로서 출력하기 위한 제1 및 제2 저항부;
    상기 제1 저항부에 예정된 저항값을 추가하기 위한 보조 저항부; 및
    상기 접지전압단의 전압 레벨이 변동되는 동작 모드에 대응하여 활성화되는 제어신호에 응답하여 상기 보조 저항부를 선택적으로 바이패스 시키기 위한 바이패스부
    를 구비하는 반도체 집적회로의 내부전압 발생기.
  8. 제7항에 있어서,
    노말 모드에서는 상기 바이패스부가 인에이블되어 제1 및 제2 저항부만이 상기 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제1 분배비로 분배하여 상기 피드백 전압으로서 출력하는 반도체 집적회로의 내부전압 발생기.
  9. 제7항 또는 제8항에 있어서,
    동작 모드에서는 상기 바이패스부가 디스에이블되어 제1 및 제2 저항부 그리고 보조 저항부가 상기 내부전압단과 접지전압단 사이에 걸린 전압을 예정된 제2 분배비로 분배하여 상기 피드백 전압으로서 출력하는 반도체 집적회로의 내부전압 발생기.
  10. 제7항에 있어서,
    상기 제어신호는 쓰기 인에이블 신호를 포함하는 반도체 집적회로의 내부전압 발생기.
KR1020100029587A 2010-03-31 2010-03-31 반도체 집적회로의 내부전압 발생기 KR101094401B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100029587A KR101094401B1 (ko) 2010-03-31 2010-03-31 반도체 집적회로의 내부전압 발생기
US12/833,738 US20110241769A1 (en) 2010-03-31 2010-07-09 Internal voltage generator of semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100029587A KR101094401B1 (ko) 2010-03-31 2010-03-31 반도체 집적회로의 내부전압 발생기

Publications (2)

Publication Number Publication Date
KR20110109733A KR20110109733A (ko) 2011-10-06
KR101094401B1 true KR101094401B1 (ko) 2011-12-15

Family

ID=44708924

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100029587A KR101094401B1 (ko) 2010-03-31 2010-03-31 반도체 집적회로의 내부전압 발생기

Country Status (2)

Country Link
US (1) US20110241769A1 (ko)
KR (1) KR101094401B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9170590B2 (en) 2012-10-31 2015-10-27 Qualcomm Incorporated Method and apparatus for load adaptive LDO bias and compensation
US9122293B2 (en) 2012-10-31 2015-09-01 Qualcomm Incorporated Method and apparatus for LDO and distributed LDO transient response accelerator
US9235225B2 (en) 2012-11-06 2016-01-12 Qualcomm Incorporated Method and apparatus reduced switch-on rate low dropout regulator (LDO) bias and compensation
US8981745B2 (en) 2012-11-18 2015-03-17 Qualcomm Incorporated Method and apparatus for bypass mode low dropout (LDO) regulator
KR20220017661A (ko) * 2020-08-05 2022-02-14 에스케이하이닉스 주식회사 내부 전압 생성 회로와 이를 포함하는 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190101B1 (ko) * 1996-10-18 1999-06-01 윤종용 반도체 장치의 내부 전압 변환 회로
US20040243045A1 (en) * 1997-07-01 2004-12-02 Masini Michael A. Invertible wound dressings and method of making the same
JP2000019200A (ja) * 1998-07-01 2000-01-21 Mitsubishi Electric Corp 電位検出回路
IT1311441B1 (it) * 1999-11-16 2002-03-12 St Microelectronics Srl Generatore di tensione programmabile, in particolare per laprogrammazione di celle di memoria non volatili di tipo multilivello.
KR100675273B1 (ko) * 2001-05-17 2007-01-26 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로
US6653891B1 (en) * 2002-07-09 2003-11-25 Intel Corporation Voltage regulation
JP3863508B2 (ja) * 2003-07-03 2006-12-27 Ｎｅｃエレクトロニクス株式会社 電源電圧検出回路及び半導体集積回路装置
TWI227961B (en) * 2003-11-18 2005-02-11 Airoha Tech Corp Voltage supplying apparatus

Also Published As

Publication number Publication date
US20110241769A1 (en) 2011-10-06
KR20110109733A (ko) 2011-10-06

Similar Documents

Publication Publication Date Title
US5748542A (en) Circuit and method for providing a substantially constant time delay over a range of supply voltages
US7579821B2 (en) Voltage generator
US20090257289A1 (en) Internal voltage generator and semiconductor memory device including the same
KR101094401B1 (ko) 반도체 집적회로의 내부전압 발생기
US7362167B2 (en) Voltage generator
KR100798797B1 (ko) 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법
KR100904423B1 (ko) 반도체 메모리 소자
US20070247931A1 (en) Internal voltage generator for a semiconductor memory apparatus
US7755410B2 (en) Semiconductor integrated circuit capable of overcoming clock signal jitter
US8248882B2 (en) Power-up signal generator for use in semiconductor device
US8649232B2 (en) Internal voltage generation circuit and semiconductor integrated circuit
KR20070038622A (ko) 메모리 장치
KR100889312B1 (ko) 반도체 소자의 문턱전압 검출부 및 검출방법, 이를 이용한내부전압 생성회로
US20080203987A1 (en) Reference voltage generator having improved setup voltage characteristics and method of controlling the same
KR101045069B1 (ko) 반도체 집적회로
KR100945811B1 (ko) 데이터 출력 회로
KR20070079111A (ko) 반도체 메모리 장치의 기준 전압 생성 회로
US20100033234A1 (en) Internal voltage generation circuit and method thereof
KR20180047209A (ko) 레퍼런스 선택 회로
US20070070726A1 (en) Over-driving circuit in semiconductor memory device
KR20130064990A (ko) 기준전압생성회로 및 이를 이용한 내부전압생성회로
KR100825021B1 (ko) 내부전압 생성기
US7978536B2 (en) Semiconductor memory device and method of operating the same
KR101153793B1 (ko) 내부 전압 발생 장치
KR20130135702A (ko) 반도체 집적회로 및 그의 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee