JP2002032991A - 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置 - Google Patents
第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置Info
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Abstract
基準電圧を生成するための、基準電圧発生器を提供す
る。 【解決手段】 基準電圧源は、接地電位よりもVREF
だけ高い、第1の基準電圧を生成する。第1の負荷素子
は接地ノードに結合され、第1の負荷素子を流れる電流
の大きさによって決定される内部基準信号を生成する。
差動増幅器は、第1および第2の入力の信号間の差によ
って決定される信号を生成する。電流調整スイッチは、
差動増幅器の出力に結合された制御ノードを有し、第1
の負荷素子を流れる電流を決定するよう結合される。第
2の負荷素子は、第1の負荷素子と直列に結合されかつ
電源ノードに結合されており、そのインピーダンスは、
第2の負荷素子が第2の基準電圧を生成するように選択
される。
Description
特定的には、外部電源電圧から内部電源電圧を生成する
電圧発生器回路を有する集積回路に関する。
より優れた機能性を提供すべく、ますます小型化されか
つますます高密度に配された素子で製造されており、ま
た、より高速な集積回路(すなわち、より少ない時間で
特定された機能性を提供する回路)が求められている。
このような傾向に伴って、集積回路に電力を供給する電
源に対しても厳しい要求が生まれている。素子間の間隙
が小さいより小型の素子においては、素子の損傷を防ぐ
ためにかつ、素子間で十分に絶縁されるように、より低
い電源電圧が求められている。
トまたは3.3ボルトといった外部電源電圧(VCC)
に結合されている。ただし他の電圧も使用され得る。オ
ンチップ回路はVCCを使用して、内部回路によって使
用するためのより高い電圧およびより低い電圧を生成す
る。たとえば、ダイナミックランダムアクセスメモリ
(DRAM)回路はしばしば、外部から供給されたVC
Cよりも高い少なくとも1つの内部電圧を必要とする。
DRAM素子は、論理信号を電圧としてキャパシタ上に
記憶する。キャパシタは、読出および書込中にアクセス
トランジスタによってアクセスされる。複数のアクセス
トランジスタのゲートがワード線に結合されている。キ
ャパシタが外部電源電圧レベルで論理信号を記憶してい
る場合、アクセストランジスタをオンにするには、その
アクセストランジスタのゲートを、外部電源電圧よりも
高い少なくとも1つのしきい値電圧の電圧に駆動せねば
ならない。このため、外部から供給される電源電圧より
も高い内部電圧を生成する電圧生成回路の存在が必要と
なる。
集積回路上に電圧シフト回路を設けて、外部から供給さ
れた電圧から内部電圧供給レベル(すなわち集積回路上
で利用可能な電圧電源)を生成するものがある。この一
例として、DRAM内のたとえばワード線に電力供給す
るために、外部から供給された電圧からより高い電圧を
生成するオンチップ回路がある。これを達成する方法の
1つは、チャージポンプと、調整器回路と、フィルタキ
ャパシタとを利用して、外部電源電圧VCCよりも高い
内部供給電圧を生成するものである。このようなより高
い電圧はVCCPと称される。
答してオンおよびオフになる。比較器は、入力を受取っ
て、ポンプされた供給電圧VCCPを基準電圧と比較す
る。VCCPを調整する方法としては、VCCに対する
VCCPの比を比較して、VCCPがVCCにある定数
を乗じたものとなるようにする方法がある。たとえば、
比較器の基準電圧をVCCに設定し、かつ2/3VCC
Pに匹敵するようにすることにより、チャージポンプ比
較器は、VCCPがすべての条件下でVCCの150%
となるように調整する。
が種々の動作条件によって大幅に変化し得ることであ
る。たとえば素子のバーンイン中に、VCCが増大して
機構の故障を加速することがある。VCCのこのような
増加は、VCCPの生成によって倍加され、許容できな
いほど高いVCCPレベルをもたらすおそれがある。こ
のような高いVCCPレベルは、様々な故障モード、な
かでも、信頼性の問題、永久的なしきい値電圧のシフ
ト、および、ゲート酸化物破壊等の問題を引起こしかね
ない。
電圧だけ高い電圧に調整するものである(すなわち、V
CCに一定量を乗じるのではなく、VCCに一定量を加
える)。たとえば、VCCPは、典型的なゲートアクセ
ストランジスタにかかるしきい値電圧降下をVTNとし
て、VCC+VTNに等しく設定することができる。こ
れによれば、高温における上述のような乗算の影響は防
がれるが、VCCPは幾分予測不可能となる。なぜな
ら、ゲートアクセストランジスタのしきい値電圧は、チ
ャネルのドーピング、ゲート酸化物の厚さ、チャネル長
さおよび温度等の多くのパラメータに依存するためであ
る。VTNもまた、ソース−ボディ間のバイアスに依存
する。
期される動作条件の範囲にわたって過度の電圧を生成す
る危険を伴わない、特にチャージポンプ回路内で使用す
るための、基準電圧シフタが求められる。
た量だけ低い基準電圧を生成するための基準電圧発生器
に関する。基準電圧源は、接地電位よりもVREFだけ
大きい、第1の基準電圧を生成する。第1の負荷素子は
接地ノードに結合され、第1の負荷素子内を流れる電流
の大きさによって決定される内部基準信号を生成する。
差動増幅器は、第1および第2の入力上の信号間の差に
よって決定される信号を生成する。電流調整スイッチ
は、差動増幅器の出力に結合された制御ノードを有し、
第1の負荷素子を通じる電流を決定するよう結合され
る。第1の負荷素子に直列に結合されかつ電源ノードに
結合された第2の負荷素子は、該第2の負荷素子が第2
の基準電圧を生成するように選択されたインピーダンス
を有する。
電圧から所望の電圧を生成するための方法に関する。基
準電圧は基準ノード上に生成され、供給電圧は供給ノー
ド上に生成される。基準電圧およびフィードバック信号
が差動的に増幅されて、差動増幅された信号が生成され
る。第1の負荷素子を通じる電流は、フィードバック信
号を生成するよう調整される。この調整された電流は第
2の負荷素子を通じて供給ノードに結合され、差動増幅
された信号によって変調されて、第2の負荷素子にかか
る電圧降下が基準電圧によって決定される。
(またはシステムコモン)よりもわかっている電圧(V
REF)だけ大きい基準電圧を生成するよう、基準電圧
発生器が含まれている。ここで使用される「接地」とい
う語は、アース接地と同じであるかまたは同じでない、
システムコモンの電圧電位を意味する。概して、本発明
は、(実施例においてVREFと示される)利用可能な
基準電圧を使用して、(ここに示す特定的な実施例にお
いてはVCOMPと称される基準電圧等の)1または複
数の他の基準電圧を生成するための、システム、方法お
よび回路に関する。ここで、該1または複数の他の基準
電圧は、電源電圧等の別の電圧よりもVREFだけ小さ
い電圧である。本発明に従えば、生成されたVREFが
供給電圧から実質的に減じられて、第2の基準電圧VC
OMPが生成される。
明されるチャージポンプ調整器回路において有益であ
る。しかし、本発明は、ある基準電圧から別の基準電圧
を生成するための一般用途の手段として、多数の回路に
おいて利用価値が見出される。これは、単一の、信頼可
能な一定出力の基準電圧発生器が、特定の回路において
複数の基準電圧を生成するのに使用されることを可能に
する。
一実施例をブロック図で示す。比較器100は、バンド
ギャップ基準回路(図示せず)等の基準電圧発生器から
基準電圧VREFを受取る。比較器100は、電源電圧
VCCもまた受取る。チャージポンプ回路105はVC
Cで電力供給され、比較器100からのVOUT制御信
号によってオンおよびオフが切換えられて、ポンプされ
た供給電圧VCCPを生成する。特定的な実施例におい
ては、VCCPはVCC+VREFに実質的に等しくな
るように調整される。チャージポンプ回路105は、特
定の用途の必要を満たすようにどのような利用可能な技
術で実現されてもよい。
に結合されてVCOMPと称される制御信号をノード1
06上に生成する、制御ユニット104を含む。信号V
OUTは、比較器103内でVCCをVCOMPと比較
することによって生成される。比較器103の出力(V
OUT)がチャージポンプ回路105を駆動し、チャー
ジポンプ回路105が、ポンプされた供給電圧VCCP
を生成する。このように、チャージポンプ回路105
は、VCCPをVCC+VREFに実質的に等しい大き
さに調整するようにオンおよびオフにされる。チャージ
ポンプは、VCOMPがVCCよりも小さい場合にオン
にされ、VCOMPがVCCよりも大きい場合にオフに
される。
4を実現するのに好適な回路の一実施例を示す。差動増
幅器214は、スイッチ204、205、206、20
7および208を含む。スイッチ204および205は
信号入力として働き、特定の実施例においてはnチャネ
ル電界効果トランジスタ(FET)を含む。スイッチ2
06および207はpチャネルFETとして実現され、
それぞれ、差動増幅器214の左ブランチおよび右ブラ
ンチのための負荷素子として働く。スイッチ206およ
び207は各々、VCC電源から電力を受取るよう結合
された1つの電流保持端末を有する。スイッチ208は
nチャネルFETとして実現され、接地電位に結合され
た電流源として働く。
合される。VREFを生成する基準電圧発生器はチップ
上で既に利用可能であるため、また、図2に示す回路は
VREF信号を最小限にロードするため、回路に最小限
の複雑性を付加するだけで、正確な性能が達成される。
スイッチ204の制御端末はノード217に結合され
て、ここでは「VREF1」と称される信号を受取る。
動作中、VREF1がVREFよりも大きい場合、ノー
ド215上の電圧が増加する。VREF1がVREFよ
りも小さい場合、ノード215上の電圧が低下する。
極に結合される。望ましくは、スイッチ209、スイッ
チ210およびスイッチ211は、直列結合されたpチ
ャネル電界効果トランジスタとして実現される。スイッ
チ210および211は、たとえば、それらのチャネル
長および幅を従来の方法で合致させることによって、同
じドレイン−ソース間のオン電圧を有するように調和さ
れる。スイッチ209は、ノード215上の信号に応答
して直列結合されたスイッチ209〜211における電
流の量を制御する。
号は、ノード217上の電圧がVREFに実質的に等し
くなるようなレベルに駆動される。トランジスタ211
を通じるドレイン−ソース電流がトランジスタ210を
通じるドレイン−ソース電流と同じであるため、また、
トランジスタ210および211が同じサイズにされて
いるため、トランジスタ211にかかるオン電圧の降下
は、トランジスタ210にかかるオン電圧降下とほぼ等
しくなる。
(たとえば高い負荷条件で)VCCまたはVCCPが迅
速にレベル変化するときにより高速な応答を提供するた
めに、キャパシタ212および213が付加されてい
る。キャパシタ212は、nチャネルMOSトランジス
タとして有利に実現され、そのソースおよびドレイン端
末はVSS(または接地)に結合され、そのゲート端末
はノード217に結合される。同様に、キャパシタ21
3は望ましくは、pチャネルMOSトランジスタとして
実現され、そのソースおよびドレイン端末はVCCPに
結合され、そのゲート端末はVCOMP生成ノードに結
合される。同様の実現例を提供するように、他の利用可
能なキャパシタ実現例が使用されてもよい。
動作波形のコンピュータシミュレーションから導出され
た波形図を示す。図3において、水平軸は時間を表わ
し、縦軸は信号の大きさをボルトで表わす。当初、VC
Cはおよそ3.0ボルトであり、VREFはおよそ1.
4ボルトである。VCCPは、VCC+VREF、すな
わち、およそ4.4ボルトである。上述のように、安定
な状態においては、VCOMPはVCCに等しく、チャ
ージポンプユニット105(図1に示す)は活性化され
ない。
は3.6Vに上昇する。VCOMPがVCCよりも小さ
い時間期間中は、チャージポンプユニット105が活性
化されて、(ある遅延の後に)VCCPを上昇させる。
これは、図3においては3.0で示される時間前後で示
される。VCCPが上昇すると、VCOMPもまた上昇
する。VCCPが約5.0ボルトに上昇するとき、VC
OMPはVCCに達し、チャージポンプユニット105
が非活性化される。図3における時間4.0の後、VC
OMP=VCCである安定状態条件が構築され、VCC
Pは、VCC+VREFに実質的に等しい大きさに調整
される。
つ図示したが、この開示は例示の目的のためのみのもの
であって、複数部分を組合せおよび配列することで前掲
の特許請求の範囲および精神から離れることなく多くの
変更が可能であることが、当業者には理解されるであろ
う。
ブロック図で示す図である。
ある。
図である。
ポンプ回路、204,205,206,207,20
8,209,210,211 スイッチ、212,21
3 キャパシタ、214 差動増幅器。
Claims (14)
- 【請求項1】 第1の電源電圧から第2の電源電圧を生
成する装置であって、該第2の電源電圧は該第1の電源
電圧よりも大きく、該装置は、 接地電位をその上に有する接地ノードと、 該第1の電源電圧をその上に有する第1の電源ノード
と、 該第2の電源電圧をその上に有する第2の電源ノード
と、 該接地電位よりもVREFだけ大きい第1の基準電圧を
生成する第1の基準電圧発生器と、 該第1の基準電圧を使用して該第2の電源電圧電位より
もVREFだけ小さい第2の基準電圧を生成する第2の
基準電圧発生器と、を含む、装置。 - 【請求項2】 該第2の基準電圧に結合された非反転入
力、該第2の電源ノードに結合された反転入力、および
制御信号を生成する出力を有する比較器と、 該第1の電源ノードに結合され、該制御信号に応答して
該第2の電源電圧を生成するチャージポンプ回路と、を
さらに含む、請求項1に記載の装置。 - 【請求項3】 該第2の基準電圧は、安定な状態で該第
1の電源電圧に実質的に等しい、請求項1に記載の装
置。 - 【請求項4】 該第2の基準電圧発生器は、 該基準電圧発生器に結合された反転入力ノード、非反転
入力ノード、および出力ノードを有する差動増幅器と、 電流調整スイッチを含む出力段とをさらに含み、該電流
調整スイッチは、該第2の基準電圧を生成する第1のノ
ード、該差動増幅器の非反転出力に結合された第2のノ
ード、および該差動増幅器の出力ノードに動作的に結合
された制御ノードを有する、請求項1に記載の装置。 - 【請求項5】 該出力段は、 該第2の電源ノードと該電流調整スイッチの該第1のノ
ードとの間に結合された第1の負荷素子と、 該接地ノードと該電流調整スイッチの該第2のノードと
の間に結合された第2の負荷素子と、をさらに含む、請
求項4に記載の装置。 - 【請求項6】 制御素子は、該第1の負荷素子に結合さ
れたソースおよび該第2の負荷素子に結合されたドレイ
ンを有するpチャネル電界効果トランジスタを含む、請
求項5に記載の装置。 - 【請求項7】 該第1および第2の負荷素子はインピー
ダンスが調和された素子を含む、請求項5に記載の装
置。 - 【請求項8】 電源電圧よりも予め選択された量だけ低
い基準電圧を生成するための基準電圧発生器であって、
該基準電圧発生器は、 接地電位をその上に有する接地ノードと、 該電源電圧をその上に有する電源ノードと、 該接地電位よりもVREFだけ大きい第1の基準電圧を
生成する基準電圧ソースと、 該接地ノードに結合されて内部基準信号を生成する第1
の負荷素子と、を含み、該内部基準信号は該第1の負荷
素子を流れる電流の大きさによって決定され、さらに、 該第1の基準電圧に結合された第1の入力、該内部基準
信号に結合された第2の入力、および該第1および第2
の入力における信号間の差によって決定される信号を生
成する出力を有する差動増幅器と、 該差動増幅器の出力に結合された制御ノードを有し、該
第1の負荷素子を通じる電流を決定するよう結合された
電流調整スイッチと、 該第1の負荷素子と直列に結合されかつ該電源ノードに
結合された第2の負荷素子と、を含み、該第2の負荷素
子は、該第2の負荷素子が該第2の基準電圧を生成する
ように選択されたインピーダンスを有し、該第2の基準
電圧は該電源電位よりも予め選択された量だけ低い、基
準電圧発生器。 - 【請求項9】 該第1および第2の負荷素子はインピー
ダンスが調和されている、請求項8に記載の電圧シフト
回路。 - 【請求項10】 該第1および第2の負荷素子は、調和
された電界効果トランジスタを含む、請求項8に記載の
電圧シフト回路。 - 【請求項11】 供給された電圧から所望の電圧を生成
するための方法であって、該方法は、 基準電圧を基準ノード上に提供するステップと、 供給電圧を供給ノード上に提供するステップと、 該基準電圧をフィードバック信号で差動的に増幅して、
差動増幅された信号を生成するステップと、 該フィードバック信号を生成するよう、第1の負荷素子
を通じる電流を調整するステップと、 該調整された電流を第2の負荷素子を通じて該供給ノー
ドに結合するステップと、 該差動増幅された信号を使用して該第1および第2の負
荷素子を通じる電流を変調し、それにより、該第2の負
荷素子にかかる電圧降下が該基準電圧によって決定され
るようにするステップと、を含む、方法。 - 【請求項12】 該第1の負荷素子を通じる電流を調整
するステップは、該第1の負荷素子にかかるオン電圧が
該基準電圧と実質的に等しくなるようにするように行な
われる、請求項11に記載の方法。 - 【請求項13】 該調整された電流を結合するステップ
は、該調整された電流を該第1の負荷素子から該第2の
負荷素子を通じて直列に導くステップを含む、請求項1
2に記載の方法。 - 【請求項14】 供給電圧よりも一定量だけ小さい所望
の電圧を生成するための装置であって、該装置は、 該供給電圧をその上に有する供給ノードと、 該供給ノードから電流を導く電流経路と、 該電流経路内の電流調整スイッチと、 該電流経路内にあって、該電流調整スイッチに動作的に
結合されて、同じ電流がその各々に流れるようにされる
第1および第2の負荷素子と、を含み、該第1および第
2の負荷素子は、該電流経路を流れる電流によって決定
されるオン電圧を有し、さらに、 該第1のスイッチの該オン電圧を感知して該第1のスイ
ッチにかかる該オン電圧を該電流調整スイッチを制御す
ることによって予め選択されたレベルに維持するように
結合されたフィードバック回路を含む、装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000211185A JP5102413B2 (ja) | 2000-07-12 | 2000-07-12 | 第1の電源電圧から第2の電源電圧を生成する装置、基準電圧発生器、ならびに、所望の電圧を生成するための方法および装置 |
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JP2002032991A5 JP2002032991A5 (ja) | 2007-07-12 |
JP5102413B2 JP5102413B2 (ja) | 2012-12-19 |
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2000
- 2000-07-12 JP JP2000211185A patent/JP5102413B2/ja not_active Expired - Lifetime
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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