JPH076582A - レベル検知回路及びこれを使用した昇圧電源発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 基準レベルの電位を変動させない昇圧電源の
レベル検知回路を実現する。 【構成】 基準電位発生部１２１は、第１の電源１２４
からＰＭＯＳトランジスタ１６１のしきい値電圧分だけ
低い基準電位１２９を発生する。レベル検知部１２２
は、ダイオード型のＮＭＯＳトランジスタ１２８と、前
記基準電位１２９をゲートに入力したＰＭＯＳトランジ
スタ１７０とを有する。昇圧電源１２０が第１の電源１
２４よりＮＭＯＳトランジスタ２８のしきい値電圧だけ
高くなったときにのみ昇圧電源１２０と接地電源１２５
間に電流が流れ、出力１３２がＨレベルになる。この
時、昇圧電源１２０からの電流は第１の電源１２４には
流れない。従って、基準電位のレベルを上昇させずに昇
圧レベルの検知が可能であり、基準電位のレベルの上昇
に起因するチップの誤動作がなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、昇圧電源発生回路にお
けるレベル検知回路及び電位制限回路、並びにこれ等の
うち何れかを使用する昇圧電源発生回路に関するもので
ある。

【０００２】

【従来の技術】近年、ダイナミックＲＡＭ（以下ＤＲＡ
Ｍと略す）は３年で４倍のペースで大容量化の道を進ん
できている。この大容量化により、ＤＲＡＭは各世代間
で（例えば、１Ｍｂｉｔから４Ｍｂｉｔ）チップの面積
が１．５倍ずつ増加している。このチップ面積の増加は
ＤＲＡＭのアクセスタイムの高速化に対してマイナスの
要因となっている。このＤＲＡＭの高速化を実現する技
術の１つとして常時昇圧方式という技術が最近開発され
ている（参考文献、P.Gillingham etal.,"High-Speed,H
igh-Reliability Circuit Design for Megabit DRAM" I
EEEJ.Solid-State Circuits,vol.26,no.8,pp1171-1175,
August 1991）。

【０００３】常時昇圧方式は高速化の為の技術である
が、従来の昇圧方式と同様、ワード線のレベルを昇圧レ
ベルにすることによりポーズタイムの延長、センス時の
動作マージンの拡大などについても効果がある非常に有
効な技術である。

【０００４】以下図面を参照しながら、従来のレベル検
知回路の一例について説明する。図１４は従来のレベル
検知回路の回路図を示すものである。図１４において、
１は昇圧電源である。２はレベル検知回路の出力信号で
ある。３は第１の電源、４、６はＰＭＯＳトランジス
タ、５、７はＮＭＯＳトランジスタである。８はレベル
検知部、９は増幅部である。

【０００５】本回路はレベル検知回路であり、ＰＭＯＳ
トランジスタ４で作られている電流源と、昇圧電源１を
ゲートに入力し第１の電源３をソースに接続しているＮ
ＭＯＳトランジスタ５で構成されているレベル検知部８
と、レベル検知部８の出力をゲートに入力し昇圧電源１
をソースに接続しているＰＭＯＳトランジスタ６と、第
１の電源３をゲートに入力し接地電位をソースに接続し
ているＮＭＯＳトランジスタ７で構成されている増幅回
路部９とからなる。レベル検知部８の検知レベルは、Ｎ
ＭＯＳトランジスタ５のしきい値電圧をＶｔｎとして、
『第１の電源の電位＋Ｖｔｎ』である。

【０００６】以上のように構成されたレベル検知回路に
ついて、以下その動作を説明する。まず昇圧電源１の電
位が検知レベルよりも低い時、本回路のレベル検知部８
はＰＭＯＳトランジスタ４、６をＯＦＦさせるレベルを
出力する。これにより増幅回路部９の出力、すなはちレ
ベル検知回路の出力信号２はＬレベルとなる。このＬレ
ベルが昇圧電源１の電位が検知レベルより低いことを示
す。

【０００７】また昇圧電源１の電位が検知レベルよりも
高い時には、上記の動作とは逆に本回路の出力がＨレベ
ルになる。そして、このＨレベルが昇圧電源１の電位が
検知レベルより高いことを示す。この時レベル検知部に
はＮＭＯＳトランジスタ５がＯＮすることから電流が流
れ、第１の電源３には昇圧電源１から電荷が流れ込む。

【０００８】第１の電源３に電荷が流れ込むことはチッ
プの外部から第１の電源３が与えられている場合には問
題がない。しかし第１の電源３をチップ内部で発生させ
ている場合には問題が生ずる。

【０００９】一般的な内部電源発生回路の回路図を図１
５に示す。同図において、１０は内部電源ノード、１１
は基準電位発生回路、１２は比較回路、１３は外部から
供給される電源、１４は内部電源ノード１０に外部の電
源から電荷を供給するためのＰＭＯＳトランジスタであ
る。図１５を見ればわかるように、内部電源ノード１０
は外部電源１３からの電荷供給のパスはあるが、電荷を
引き抜くパスが存在しない（引き抜くパスを設けるとこ
の回路では利得が大きくなり過ぎて発振を起こす恐れが
ある）。すなわち、内部電源ノード１０のレベルが上昇
してもそれを補償する手段を内部電源発生回路自身が有
していないため、内部電源ノード１０に接続されている
チップ内の回路が動作することでしか内部電源ノード１
０の電荷を引き抜くことができない。チップの待機時に
は動作する回路が少ないため、内部電源ノード１０のレ
ベルが上昇した場合にはそのままの状態でレベルが保持
されることになる。

【００１０】従って図１４に示す従来のレベル検知回路
の基準電位として内部電源を用いた場合、昇圧電源１か
ら内部電源（第１の電源３）に電荷が流れ込んでしま
う、特に待機時には内部電源のレベルが高い値まで上昇
するためチップの信頼性の面での特性が悪化する。また
待機状態から動作状態にチップの状態が遷移した場合で
も高い値まで上昇した内部電源のレベルが急には定常状
態には戻れないために内部電源を基準としている回路が
誤動作を起こすという問題点が生ずる。

【００１１】

【発明が解決しようとする課題】上記のような構成で
は、基準電位を与える電源に電荷が流れ込んでしまうの
で内部電源を基準電位の電源にすると内部電源のレベル
が上昇してしまい、チップが誤動作を起こすという問題
点を有していた。

【００１２】本発明は上記問題点に鑑み、基準電位のレ
ベルを変動させない昇圧電源のレベル検知回路を提供す
るものである。

【００１３】

【課題を解決するための手段】上記問題点を解決するた
めに、請求項１記載の発明のレベル検知回路は、第１の
ＮＭＯＳトランジスタで作られている電流源と、基準電
位をゲートに入力し昇圧電源をソースに接続している第
１のＰＭＯＳトランジスタで構成されているレベル検知
部と、前記レベル検知部の出力をゲートに入力しソース
を接地電位に接続している第２のＮＭＯＳトランジスタ
と、接地電位をゲートに入力し電源をソースに接続して
いる第２のＰＭＯＳトランジスタで構成されている増幅
回路部とを備えた構成である。

【００１４】また、請求項８記載の発明のレベル検知回
路は、基準電位発生部と、レベル検知部と、増幅部とか
ら構成されていて、前記基準電位部は、第１の電源から
ＰＭＯＳトランジスタのしきい値電圧分だけ低い基準電
位を発生し、前記レベル検知部は、ダイオード型の第１
のＮＭＯＳトランジスタと、前記基準電位をゲートに入
力した第１のＰＭＯＳトランジスタと、電流源もしくは
抵抗とを有し、これ等が第２の電源と接地電源の間に直
列に接続され、前記第１のＰＭＯＳトランジスタと前記
電流源もしくは抵抗との間から出力が取り出され、前記
第２の電源が前記第１の電源より前記第１のＮＭＯＳト
ランジスタのしきい値電圧だけ高くなったときにのみ前
記第２の電源と前記接地電源の間に電流を流し、前記増
幅部は、前記レベル検知部の出力を増幅して出力する構
成としている。

【００１５】更に、請求項１４記載の発明では、昇圧電
源発生回路として、前記請求項８記載のレベル検知回路
を備えるとともに、電位制限回路と、待機時用の昇圧ポ
ンプ回路と、動作時用の昇圧ポンプ回路とを備え、前記
レベル検知回路は前記待機時用の昇圧ポンプ回路を制御
し、前記電位制限回路は前記動作時用の昇圧ポンプ回路
の動作時に用いる構成としている。

【００１６】加えて、請求項１５記載の発明では、前記
請求項１４記載の発明の電位制限回路を特定し、この電
位制限回路は、レベルシフト部と、電荷引き抜き部とか
ら構成され、前記レベルシフト部は、入力された信号の
電圧レベルを、第１の電源の電圧レベルから第２の電源
の電圧レベルに変換して出力し、前記電荷引き抜き部
は、前記レベルシフト部の出力がゲートに接続された第
４のＮＭＯＳトランジスタを有し、この第４のＮＭＯＳ
トランジスタは、前記第２の電源と第１の電源との間に
設けられて、前記レベルシフト部の出力に応じて前記第
２の電源と第１の電源との間の導通を制御し、前記第１
の電源の電圧レベルが前記第２の電源の電圧レベルより
前記第４のＮＭＯＳトランジスタのしきい値電圧分以上
低いとき、導通しない構成のものである構成としてい
る。

【００１７】

【作用】上記した構成によって、請求項１及び請求項８
記載の発明では、従来のレベル検知回路と同様にレベル
検知部において昇圧電源から電流が流れるものの、本発
明によるレベル検知回路は基準電位をゲートに入力して
いるだけであるので、基準電位に電荷が流れ込むことは
ない。従って従来のものと異なり基準電位のレベルを上
昇させることなく昇圧レベルの検知を行なうことができ
るので、基準電位のレベルが上昇することによるチップ
の誤動作がなくなる。

【００１８】また、請求項１４記載の発明では、動作時
には動作時用の昇圧電源発生用ポンプ回路が常時作動す
ると共に、その常時作動に起因して第２の電源の電圧レ
ベルが上がり過ぎるのを電位制限回路が第２の電源の余
分な電荷を引き抜いて防止するので、動作の比較的遅い
レベル検知回路を動作時に用いる場合に比して、動作時
での応答速度の速い昇圧電源発生回路が実現される。

【００１９】更に、請求項１５記載の発明では、電位制
限回路は、第２の電源（つまり昇圧電源）の電圧レベル
が、第１の電源の電圧レベルよりもメモリセルのしきい
値電圧分だけ高い値に設定されるので、第２の電源の電
圧レベル、即ちワード線の電圧レベルを最適な電圧レベ
ルに設定することができる。

【００２０】

【実施例】（実施例１）図１は本発明の実施例における
レベル検知回路の回路図を示すものである。図１におい
て、２０はレベル検知部、２１は増幅部、２２は昇圧電
源、２３はレベル検知回路の出力信号である。２４は第
１の電源、２５は基準電位、２６はレベル検知部２０の
出力信号である。２７、２９はＰＭＯＳトランジスタ、
２８、３０はＮＭＯＳトランジスタである。

【００２１】本回路はレベル検知回路であり、ＮＭＯＳ
トランジスタ２８で作られている電流源と、基準電位２
５をゲートに入力し昇圧電源２２をソースに接続してい
るＰＭＯＳトランジスタ２７で構成されているレベル検
知部２０と、レベル検知部２０の出力２６をゲートに入
力しソースを接地電位に接続しているＮＭＯＳトランジ
スタ３０と、接地電位をゲートに入力し第１の電源２４
をソースに接続しているＰＭＯＳトランジスタ２９で構
成されている増幅回路部２１とからなる。

【００２２】以上のように構成されたレベル検知回路に
ついて、以下その動作を説明する。本回路は従来の発明
のレベル検知回路と同様にレベル検知部２０、増幅部２
１の２段構成になっている。レベル検知部２０の検知レ
ベルは『基準電位＋｜Ｖｔｐ｜』である。

【００２３】まず、昇圧電源２２の電位が検知レベルよ
りも低い時、本回路のレベル検知部２０はＮＭＯＳトラ
ンジスタ２８、３０をＯＦＦさせるレベルを出力する。
これにより増幅回路部２１の出力、すなわちレベル検知
回路の出力信号２３はＨレベルとなる。このＨレベルが
昇圧電源の２２の電位が検知レベルより低いことを示
す。

【００２４】また昇圧電源２２の電位が検知レベルより
も高い時には、上記の動作とは逆に本回路の出力がＬレ
ベルになる。そして、このＬレベルが昇圧電源２２の電
位が検知レベルより高いことを示す。この時レベル検知
部２０にはＰＭＯＳトランジスタ２７がＯＮすることか
ら電流が流れ、昇圧電源２２から接地電位に電荷が流れ
込む。

【００２５】本発明によるレベル検知回路は、従来のレ
ベル検知回路と同様にレベル検知部２０において昇圧電
源２２から電流が流れる。しかし本発明によるレベル検
知回路２０は基準電位２５をゲートに入力しているだけ
であるので、基準電位２５に電荷が流れ込むことはな
い。従って従来のものと異なり基準電位のレベルを上昇
させることなく昇圧レベルの検知を行なうことができる
ため基準電位のレベルが上昇することによるチップの誤
動作がなくなる。

【００２６】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。

【００２７】図２は本発明の第２の実施例を示すレベル
検知回路の回路図である。

【００２８】図２において、３１はレベル検知部、３２
は増幅部、３３は昇圧電源、３４はレベル検知回路の出
力信号である。３５は第１の電源、３６は基準電位、３
７はレベル検知部３１の出力信号である。３８、３９、
４１はＰＭＯＳトランジスタ、４０、４２はＮＭＯＳト
ランジスタである。

【００２９】本実施例に示した回路は第１の実施例によ
る回路の検知レベルを高くしたものである。すなわち第
１の実施例のレベル検知部の昇圧電源側にＰＭＯＳトラ
ンジスタのダイオード３８を追加してあり、検知レベル
を『基準電位３６＋２｜Ｖｔｐ｜』にしている。ＰＭＯ
Ｓトランジスタのダイオードをさらに直列に接続してい
くことにより、検知レベルを｜Ｖｔｐ｜の刻みで高くす
ることが可能である。

【００３０】なお、当然のことながら、ＰＭＯＳトラン
ジスタのダイオードの代わりにＮＭＯＳトランジスタの
ダイオードを用いることも可能である。

【００３１】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。

【００３２】図３は本発明の第３の実施例におけるレベ
ル検知回路の回路図である。

【００３３】図３において、２２は昇圧電源、２３はレ
ベル検知回路の出力信号、２４は第１の電源、２５は基
準電位、２６はレベル検知部の出力信号である。２７、
２９、４５はＰＭＯＳトランジスタ、２８、３０、４
６、４７、４８はＮＭＯＳトランジスタ、４３は第１の
実施例におけるレベル検知回路、４４はヒステリシス回
路、４９はインバータ、５０はヒステリシス回路４４の
出力である。

【００３４】本実施例に示した回路は昇圧電源の変化に
対して検知回路の出力にヒステリシス特性を持たせたも
のである。本実施例においては第１の実施例によるレベ
ル検知回路の出力にヒステリシス回路を接続したもので
実現している。

【００３５】レベル検知回路の出力にヒステリシス特性
をもたせるのは、レベル検知回路によって制御される昇
圧電源発生回路の間欠動作の周期を長くさせるためであ
る。例えば昇圧電源の電位が検知レベルより高く昇圧電
源発生回路が動作を行なっていない時、何かの原因で基
準電位２５の値が一時的に上昇してまた元のレベルに戻
った場合に、レベル検知回路は昇圧電源の電位が低いと
判断して昇圧電源発生回路を動作させて基準電位２５の
値が上昇した分、昇圧電源の電位を上昇させてしまう。
昇圧電源の電位は一度上昇するとなかなか下がらないた
め、昇圧電源を基準にしている回路が誤動作を起こして
しまう。

【００３６】したがってレベル検知回路の出力にヒステ
リシス特性をもたせておけば、上記の誤動作は防止する
ことが可能である。

【００３７】（実施例４）図４は本発明の第３の実施例
におけるレベル検知回路を昇圧電源発生回路に組み込ん
だ第４の実施例の回路図である。

【００３８】図４において、２２は昇圧電源、２５は基
準電位、５０はレベル検知部の出力信号、５１は本発明
の第３の実施例におけるレベル検知回路である。５２は
インバータ、５３はＮＡＮＤ回路、５４はＮＯＲ回路、
５５は発振回路、５６、５７は発振回路５５の相補出力
である。５８はキャパシタ、５９はチャージポンプ回
路、６０は発信回路５５の制御信号、６１は第１の電
源、６２はＰＭＯＳトランジスタ、６３はＮＭＯＳトラ
ンジスタである。

【００３９】図４の回路は昇圧電源２２の電位をレベル
検知回路５１で検知し、この結果を制御信号６０のレベ
ル（ＨｏｒＬ）に反映させて発振回路５５の動作、非動
作を制御する。発振回路５５が動作しない場合にはチャ
ージポンプ回路５９が動作しないため、この昇圧電源発
生回路は動作がとまり、逆に発振回路５５が動作する場
合には昇圧電源発生回路が動作するので昇圧電源２２の
電位を上昇させていく。

【００４０】本回路の動作波形を図５に示す。ノード番
号は図４の回路図のものである。図５に示す様に昇圧ノ
ードの動きにあわせて発振回路の制御信号であるノード
６０のレベルが変化している。ノード６０のレベルがＨ
レベルの時のみ発振回路５５が動作し、相補出力５６、
５７を出して昇圧ノードの電位をあげていく。

【００４１】（実施例５）図６は本発明の第５の実施例
におけるレベル検知回路の回路図である。

【００４２】図６において、６１はレベル検知部、６２
は増幅部、６３は第１の電源、６４は昇圧電源、６５は
基準電圧、６６は制御クロック、６７はレベル検知部６
１の出力信号、６８はレベル検知回路の出力信号であ
る。６９、７２はＰＭＯＳトランジスタ、７０、７１、
７３、７４はＮＭＯＳトランジスタである。

【００４３】本実施例に示した回路は第１の実施例によ
る回路に制御クロックを用いてｏｎ／ｏｆｆの制御を可
能にしたものである。すなわちレベル検知部６１と増幅
部６２の接地側にＮＭＯＳトランジスタ７１、７４を追
加してあり、制御クロック６６のレベルがＨの時だけ検
知回路が動作するようになっている。制御クロックに例
えば／ＲＡＳの反転信号を用いた場合、／ＲＡＳがＬの
時、検知回路が動作する制御が可能になる。

【００４４】（実施例６）図７は本発明の第６の実施例
におけるレベル検知回路を含む昇圧電源発生回路の回路
図である。

【００４５】図７において、４３、７７はレベル検知回
路、２４、６３は第１の電源、２２、６４は昇圧電源、
２５、６５は基準電圧、６６は制御クロック、２３、６
８はレベル検知回路の出力信号である。７５、７６は昇
圧電源発生回路である。

【００４６】本実施例に示した回路は図７に示すよう
に、待機時用（ａ）と動作時用（ｂ）の２系統の回路で
構成されている。待機時用の昇圧電源発生回路（ａ）に
は待機時用のレベル検知回路４３が接続されており、動
作時用の昇圧電源発生回路（ｂ）には動作時用のレベル
検知回路７７が接続されている。

【００４７】ＤＲＡＭは待機時と動作時の２つの消費電
流の規格があり、両方の消費電流とも少なくする必要が
ある。待機時には通常の論理回路等は動作せず、電流を
消費しているのは、本実施例に示すような電源の回路で
ある。従って待機時の消費電流を少なくするには電源回
路の消費電流を下げればよく、本実施例はこの点を解決
するものである。

【００４８】待機時には電源回路は他の回路が殆ど動作
しないことから出力電圧のレベルを保持すればよく、電
源回路自身も間欠的に動作すればよく、またレスポンス
速度や電流供給能力もさほど要求されないためサイズを
絞って消費電流を下げることが可能になる。これに対し
て動作時には電源回路はレスポンス速度や電流供給能力
もを要求されるためサイズを絞って消費電流を下げるこ
とは不可能である。

【００４９】従って本実施例では動作時用と待機時用の
２つのレベル検知回路を設け、動作時用のレベル検知回
路は待機時には動作しないように制御させている。つま
り図７（ａ）に示す待機時用のレベル検知回路４３はサ
イズを絞って消費電流を下げ、（ｂ）に示す動作時用の
レベル検知回路７７は待機時に制御クロックを用いて動
作しないように制御している。ＤＲＡＭの場合は／ＲＡ
ＳがＬの時が動作時であるから、例えば本回路の制御信
号に／ＲＡＳの反転信号を用いれば容易に上記の制御が
可能になる。

【００５０】（実施例７）図８は本発明の第７の実施例
におけるレベル検知回路を含む昇圧電源発生回路の回路
図である。

【００５１】図８において、４３、７９はレベル検知回
路、７８はＰＭＯＳトランジスタである。図８（ｂ）の
レベル検知回路７９は図６に示した第５の実施例による
検知回路のレベル検知部６１と昇圧電源６４の間にＰＭ
ＯＳトランジスタ７８をダイオード接続で挿入したもの
であり、図２に示したレベル検知回路のＰＭＯＳトラン
ジスタ３８と同様の働きを有する。すなわち図８（ｂ）
におけるＰＭＯＳトランジスタ７８は動作時用のレベル
検知回路７９の検知レベルを高くするために挿入されて
いる。これに対し図８（ａ）の待機時用のレベル検知回
路は検知レベルを高くあげていない。

【００５２】従って本実施例に示す昇圧回路は、待機時
より動作時の方が高い昇圧電源を供給する。言い換える
と動作時より待機時の検知レベルが低く設定してあると
いうことである。これは待機時の昇圧回路の消費電流を
低減化するためである。すなわち動作時と待機時の検知
レベルが同レベルである場合、昇圧電源のレベルが下が
ったまま、動作状態から待機状態にチップの状態が変化
した時に待機時用の昇圧回路が動作して昇圧電源のレベ
ルを上げようとする。待機時用の昇圧回路は実施例６で
述べたようにレベルを保持することのみを目的として動
作するために消費電流を下げることが可能になってお
り、昇圧電源のレベルを上げる目的で動作させると待機
時の消費電流を増加させてしまう。

【００５３】従って上記の様に動作時より待機時の検知
レベルを低く設定すれば、昇圧電源のレベルが下がった
まま、動作状態から待機状態にチップの状態が変化した
場合においても待機時の消費電流を増加させることはな
い。

【００５４】この場合、逆に待機状態から動作状態にチ
ップの状態が変化した時に昇圧電源のレベルが低すぎる
とワード線のレベルが下がり、データ読みだしの不良が
起こってしまうという問題が生ずる。これに対しては待
機時と動作時の検知レベルの差を小さくすればよい。ま
た実チップ上での昇圧電源のノードは非常に大きな容量
を有しており、昇圧電源の電位の低下は非常に微小なも
のになるため待機時と動作時の検知レベルの差を小さく
しても問題は生じない。

【００５５】本実施例では、待機時と動作時の検知レベ
ルの差を設けるためにＰＭＯＳトランジスタのしきい値
を用いているが、この構成を用いずとも同様の効果がえ
られるものならどんな構成でも構わない（例えばＰＭＯ
ＳとＮＭＯＳのしきい値の差を利用するなど）。

【００５６】（実施例８）図９は本発明の実施例８にお
けるレベル検知回路の回路図を示すものである。図９に
おいて、１２０は昇圧電源（第２の電源）、１２１は基
準電位発生部、１２２はレベル検知部、１２３は増幅
部、１２４は第１の電源、１２５は接地電源である。ま
た、１２６はＮＭＯＳトランジスタ、１２７はＰＭＯＳ
トランジスタ、１２８はＮＭＯＳトランジスタ（メモリ
セル）（請求項８にいう第１のＮＭＯＳトランジス
タ）、１２９は第１の基準電位、１３０はキャパシタ、
１３１はレベル検知部１２２の出力、１３２はレベル検
知回路の出力、１３３は第２の基準電位である。

【００５７】本レベル検知回路は、基準電位発生部１２
１と、レベル検知部１２２と、増幅部１２３との３つの
部分から構成されている。基準電位発生部１２１はダイ
オード型のＰＭＯＳトランジスタ１６１（請求項８にい
うＰＭＯＳトランジスタ、及び請求項１３にいう第２の
ＰＭＯＳトランジスタ）と、高抵抗として使用している
ＮＭＯＳトランジスタ１６２と、ダイオード型のＮＭＯ
Ｓトランジスタ１６３とを直列に第１の電源と接地電源
１２５の間に有している。第１の基準電位１２９は、ダ
イオード型のＰＭＯＳトランジスタ１６１と高抵抗とし
て使用しているＮＭＯＳトランジスタ１６２との間から
取り出され、第２の基準電位１３３は、前記高抵抗とし
て使用しているＮＭＯＳトランジスタ１６２（請求項１
３にいう抵抗）とダイオード型のＮＭＯＳトランジスタ
１６３（請求項１３にいう第２のＮＭＯＳトランジス
タ）との間から取り出される。ここで、ダイオード型の
ＮＭＯＳトランジスタ１６３と接地電位の間に更に一つ
ＮＭＯＳトランジスタ１６４を設けているのは第２の基
準電位１３３を僅かに高くするためのものであり、必ず
しも必要なものではない。

【００５８】本実施例においては、第１の基準電位１２
９のレベルは『第１の電源レベル−ＰＭＯＳトランジス
タ１６１のしきい値電圧』であり、第２の基準電位１３
３のレベルはほぼＮＭＯＳトランジスタ１６４のしきい
値電圧である。

【００５９】前記レベル検知部１２２は、前記昇圧電源
１２０にワード線１７８及びデコード回路１７９を介し
て接続されるＮＭＯＳトランジスタ１８１及び容量１８
２より成るメモリセル１８０と同一特性のＮＭＯＳトラ
ンジスタ（以下、このトランジスタをＮＭＯＳトランジ
スタ（メモリセル）という）１２８と、ＰＭＯＳトラン
ジスタ１７０（請求項８にいう第１のＰＭＯＳトランジ
スタ）と、抵抗として働くＮＭＯＳトランジスタ１７１
（請求項８にいう電流源もしくは抵抗）とを直列に昇圧
電源１２０と接地電源１２５との間に有し、前記ＰＭＯ
Ｓトランジスタ１７０と抵抗として働くＮＭＯＳトラン
ジスタ１７１との間から出力１３１を出している。尚、
前記メモリセル１８０のトランジスタ１８１及び容量１
８２は、前記第１の電源１２４と同一電圧レベルになる
ビット線１８３に配置され、そのトランジスタ１８１
は、リーク電流を極力低減するために、そのしきい値電
圧Ｖｔが高い特性を有する。また、図中、１８４はセル
プレートである。

【００６０】更に、出力１３１と昇圧電源１２０との間
には容量１３０が設けられる。この容量１３０は、昇圧
電源１２０の変動をカップリングを用いて素早く出力に
伝えるためである。

【００６１】出力１３１と接地電源１２５との間にもＮ
ＭＯＳトランジスタ１７２、１７３が直列に２段重ねて
設けてあるが、これは増幅回路１２３からのフィードバ
ックにより出力１３１の特性にヒステリシスを持たせる
ためであり、必ずしも必要なものではない。

【００６２】前記レベル検知部１２２の検知レベルは
『第１の電源の電圧レベル＋ＮＭＯＳトランジスタ（メ
モリセル）２８のしきい値電圧』になる。

【００６３】以上のように構成されたレベル検知回路に
ついて、以下その動作を説明する。先ず、昇圧電源１２
０の電位が検知レベルよりも低い時、本回路のレベル検
知部１２２は増幅部１２３の入力段のＮＭＯＳトランジ
スタをＯＦＦさせるレベルを出力する。これにより増幅
回路部１２３の出力、すなわちレベル検知回路の出力信
号１３２はＨレベルとなる。このＨレベルが昇圧電源１
２０の電位が検知レベルより低いことを示す。また昇圧
電源１２０の電位が検知レベルよりも高い時には、上記
の動作とは逆に本回路の出力がＬレベルになる。そし
て、このＬレベルが昇圧電源１２０の電位が検知レベル
より高いことを示す。この時レベル検知部１２２では、
直列に配置してあるＮＭＯＳトランジスタ（メモリセ
ル）１２８とＰＭＯＳトランジスタ１７０とがＯＮする
ので、従来のレベル検知回路と同様に昇圧電源１２２か
ら接地電位に電流が流れ込む。しかし、本発明によるレ
ベル検知回路は、基準電位１２９をゲートに入力してい
るだけであるので、基準電位１２９に電荷が流れ込むこ
とはない。従って、従来のものと異なり基準電位のレベ
ルを上昇させることなく昇圧レベルの検知を行なうこと
ができるので、基準電位のレベルが上昇することによる
チップの誤動作がなくなる。

【００６４】更に、本発明によるレベル検知回路では、
昇圧電源１２０の電圧レベルを、ビット線の電圧レベル
（第１の電源１２４と同レベル）にメモリセル１８０の
ＮＭＯＳトランジスタ１８１のしきい値電圧分高い値に
設定できるので、ワード線のレベルとしては、メモリセ
ル１８０を確実に動作させることができる最適な電圧レ
ベルである。しかも、メモリセル１８０のＮＭＯＳトラ
ンジスタ１８１と同一の特性のＮＭＯＳトランジスタを
使用してレベルを設定しているため、温度やプロセスの
条件などの変動によってもメモリセルから見た昇圧電源
１２０のレベルは安定している。

【００６５】（実施例９）図１０は本発明の実施例９に
おける昇圧電源発生回路の概略図を示すものである。図
１０において、１５０は前記実施例８に示したレベル検
知回路、１５１は待機時用の昇圧電源発生用ポンプ回
路、１５２は動作時用の昇圧電源発生用ポンプ回路、１
５３は本実施例で初めて追加した電位制限回路、１５４
は制御回路である。前記２つのポンプ回路１５１、１５
２は一般的な回路であるので図示しないが、待機時用の
昇圧電源発生用ポンプ回路１５１は、待機時に昇圧電源
１２０のレベルを保持するための電流供給能力の低いも
のであって常時動作する。一方、動作時用の昇圧電源発
生用ポンプ回路１５２は動作時のみに動作を行ない、電
流供給能力の高いものである。前記待機時用の昇圧電源
発生用ポンプ回路１５１の常時動作は、動作時用の昇圧
電源発生用ポンプ回路１５２の非動作期間が長い場合等
であっても、集積回路のジャンクション等からの電荷の
リークを確実且つ早期に補償するためである。制御回路
１５４は、図１２に示すようなローアドレス信号/ ＲＡ
Ｓを入力し、同図に示すような制御信号１４０を出力す
る。制御信号１４０は、前記ローアドレス信号/ ＲＡＳ
のＬレベルへの変化時にＬレベルに変化し、ローアドレ
ス信号/ ＲＡＳのＨレベルへの変化時から所定時間経て
Ｈレベルに変化する。

【００６６】前記電位制限回路１５３の内部構成を図１
１に示す。図１１に示す電位制限回路１５３は、昇圧電
源１２０の電圧レベルを一定に保つためのものである。
同図において、１４０は前記制御回路５４からの制御信
号、１４１はレベルシフト部、１４２は電荷引き抜き部
である。本回路はこのレベルシフト部１４１と電荷引き
抜き部１４２との２つの部分から構成される。前記電荷
引き抜き部１４２は、ＮＭＯＳトランジスタ（メモリセ
ル）１９０（請求項１４にいう第４のＮＭＯＳトランジ
スタ）を有し、このＮＭＯＳトランジスタ（メモリセ
ル）１９０は、昇圧電源１２０と第１の電源１２４との
間に配置されると共に、そのゲートには前記レベルシフ
ト部１４１の出力が入力されていて、前記制御信号１４
０をレベルシフト部４１がレベル変換を行なって電荷引
き抜き部１４２を制御して、制御信号１４０がＬレベル
の時、電荷引き抜き部１４２は活性化され、昇圧電源１
２０の電荷を第１の電源１２４に引き抜く構成である。
ここで、第１の電源１２４に対して余分な電荷を引き抜
くため、第１の電源１２４の電圧レベルの変動が懸念さ
れるが、動作状態であって、第１の電源１２４の電荷を
消費する回路が多数動作しているので、第１の電源１２
４の電圧レベルは安定に保持される。

【００６７】以上の構成により、本実施例の図１０に示
す昇圧電源発生回路は、待機時には、昇圧電源１２０の
電圧レベルが設定レベルよりも高い時に待機時用の昇圧
電源発生用ポンプ回路１５１の動作をレベル検知回路１
５０の出力１３２を用いて制御している。この待機時は
消費電流を極力抑える必要がある関係上、待機時用の昇
圧電源発生用ポンプ回路１５１は元々電流供給能力を落
として低消費電力化を図っているが、更にレベル検知回
路１５０で待機時用の昇圧電源発生用ポンプ回路１５１
のオン、オフの制御を行なって一層の低消費電力化を図
っている。この場合、レベル検知回路１５０はレスポン
スが遅いという問題があるが、前記実施例８では昇圧電
源１２０の電圧変動を容量１３０を用いたカップリング
により素早く出力に伝えている。更に、このカップリン
グでも十分ではない状況であっても、動作時にはレベル
検知回路１５０による制御は行なわれず、動作時用の昇
圧電源発生用ポンプ回路１５２は動作時にはオフせず、
その代わりに昇圧電源１２０の電圧レベルが上がり過ぎ
るのを止めるために、電位制限回路１５３を用いて昇圧
電源１２０の余分な電荷を引き抜くこととしている。以
上の構成により、待機時は低消費電力で、動作時には応
答速度の速い昇圧電源発生回路が実現できる。

【００６８】しかも、電位制限回路１５３は、昇圧電源
１２０の電圧レベルを第１の電源１２４の電圧レベルに
メモリセル１８０のしきい値電圧分だけ高い値に設定で
きるので、ワード線のレベルを最適な電圧レベルに設定
できる。更に、メモリセル１８０のＭＯＳトランジスタ
８１と同様の特性のトランジスタ（メモリセル）１９０
を使用して電圧レベルを設定しているため、温度やプロ
セスの条件などの変動によってもメモリセルから見た昇
圧電源１２０の電圧レベルは安定している。

【００６９】図１３は前記実施例９における昇圧回路２
０の出力特性を示したものである。電位制限回路１５３
やレベル検知回路１５０によりポンプ回路１５１、１５
２の出力は抑えられて、所望の電圧が出力されているこ
とが判る。

【００７０】

【発明の効果】以上のように本発明のレベル検知回路
は、第１のＮＭＯＳトランジスタで作られている電流原
と、基準電位をゲートに入力し昇圧電源をソースに接続
している第１のＰＭＯＳトランジスタで構成されている
レベル検知部と、前記レベル検知部の出力をゲートに入
力しソースを接地電位に接続している第２のＮＭＯＳト
ランジスタと、接地電位をゲートに入力し電源をソース
に接続している第２のＰＭＯＳトランジスタで構成され
ている増幅回路部とを備えた構成にすることにより、従
来のものと異なり基準電位のレベルを上昇させることな
く昇圧レベルの検知を行なうことができるため基準電位
のレベルが上昇することによるチップの誤動作がなくな
る。従って昇圧回路や基準電位を発生させる回路の設計
をはじめとするＤＲＡＭ設計を楽に行なうことができる
ため、ＤＲＡＭの開発期間の短縮化がはかれ開発コスト
の低減化にも貢献できる。

【００７１】その場合に、メモリセルと同じ特性のトラ
ンジスタを用いてレベル検知を行なうので、温度やプロ
セスの条件などの変動によってもメモリセルから見た昇
圧電源のレベルを安定させることができる。

【００７２】また、本発明の昇圧電源発生回路によれ
ば、動作時には動作時用の昇圧電源発生用ポンプ回路を
常時作動させながら、昇圧電源の電圧レベルが上がり過
ぎるのを電位制限回路による電荷の引き抜きにより防止
するので、動作時での応答速度の速い昇圧電源発生回路
を実現できる。

【００７３】その場合に、前記電位制限回路により、昇
圧電源の電圧レベルを、第１の電源の電圧レベルよりも
メモリセルのしきい値電圧分だけ高い値に設定するの
で、ワード線の電圧レベルを最適な電圧レベルに設定で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるレベル検知回路
の回路図である。

【図２】本発明の第２の実施例におけるレベル検知回路
の回路図である。

【図３】本発明の第３の実施例におけるレベル検知回路
の回路図である。

【図４】本発明の第４の実施例における昇圧電源発生回
路の回路図である。

【図５】同実施例における昇圧電源発生回路の動作波形
図である。

【図６】本発明の第５の実施例におけるレベル検知回路
の回路図である。

【図７】本発明の第６の実施例における昇圧電源発生回
路の回路図である。

【図８】本発明の第７の実施例における昇圧電源発生回
路の回路図である。

【図９】本発明の実施例８におけるレベル検知回路の回
路図である。

【図１０】本発明の実施例９における昇圧電源発生回路
の概略構成図である。

【図１１】本発明の実施例９における電位制限回路の回
路図である。

【図１２】本発明の実施例９における制御回路の入力信
号及び出力信号の説明図である。

【図１３】本発明の第３の実施例における昇圧電源発生
回路の出力特性を示す図である。

【図１４】従来例におけるレベル検知回路の回路図であ
る。

【図１５】内部電源発生回路の回路概念図である。

【符号の説明】

１，２２，３３，６４ 昇圧電源 ３，２４，３５，６３ 第１の電源 ８，２０，３１，６１ レベル検知部 ９，２１，３２，６２ 増幅部 ２５，３６ 基準電位 ４３，５１，７７，７９ レベル検知回路 ４４ ヒステリシス回路 ５５ 発振回路 ５９ チャージポンプ回路 ７５、７６ 昇圧電源発生回路 １２０ 昇圧電源 １２１ 基準電位発生部 １２２ レベル検知部 １２３ 増幅部 １２４ 第１の電源 １２５ 接地電源 １２６ ＮＭＯＳトランジスタ １２７ ＰＭＯＳトランジスタ １２８ ＮＭＯＳトランジスタ
（メモリセル） １２９ 第１の基準電位 １３０ キャパシタ １３１ レベル検知部の出力 １３２ レベル検知回路の出力 １３３ 第２の基準電位

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/07 8726−5Ｈ Ｈ０３Ｋ 17/06 Ｃ 9184−5Ｊ (72)発明者 角 辰己 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 柴山 晃徳 大阪府高槻市幸町１番１号 松下電子工業 株式会社内

Claims (17)

【特許請求の範囲】
1. 【請求項１】第１のＮＭＯＳトランジスタで作られてい
   る電流源と、基準電位をゲートに入力し昇圧電源をソー
   スに接続している第１のＰＭＯＳトランジスタで構成さ
   れているレベル検知部と、 前記レベル検知部の出力をゲートに入力しソースを接地
   電位に接続している第２のＮＭＯＳトランジスタと、接
   地電位をゲートに入力し電源をソースに接続している第
   ２のＰＭＯＳトランジスタで構成されている増幅回路部
   とを備えたことを特徴とするレベル検知回路。
2. 【請求項２】レベル検知部の昇圧電源側に１つまたは複
   数のＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ
   のダイオードを挿入したことを特徴とする請求項１記載
   のレベル検知回路。
3. 【請求項３】レベル検知部の出力にヒステリシス特性を
   有する回路を接続したことを特徴とするレベル検知回
   路。
4. 【請求項４】レベル検知回路を制御回路として用いてい
   ることを特徴とする請求項１、請求項２又は請求項３記
   載の昇圧電源発生回路。
5. 【請求項５】第１のＮＭＯＳトランジスタで作られてい
   る電流源と、基準電位をゲートに入力し昇圧電源をソー
   スに接続している第１のＰＭＯＳトランジスタで構成さ
   れているレベル検知部と、 前記レベル検知部の出力をゲートに入力しソースを接地
   電位に接続している第２のＮＭＯＳトランジスタと、接
   地電位をゲートに入力し電源をソースに接続している第
   ２のＰＭＯＳトランジスタで構成されている増幅回路部
   と、 前記レベル検知部と増幅部の動作を制御クロックで制御
   する手段とを備えたことを特徴とするレベル検知回路。
6. 【請求項６】待機時用と動作時用の２系統の昇圧電源発
   生回路で構成されており、かつ前記待機時用の昇圧電源
   発生回路には待機時用のレベル検知回路が接続され、前
   記動作時用の昇圧電源発生回路には動作時用のレベル検
   知回路が接続されていることを特徴とする昇圧電源発生
   回路。
7. 【請求項７】動作時用のレベル検知回路の検知レベルが
   待機時用のレベル検知回路の検知レベルより高いことを
   特徴とする請求項６記載の昇圧電源発生回路。
8. 【請求項８】 基準電位発生部と、レベル検知部と、増
   幅部とから構成されていて、 前記基準電位発生部は、第１の電源からＰＭＯＳトラン
   ジスタのしきい値電圧分だけ低い基準電位を発生し、 前記レベル検知部は、ダイオード型の第１のＮＭＯＳト
   ランジスタと、前記基準電位をゲートに入力した第１の
   ＰＭＯＳトランジスタと、電流源もしくは抵抗とを有
   し、これ等が第２の電源と接地電源の間に直列に接続さ
   れ、前記第１のＰＭＯＳトランジスタと前記電流源もし
   くは抵抗との間から出力が取り出され、前記第２の電源
   が前記第１の電源より前記第１のＮＭＯＳトランジスタ
   のしきい値電圧だけ高くなったときにのみ前記第２の電
   源と前記接地電源の間に電流を流し、 前記増幅部は、
   前記レベル検知部の出力を増幅して出力することを特徴
   とするレベル検知回路。
9. 【請求項９】 レベル検知部の第１のＮＭＯＳトランジ
   スタは、メモリセルと同じ特性を有することを特徴とす
   る請求項８記載のレベル検知回路。
10. 【請求項１０】 第１の電源は、第２の電源より少くと
    もレベル検知部の第１のＮＭＯＳトランジスタのしきい
    値電圧以上、電圧レベルが低いことを特徴とする請求項
    ８記載のレベル検知回路。
11. 【請求項１１】 第１の電源は、第２の電源よりレベル
    検知部の第１のＮＭＯＳトランジスタのしきい値電圧
    分、電圧レベルが低いことを特徴とする請求項１０記載
    のレベル検知回路。
12. 【請求項１２】 第２の電源とレベル検知部の出力との
    間に容量を設け、前記容量はカップリングにより第２の
    電源の電圧変動を素早く前記レベル検知部の出力に伝え
    ることを特徴とする請求項８記載のレベル検知回路。
13. 【請求項１３】 基準電位発生部は、ダイオード型の第
    ２のＰＭＯＳトランジスタと、抵抗と、ダイオード型の
    第２のＮＭＯＳトランジスタとを有し、これ等が第１の
    電源と接地電源の間に設けられ、前記基準電位発生部の
    基準電位は、前記ダイオード型の第２のＰＭＯＳトラン
    ジスタと抵抗との間から取り出され、かつ前記抵抗とダ
    イオード型の第２のＮＭＯＳトランジスタとの間から第
    ２の基準電位が取り出されるものであり、レベル検知部
    の電流源もしくは抵抗は、前記第２の基準電位をゲート
    に接続する第３のＮＭＯＳトランジスタで構成されるこ
    とを特徴とする請求項８記載のレベル検知回路。
14. 【請求項１４】 請求項８記載のレベル検知回路を備え
    るとともに、電位制限回路と、待機時用の昇圧ポンプ回
    路と、動作時用の昇圧ポンプ回路とを備え、前記レベル
    検知回路は前記待機時用の昇圧ポンプ回路を制御し、前
    記電位制限回路は前記動作時用の昇圧ポンプ回路の動作
    時に用いられることを特徴とする昇圧電源発生回路。
15. 【請求項１５】 電位制限回路は、レベルシフト部と、
    電荷引き抜き部とから構成され、 前記レベルシフト部は、入力された信号の電圧レベル
    を、第１の電源の電圧レベルから第２の電源の電圧レベ
    ルに変換して出力し、 前記電荷引き抜き部は、前記レベルシフト部の出力がゲ
    ートに接続された第４のＮＭＯＳトランジスタを有し、
    この第４のＮＭＯＳトランジスタは、前記第２の電源と
    第１の電源との間に設けられて、前記レベルシフト部の
    出力に応じて前記第２の電源と第１の電源との間の導通
    を制御し、前記第１の電源の電圧レベルが前記第２の電
    源の電圧レベルより前記第４のＮＭＯＳトランジスタの
    しきい値電圧分以上低いとき、導通しないことを特徴と
    する請求項１４記載の昇圧電源発生回路。
16. 【請求項１６】 電位制限回路の第４のＮＭＯＳトラン
    ジスタはメモリセルと同じ特性を有することを特徴とす
    る請求項１５記載の昇圧電源発生回路。
17. 【請求項１７】 待機時用の昇圧ポンプ回路は、動作時
    用の昇圧ポンプ回路の動作時にも動作することを特徴と
    する請求項１４記載の昇圧電源発生回路。