JPH10289023A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
コストの低減及び消費電流の低減を図ることができる高
電圧検出回路を備えた半導体集積回路を得る。 【解決手段】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、入力された高電圧を電圧
降下させて出力する高電圧降下部と、複数の基準電圧を
生成して出力する基準電圧発生部と、基準電圧発生部か
ら入力された複数の基準電圧を切り換えて出力する基準
電圧切換部と、高電圧降下部から出力された電圧と基準
電圧切換部から出力された基準電圧との比較を行って高
電圧の検出を行う高電圧検出部と、高電圧降下部におけ
る高電圧の電圧降下を制御すると共に、基準電圧切換部
による基準電圧の切換制御を行って、高電圧検出部で検
出する高電圧値の設定を行う制御部とを備える。
Description
関し、特に半導体集積回路の正又は負の高電圧を検出す
る高電圧検出回路に関する。
ータを保持できるメモリとしてフラッシュメモリがあ
り、フラッシュメモリにおいては、データの記憶を行う
メモリセル内のフローティングゲートに電荷を保持する
ことで不揮発性の記憶を行っている。フラッシュメモリ
では、電荷を保持するフローティングゲートに電荷を注
入、又はフローティングゲートから電荷を引き抜いて
“1”又は“0”のデータ記憶状態を作る。このとき、
ファウラーノルドハイム(Fowler-Nordheim)トンネル
現象や、チャネルホットエレクトロンを利用してフロー
ティングゲートとの間で電荷のやり取りを行う。このよ
うな状態を発生させるためには、一般的にデバイスの動
作電源電圧よりも高い電圧が必要となる。
圧検出回路の例を示した概略の回路図である。図8にお
いて、高電圧検出回路200は、カレントミラー型負荷
の差動増幅回路201と、該差動増幅回路201を制御
するnチャネル型MOSFET(以下、nMOSトラン
ジスタと呼ぶ)202と、高電圧入力端子203から入
力される正の高電圧Vhを分圧するための抵抗204及
び205と、インバータ回路206とで形成されてい
る。高電圧入力端子203は、抵抗204及び205を
介して接地されており、差動増幅回路201の一方の入
力端子には基準電圧発生回路207で生成され出力され
た基準電圧Vrefが入力され、他方の入力端子は、抵抗
204及び205の接続部に接続されて高電圧入力端子
203から入力された高電圧Vhを分圧した電圧Vdivが
入力される。
路206の入力に接続され、インバータ回路206の出
力は、高電圧検出回路200の出力をなし、チャージポ
ンプ回路を備え正の高電圧Vhを出力する高電圧発生回
路208の入力に接続されている。高電圧発生回路20
8の出力は、所定の回路(図示せず)に接続されると共
に高電圧入力端子203に接続されている。また、nM
OSトランジスタ202のゲートには2値の信号が入力
され、nMOSトランジスタ202がオンすると差動増
幅回路201は作動し、nMOSトランジスタ202が
オフすると差動増幅回路201は動作を停止する。
び抵抗205で分圧された分圧電圧Vdivは、 Vdiv=Vh×Rb/(Ra+Rb) で表すことができる。なお、上記Raは抵抗204の抵
抗値を、Rbは抵抗205の抵抗値を示している。
と、基準電圧Vrefとの比較を行っており、Vdiv<Vre
fのとき出力が「L」レベルとなり、インバータ回路2
06の出力が「H」レベルとなって、高電圧発生回路2
08は、チャージポンプ回路を作動させて高電圧Vhの
昇圧を行う。一方、差動増幅回路201は、Vdiv>Vr
efのとき出力が「H」レベルとなり、インバータ回路2
06の出力が「L」レベルとなって、高電圧発生回路2
08は、チャージポンプ回路の動作を停止させる。この
ように、高電圧検出回路200は、Vdiv=Vh×Rb/
(Ra+Rb)>Vrefのとき、すなわち、Vh>Vref×(R
a+Rb)/Rbのとき、出力が「L」レベルとなり、高電
圧VhがVref×(Ra+Rb)/Rb以下であるか否かを検
出することができる。
0では、高電圧Vhを2つの抵抗204及び205で分
圧するため、1つの分圧電圧Vdivの値しか検出するこ
とができず、種々の高電圧を検出することができなかっ
た。そこで、図9で示すように、抵抗204を、n(n
は自然数)個の抵抗R1〜Rnを直列に接続した直列回路
に置き換え、各抵抗R1〜Rnには、ゲートサイズが十分
に小さいnMOSトランジスタT1〜Tnがそれぞれ対応
して並列に接続される。
ゲートは、それぞれ制御回路211に接続され、制御回
路211によって各nMOSトランジスタT1〜Tnのオ
ンオフを制御することにより、抵抗R1〜Rnで形成され
た直列回路におけるトータルの抵抗値を変えるようにし
た。このようにすることにより、分圧電圧Vdivを制御
回路211で制御することができ、種々の高電圧値を検
出することができた。
ついて説明する。図10は、負の高電圧を検出する従来
の高電圧検出回路の例を示した概略の回路図である。図
10において、高電圧検出回路220は、カレントミラ
ー型負荷の差動増幅回路221、該差動増幅回路221
を制御するnMOSトランジスタ222及びインバータ
回路223からなる差動センスアンプ224と、pチャ
ネル型MOSFET(以下、pMOSトランジスタと呼
ぶ)225及び226からなるレベルコンバータ227
と、nMOSトランジスタM1〜Mn,228,229と
で形成されている。
nMOSトランジスタM1〜Mn,229は、それぞれソ
ースとバックゲート端子とが接続されており、バックゲ
ート効果によってそれぞれのしきい値Vthの変動を防止
する。また、pMOSトランジスタ226及びnMOS
トランジスタM1〜Mn,228,229は、それぞれダ
イオード接続されている。
229を直列に接続し、該直列回路は、負の高電圧Vl
が入力される高電圧入力端子230と電源電圧Vddが入
力される電源端子231との間に接続されている。nM
OSトランジスタ228のゲートには基準電圧発生回路
232で生成された基準電圧VrefAが入力され、nMO
Sトランジスタ228と電源端子231との間にnMO
Sトランジスタ229が接続されている。レベルコンバ
ータ227を形成するpMOSトランジスタ225及び
226は直列に接続されて、電源端子231と接地間に
接続され、電源端子231側に接続されたpMOSトラ
ンジスタ225のゲートは、nMOSトランジスタ22
8及び229との接続部に接続されている。
トランジスタ225及び226の接続部は、差動センス
アンプ224における差動増幅回路221の一方の入力
に接続され、他方の入力には基準電圧発生回路232で
生成された基準電圧VrefBが入力されている。また、差
動増幅回路221の出力はインバータ回路223の入力
に接続され、インバータ回路223の出力は、高電圧検
出回路220の出力をなし、チャージポンプ回路を備え
負の高電圧Vlを出力する高電圧発生回路233の入力
に接続されている。高電圧発生回路233の出力は、所
定の回路(図示せず)に接続されると共に高電圧入力端
子230に接続されている。また、nMOSトランジス
タ222のゲートには2値の信号が入力され、nMOS
トランジスタ222がオンすると差動増幅回路221は
作動し、nMOSトランジスタ222がオフすると差動
増幅回路221は動作を停止する。
続されたnMOSトランジスタM1〜Mn、及びゲートに
基準電圧VrefAが入力されるnMOSトランジスタ22
8で形成された直列回路は、基準電圧VrefAと負の高電
圧Vlとの電圧差に応じて電流が流れる。該電流は、ダ
イオード接続されたnMOSトランジスタ229から流
れ、nMOSトランジスタ229のソースとドレインと
の間に電圧Vaが発生する。ここで、nMOSトランジ
スタM1〜Mn、228及び229は、各ゲートサイズが
すべて同一であり、すべてオンしている場合、下記
(1)式が成り立つ。 (VrefA−Vl)/(n+1)=Va ……………………(1)
た電圧Vaを接地電位から見た電圧Vaに変換し、差動
増幅回路221は、レベルコンバータ227で変換され
た電圧Vaと、基準電圧VrefBとの比較を行う。すなわ
ち、(VrefA−Vl)/(n+1)とVrefBとの比較を行う
ことになり、更に、Vlと{VrefA−(n+1)×VrefB}
との比較を行うことになり、nに大きな整数値を使用す
ることによって負の高電圧を検出することができる。
正の高電圧検出回路210では、分圧電圧Vdivを微調
整できるようにするには抵抗R1〜Rnの段数を増やす必
要があり、制御回路211の出力が増加して回路規模が
大きくなると共に、チップの大きさが大きくなる要因で
ある抵抗の数を増やすことからチップの大きさが大きく
なり、これらのことから、コストが増加するという問題
があった。また、図10で示した負の高電圧検出回路2
20では、回路を構成する素子数が多いことから、検出
精度の低下を招くと共にコストが増加するという問題が
あった。更に、半導体集積回路において、消費電流の低
減を図ることは常に課せられた課題である。
れたものであり、検出精度を向上させることができると
共に、コストの低減及び消費電流の低減を図ることがで
きる高電圧検出回路を備えた半導体集積回路を得ること
を目的とする。
構成が異なるが、検出電圧と共に、VREFも調整して
比較器に入力する、磁気記録再生装置におけるバッテリ
電圧検出回路が、特開平5―164792号公報で開示
されており、VREFをステップ的に切り替える内部電
圧発生回路が、アメリカ特許第5283762号の明細
書で開示されている。
積回路は、高電圧の検出を行う高電圧検出回路を有する
半導体集積回路において、入力された高電圧を電圧降下
させて出力する高電圧降下部と、複数の基準電圧を生成
して出力する基準電圧発生部と、該基準電圧発生部から
入力された複数の基準電圧を切り換えて出力する基準電
圧切換部と、上記高電圧降下部から出力された電圧と上
記基準電圧切換部から出力された基準電圧との比較を行
って高電圧の検出を行う高電圧検出部と、上記高電圧降
下部における高電圧の電圧降下を制御すると共に、基準
電圧切換部による基準電圧の切換制御を行って、高電圧
検出部で検出する高電圧値の設定を行う制御部とを備え
るものである。
請求項1において、上記高電圧降下部は、ダイオード接
続された少なくとも1つのMOSFETを直列に接続し
て形成される、高電圧の電圧降下を行う電圧降下回路部
と、該電圧降下回路部に直列に接続された電流源と、電
圧降下回路部を形成する各MOSFETのドレイン―ソ
ース間をスイッチング動作によってそれぞれ短絡する各
スイッチング回路部とで形成され、上記制御部は、該各
スイッチング回路部のスイッチング動作を制御して上記
電圧降下回路部による電圧降下値を変えることによっ
て、高電圧降下部から出力される電圧値を制御するもの
である。
請求項1において、上記高電圧降下部は、複数の抵抗を
直列に接続して形成される、高電圧の電圧降下を行う電
圧降下回路部と、該電圧降下回路部に直列に接続された
電流源と、上記電圧降下回路部を形成する各抵抗にそれ
ぞれ並列に接続された、スイッチング動作によって抵抗
を短絡させる各スイッチング回路部とで形成され、上記
制御部は、該各スイッチング回路部のスイッチング動作
を制御して上記電圧降下回路部による電圧降下値を変え
ることによって、高電圧降下部から出力される電圧値を
制御するものである。
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、入力された高電圧を電圧降下させて出力
する高電圧降下部と、基準電圧を生成して出力する基準
電圧発生部と、高電圧降下部から出力された電圧と上記
基準電圧発生部から出力された基準電圧との比較を行っ
て高電圧の検出を行う高電圧検出部と、上記高電圧降下
部における高電圧の電圧降下を制御すると共に、基準電
圧切換部による基準電圧の切換制御を行って、高電圧検
出部で検出する高電圧値の設定を行う制御部とを備え、
上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降
下を行う電圧降下部と、所定の電圧の整数倍未満の電圧
降下を行う微調整部と、上記電圧降下部及び微調整部に
それぞれ電流を供給する電流源とからなり、上記制御部
は、電圧降下部及び微調整部におけるそれぞれの電圧降
下を制御して高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うもの
である。
請求項4において、上記電圧降下部は、ダイオード接続
された少なくとも1つのMOSFETを直列に接続して
形成された電圧降下回路と、該電圧降下回路を形成する
各MOSFETのドレイン―ソース間をスイッチング動
作によってそれぞれ短絡する各スイッチング回路からな
る第1スイッチング回路とからなり、上記制御部は、第
1スイッチング回路におけるそれぞれのスイッチング回
路のスイッチング動作を制御して高電圧の電圧降下を制
御することにより高電圧降下部から出力される電圧を制
御し、高電圧検出部で検出する高電圧値の設定を行うも
のである。
請求項5において、上記微調整部は、ソース―ドレイン
間に抵抗で形成された分圧回路が接続されると共に該分
圧回路によって分圧された電圧がゲートに入力された少
なくとも1つのMOSFETを直列に接続して形成され
る、上記電圧降下回路と直列に接続される微調整回路
と、該微調整回路を形成する各MOSFETのドレイン
―ソース間をスイッチング動作によってそれぞれ短絡す
る各スイッチング回路からなる第2スイッチング回路と
からなり、上記制御部は、第2スイッチング回路におけ
るそれぞれのスイッチング回路のスイッチング動作を制
御して高電圧の電圧降下を微調整することによって高電
圧降下部から出力される電圧の微調整を行い、高電圧検
出部で検出する高電圧値の設定を行うものである。
請求項5において、上記微調整部は、ソース―ドレイン
間に抵抗で形成された分圧回路が接続されると共に該分
圧回路によって分圧された電圧がゲートに入力されたM
OSFETにスイッチング用のMOSFETをそれぞれ
直列に接続した少なくとも1つの直列回路を並列に接続
して形成される、上記電圧降下回路と直列に接続される
微調整回路からなり、上記制御部は、上記スイッチング
用のMOSFETのスイッチング動作を制御して高電圧
の電圧降下を微調整することによって高電圧降下部から
出力される電圧の微調整を行い、高電圧検出部で検出す
る高電圧値の設定を行うものである。
請求項5において、上記微調整部は、抵抗とスイッチン
グ用のMOSFETとの少なくとも1つの直列回路がゲ
ート―ドレイン間及びゲート―ソース間に接続されたM
OSFETからなる、上記電圧降下回路と直列に接続さ
れる微調整回路からなり、上記制御部は、上記スイッチ
ング用のMOSFETのスイッチング動作を制御して高
電圧の電圧降下を微調整することによって高電圧降下部
から出力される電圧の微調整を行い、高電圧検出部で検
出する高電圧値の設定を行うものである。
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、第1基準電圧及び第2基準電圧を生成し
て出力する基準電圧発生部と、該第1基準電圧と高電圧
との電圧差を電流に変換する電流変換部と、上記第2基
準電圧に応じて一定の電流を生成して出力する定電流発
生部と、上記電流変換部で変換された電流と、該定電流
発生部から出力される定電流との電流差を電圧に変換す
る電圧変換部と、該電圧変換部で変換された電圧から高
電圧値の検出を行う高電圧検出部とを備えるものであ
る。
請求項9において、上記電圧変換部はカレントミラー回
路で形成され、該カレントミラー回路は、電流変換部で
変換された電流を定電流発生部の出力に入力し、上記高
電圧検出部は、定電流発生部の出力における電圧から高
電圧の検出を行うものである。
請求項10において、上記電流変換部は、ダイオード接
続された少なくとも1つのMOSFETが直列に接続さ
れた電圧レベル変換回路と、該電圧レベル変換回路の入
力に接続されると共にゲートに第1基準電圧が入力さ
れ、電流変換部の入力をなすMOSFETとで形成さ
れ、上記電圧レベル変換回路の出力は負の高電圧が入力
されるものである。
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、ダイオード接続された少なくとも1つの
MOSFETが直列に接続されて形成され、出力が接地
される第1電圧降下回路部と、ダイオード接続された少
なくとも1つのMOSFETが直列に接続されて形成さ
れ、出力に負の高電圧が印加される第2電圧降下回路部
と、所定の基準電圧を生成して出力する基準電圧発生部
と、該第1電圧降下回路部の入力が上記所定の基準電圧
になるように一定の電流を生成すると共に、上記第1及
び第2電圧降下回路部にそれぞれ出力する定電流発生部
と、上記第1電圧降下回路部の入力電圧と第2電圧降下
回路部の入力電圧とを比較して高電圧値を検出する高電
圧検出部とを備えるものである。
づいて、本発明を詳細に説明する。 実施の形態1.図1は、本発明の実施の形態1における
半導体集積回路の高電圧検出回路の例を示した概略の回
路図である。なお、図1は、正の高電圧を検出する高電
圧検出回路を示している。
ントミラー型負荷の差動増幅回路2と、該差動増幅回路
2を制御するnチャネル型MOSFET(以下、nMO
Sトランジスタと呼ぶ)3と、差動増幅回路2の出力信
号の信号レベルを反転するインバータ回路4と、高電圧
入力端子5から入力される正の高電圧Vhを電圧降下さ
せて降下電圧Vdを出力する高電圧降下回路6と、複数
の基準電圧、ここでは、例えばVr1〜Vr4の4種類の電
圧の基準電圧を生成して出力する基準電圧発生回路7
と、基準電圧発生回路7から入力される各基準電圧Vr1
〜Vr4のいずれか1つを差動増幅回路2に出力する基準
電圧切換回路8と、高電圧降下回路6に対して降下電圧
Vdの可変制御を行うと共に、基準電圧切換回路8を制
御する制御回路9とからなる。
ET(以下、pMOSトランジスタと呼ぶ)11,12
及びnMOSトランジスタ13,14で形成されてお
り、pMOSトランジスタ11及び12でカレントミラ
ー回路を形成しており、pMOSトランジスタ11及び
12の各ソースは、電源電圧Vddが入力される電源端子
15にそれぞれ接続されている。pMOSトランジスタ
11及び12の各ゲートは互いに接続され、該接続部は
pMOSトランジスタ11のドレインに接続されてい
る。
MOSトランジスタ13のドレインに接続され、pMO
Sトランジスタ12のドレインはnMOSトランジスタ
14のドレインに接続され、該接続部は差動増幅回路2
の出力をなし、インバータ回路4の入力に接続されてい
る。インバータ回路4の出力は、高電圧検出回路1の出
力をなし、チャージポンプ回路を備え正の高電圧Vhを
出力する高電圧発生回路16の入力に接続されている。
高電圧発生回路16の出力は、所定の回路(図示せず)
に接続されると共に高電圧入力端子5に接続されてい
る。
の各ソースは接続され、該接続部はnMOSトランジス
タ3のドレインに接続され、nMOSトランジスタ3の
ソースは接地されている。nMOSトランジスタ3のゲ
ートには2値の信号が入力され、nMOSトランジスタ
3がオンすると差動増幅回路2は作動し、nMOSトラ
ンジスタ3がオフすると差動増幅回路2は動作を停止す
る。nMOSトランジスタ13のゲートは、高電圧降下
回路6の出力に接続されて降下電圧Vdが入力される。
nMOSトランジスタ14のゲートは、基準電圧切換回
路8の出力に接続されている。基準電圧切換回路8は、
基準電圧発生回路7に接続されて、各基準電圧Vr1〜V
r4がそれぞれ入力され、更に制御回路9に接続されてい
る。
ンジスタMa1〜Man及びnMOSトランジスタMbで形
成されている。ダイオード接続されたnMOSトランジ
スタMa1〜Manは直列に接続されており、nMOSトラ
ンジスタMa1のドレインは高電圧入力端子5に接続さ
れ、nMOSトランジスタManのソースはnMOSトラ
ンジスタMbのドレインに接続され、該接続部は差動増
幅回路2のnMOSトランジスタ13のゲートに接続さ
れている。また、nMOSトランジスタMbのソースは
接地され、ゲートには、所定の電圧Vcsが入力される。
は、ゲート長を十分に短くするか又はゲート幅を十分に
広くした、オン抵抗が十分に小さいnMOSトランジス
タTa1〜Tanがそれぞれ対応して並列に接続され、nM
OSトランジスタTa1〜Tanの各ゲートは、それぞれ制
御回路9に接続されている。なお、nMOSトランジス
タMa1〜Manは、それぞれソースとバックゲート端子と
が接続されており、バックゲート効果によってそれぞれ
のしきい値Vthの変動を防止する。また、nMOSトラ
ンジスタMa1〜Man,Mbは、各ゲートサイズがそれぞ
れ同一であり、飽和領域でそれぞれ動作する。なお、差
動増幅回路2、nMOSトランジスタ3及びインバータ
回路4は高電圧検出部を、高電圧降下回路6は高電圧降
下部を、基準電圧発生回路7は基準電圧発生部を、基準
電圧切換回路8は基準電圧切換部を、制御回路9は制御
部をなす。
ンジスタMbは電流源をなしており、制御回路9が、n
MOSトランジスタTa1〜Tanをすべてオフさせている
場合、nMOSトランジスタMbのゲートに所定の電圧
Vcsが入力されると、nMOSトランジスタMa1〜Man
の直列回路に電流が流れ、各nMOSトランジスタMa1
〜Manのドレイン―ソース間には、電圧Vcsの電圧降下
がそれぞれ発生し、高電圧降下回路6の出力電圧である
降下電圧Vdは、下記(2)式のようになる。 Vd=Vh−n×Vcs …………………(2)
ランジスタTa1〜Tanの内、K個をオンさせたとする
と、高電圧検出回路1で検出される高電圧Vhは、下記
(3)式のようになる。 Vh=Vref+K×Vcs …………………(3) なお、Kは0〜nの整数である。
することにより、基準電圧発生回路7で生成された複数
の基準電圧Vr1〜Vr4のいずれかを選択して差動増幅回
路2の基準電圧Vrefとして出力させる。差動増幅回路
2は、nMOSトランジスタ3がオンすることによって
作動し、高電圧降下回路6から入力される降下電圧V
d、及び基準電圧切換部8から入力される基準電圧Vref
に対して差動増幅を行う。
も小さい場合、インバータ回路4の入力は「L」レベル
となり、高電圧発生回路16には「H」レベルの信号が
入力されることから、高電圧発生回路16は、チャージ
ポンプ回路を作動させて高電圧Vhを上昇させる。次
に、降下電圧Vdが基準電圧Vref以上になると、インバ
ータ回路4の入力は「H」レベルとなり、高電圧発生回
路16には「L」レベルの信号が入力されることから、
高電圧発生回路16は、チャージポンプ回路の作動を停
止させる。
SトランジスタTa1〜Tanの内、オンさせたnMOSト
ランジスタの数Kを変えることにより、降下電圧Vdを
変えると共に、基準電圧切換回路8を制御して、差動増
幅回路2に入力される基準電圧Vrefを変えることによ
って、高電圧検出回路1で検出することができる高電圧
Vh値の微調整を行う。
ける半導体集積回路は、高電圧降下回路6から差動増幅
回路2に入力される降下電圧Vdを変えることができ、
更に差動増幅回路2に入力される基準電圧Vrefを変え
ることができることから、検出することができる高電圧
Vhの値の微調整を行うことができる。更に、高電圧降
下回路6に抵抗を使用せず、nMOSトランジスタで形
成したことから、半導体集積回路を形成するチップの大
きさを小さくすることができ、コストの低減を図ること
ができると共に、消費電流を減少させることができる。
降下回路6にダイオード接続したnMOSトランジスタ
を使用したが、該nMOSトランジスタの代わりにダイ
オード接続したpMOSトランジスタを使用してもよ
く、同様の効果を得ることができる。また、高電圧降下
回路6に使用したnMOSトランジスタMa1〜Manの代
わりに抵抗を使用してもよく、この場合、従来の回路よ
りも抵抗の数を削減することができると共に、配線数の
削減を行うことができる。
態2における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図2は、正の高電圧を
検出する高電圧検出回路を示している。また、図2で
は、図1と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図1との相違点のみ説明す
る。図2における図1との相違点は、図1の基準電圧切
換部8をなくし、図1の高電圧降下回路6内に降下電圧
Vdの微調整を行う微調整回路21を設けたことと、基
準電圧発生回路7を所定の1つの基準電圧を生成して出
力するようにしたことから、図1の高電圧降下回路6を
高電圧降下回路22とし、図1の基準電圧発生回路7を
基準電圧発生回路23とし、図1の制御回路9は、微調
整回路21の制御をも行うことから、制御回路24と
し、これらに伴って、図1の高電圧検出回路1を高電圧
検出回路25としたことにある。
動増幅回路2と、該差動増幅回路2を制御するnMOS
トランジスタ3と、差動増幅回路2の出力信号の信号レ
ベルを反転するインバータ回路4と、高電圧入力端子5
から入力される正の高電圧Vhを電圧降下させて降下電
圧Vdを出力する高電圧降下回路22と、所定の基準電
圧Vrefを生成して出力する基準電圧発生回路23と、
高電圧降下回路22に対して降下電圧Vdの可変制御を
行う制御回路24とからなる。差動増幅回路2のnMO
Sトランジスタ14のゲートは、基準電圧発生回路23
に接続されており、所定の基準電圧Vrefが入力され
る。
ランジスタMa1〜Man、nMOSトランジスタMb及び
微調整回路21で形成されている。更に、微調整回路2
1は、nMOSトランジスタMd1〜Md4,Td1〜Td4、
抵抗Rd1〜Rd3及び3つの抵抗Rd4で形成されている。
ダイオード接続されたnMOSトランジスタMd1のソー
スは、nMOSトランジスタMbのドレインに接続さ
れ、該接続部は差動増幅回路2のnMOSトランジスタ
13のゲートに接続されている。
ンはnMOSトランジスタMd2のソースに接続され、同
様に、nMOSトランジスタMd2のドレインはnMOS
トランジスタMd3のソースに、nMOSトランジスタM
d3のドレインはnMOSトランジスタMd4のソースにそ
れぞれ接続されている。nMOSトランジスタMd4のド
レインは、nMOSトランジスタManのソースに接続さ
れている。
は、nMOSトランジスタTa1〜Tanと同様に、ゲート
長を十分に短くするか又はゲート幅を十分に広くした、
オン抵抗が十分に小さいnMOSトランジスタTd1〜T
d4がそれぞれ対応して並列に接続され、nMOSトラン
ジスタTd1〜Td4の各ゲートは、それぞれ制御回路24
に接続されている。なお、nMOSトランジスタMd1〜
Md4は、nMOSトランジスタMa1〜Man,Mbとゲー
トサイズが同一であり、それぞれ飽和領域で動作すると
共に、それぞれソースとバックゲート端子とが接続され
ており、バックゲート効果によってそれぞれのしきい値
Vthの変動を防止する。
ース間に抵抗Rd4が接続され、ゲート―ドレイン間に抵
抗Rd1が接続されている。nMOSトランジスタMd3
は、ゲート―ソース間に抵抗Rd4が接続され、ゲート―
ドレイン間に抵抗Rd2が接続されている。また、nMO
SトランジスタMd4は、ゲート―ソース間に抵抗Rd4が
接続され、ゲート―ドレイン間に抵抗Rd3が接続されて
いる。ここで、抵抗Rd1の抵抗値をrとすると、抵抗R
d2の抵抗値は2r、抵抗Rd3の抵抗値は3r、抵抗Rd4
の抵抗値は4rとなる。なお、微調整回路21は微調整
部を、高電圧降下回路22は高電圧降下部を、基準電圧
発生回路23は基準電圧発生部を、nMOSトランジス
タMa1〜Man及びTa1〜Tanは電圧降下部をなす。
が、nMOSトランジスタTa1〜Tanをすべてオンさせ
ると共に、微調整回路21のnMOSトランジスタTd1
〜Td3をオンさせ、nMOSトランジスタTd4のみオフ
させた場合、nMOSトランジスタMbのゲートに所定
の電圧Vcsが入力されると、nMOSトランジスタMa1
〜Manの直列回路、及びnMOSトランジスタMd4,T
d3,Td2,Td1の直列回路に電流が流れる。このことか
ら、各nMOSトランジスタMa1〜Manのドレイン―ソ
ース間には、電圧Vcsの電圧降下がそれぞれ発生する。
―ソース間には、電圧Vcsの電圧降下が発生し、nMO
SトランジスタMd4のドレイン―ソース間の電圧降下V
d4、すなわち、微調整回路21における電圧降下は、下
記(4)式のようになる。 Vd4=(7/4)×Vcs =1.75×Vcs …………………(4)
2,Td4がオンし、nMOSトランジスタTd3がオフし
た場合、微調整回路21における電圧降下は1.5×Vc
sとなり、nMOSトランジスタTd1,Td3,Td4がオ
ンし、nMOSトランジスタTd2がオフした場合、微調
整回路21の電圧降下は1.25×Vcsとなる。更に、
nMOSトランジスタTd2〜Td4がオンし、nMOSト
ランジスタTd1がオフした場合、微調整回路21におけ
る電圧降下はVcsとなる。なお、各抵抗Rd1〜Rd4に流
れる電流が、電流源をなすnMOSトランジスタMbが
オンしたときに高電圧降下回路22に流れる電流よりも
十分に小さくなるように、各抵抗Rd1〜Rd4の各抵抗値
が設定されている。
SトランジスタMa1〜Manのそれぞれの電圧降下に対し
て、nMOSトランジスタMd4では1.75倍の電圧降
下を、nMOSトランジスタMd3では1.5倍の電圧降
下を、nMOSトランジスタMd2では1.25倍の電圧
降下を、nMOSトランジスタMd1では同じ電圧降下を
得ることができる。このことから、制御回路24は、n
MOSトランジスタTa1〜Tanの中からオンさせるnM
OSトランジスタの数を選択すると共に、nMOSトラ
ンジスタTd1〜Td4のオンオフを制御することによっ
て、降下電圧Vdを変え、高電圧検出回路25で検出す
ることができる高電圧Vh値の微調整を行う。
の例を用いた高電圧検出回路を示す概略の回路図であ
る。なお、図3では、図2と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に図2との相
違点のみ説明する。図3における図2との相違点は、図
2の微調整回路21の回路構成を変えたことにあり、こ
のことから、図2の微調整回路21を微調整回路31と
し、これに伴って、図2の高電圧降下回路22を高電圧
降下回路32とし、図2の高電圧検出回路25を高電圧
検出回路35としたことにある。
動増幅回路2と、nMOSトランジスタ3と、インバー
タ回路4と、高電圧入力端子5から入力される正の高電
圧Vhを電圧降下させて降下電圧Vdを出力する高電圧降
下回路32と、基準電圧発生回路23と、高電圧降下回
路32に対して降下電圧Vdの可変制御を行う制御回路
24とからなる。なお、微調整回路31は微調整部を、
高電圧降下回路32は高電圧降下部をなす。
ランジスタMa1〜Man、nMOSトランジスタMb及び
微調整回路31で形成されている。更に、微調整回路3
1は、nMOSトランジスタMd1〜Md4,Td1〜Td4、
抵抗Rd1〜Rd3及び3つの抵抗Rd4で形成されている。
ダイオード接続されたnMOSトランジスタMd1のドレ
インは、nMOSトランジスタTd1のソースに接続され
ている。nMOSトランジスタMd2は、ドレインがnM
OSトランジスタTd2のソースに接続され、ゲート―ソ
ース間には抵抗Rd4が、ゲート―ドレイン間には抵抗R
d1が接続されている。
レインがnMOSトランジスタTd3のソースに接続さ
れ、ゲート―ソース間には抵抗Rd4が、ゲート―ドレイ
ン間には抵抗Rd2が接続されている。nMOSトランジ
スタMd4は、ドレインがnMOSトランジスタTd4のソ
ースに接続され、ゲート―ソース間には抵抗Rd4が、ゲ
ート―ドレイン間には抵抗Rd3が接続されている。
レインがnMOSトランジスタManのソースにそれぞれ
接続され、各ゲートが制御回路24に接続されている。
nMOSトランジスタMd1〜Md4の各ソースは、nMO
SトランジスタMbのドレインにそれぞれ接続されてお
り、該接続部は、差動増幅回路2のnMOSトランジス
タ13のゲートに接続されている。
は、nMOSトランジスタTa1〜Tanの内、所望の数だ
けオンさせると共に、nMOSトランジスタTd1〜Td4
のいずれかをオンさせることにより、降下電圧Vdを変
え、高電圧検出回路25で検出することができる高電圧
Vh値の微調整を行う。
の例を用いた高電圧検出回路を示す概略の回路図であ
る。なお、図4では、図2と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に図2との相
違点のみ説明する。図4における図2との相違点は、図
2の微調整回路21の回路構成を変えたことにあり、こ
のことから、図2の微調整回路21を微調整回路41と
し、これに伴って、図2の高電圧降下回路22を高電圧
降下回路42とし、図2の高電圧検出回路25を高電圧
検出回路45としたことにある。
動増幅回路2と、nMOSトランジスタ3と、インバー
タ回路4と、高電圧入力端子5から入力される正の高電
圧Vhを電圧降下させて降下電圧Vdを出力する高電圧降
下回路42と、基準電圧発生回路23と、高電圧降下回
路42に対して降下電圧Vdの可変制御を行う制御回路
24とからなる。なお、微調整回路41は微調整部を、
高電圧降下回路42は高電圧降下部をなす。
ランジスタMa1〜Man、nMOSトランジスタMb及び
微調整回路41で形成されている。更に、微調整回路4
1は、nMOSトランジスタMd1,Td1〜Td4及び抵抗
Rd1〜Rd4で形成されている。nMOSトランジスタM
d1,Td1〜Td4の各ドレインは接続されて、nMOSト
ランジスタManのソースに接続されている。nMOSト
ランジスタTd2のソースは抵抗Rd1を介して、nMOS
トランジスタTd3のソースは抵抗Rd2を介して、nMO
SトランジスタTd4のソースは抵抗Rd3を介してnMO
SトランジスタMd1のゲートにそれぞれ接続されてい
る。
ンは抵抗Rd4を介してnMOSトランジスタMd1に接続
されている。nMOSトランジスタMd1及びTd1の各ソ
ースは接続され、該接続部はnMOSトランジスタMb
のドレインに接続されている。また、nMOSトランジ
スタTd1〜Td4の各ゲートはそれぞれ制御回路24に接
続されている。
は、nMOSトランジスタTa1〜Tanの内、所望の数だ
けオンさせると共に、nMOSトランジスタTd1〜Td4
のオン―オフを制御することにより、降下電圧Vdを変
え、高電圧検出回路45で検出することができる高電圧
Vh値の微調整を行う。例えば、制御回路24は、nM
OSトランジスタTd2〜Td4の少なくとも1つをオンさ
せると共にnMOSトランジスタTd1をオフさせること
により、微調整回路41でnMOSトランジスタMa1〜
Manのそれぞれの電圧降下と同じ電圧降下を得ることが
できる。また、制御回路24は、nMOSトランジスタ
Td1及びTd2をオンさせると共にnMOSトランジスタ
Td3及びTd4をオフさせることによって、微調整回路4
1でnMOSトランジスタMa1〜Manのそれぞれの電圧
降下の1.25倍の電圧降下を得ることができる。
スタTd1及びTd3をオンさせると共にnMOSトランジ
スタTd2及びTd4をオフさせることによって、微調整回
路41でnMOSトランジスタMa1〜Manのそれぞれの
電圧降下の1.5倍の電圧降下を、nMOSトランジス
タTd1及びTd4をオンさせると共にnMOSトランジス
タTd2及びTd3をオフさせることによって、微調整回路
41でnMOSトランジスタMa1〜Manのそれぞれの電
圧降下の1.75倍の電圧降下を得ることができる。
る分圧回路でゲート電位を制御したが、この場合、各抵
抗に流れる電流を電流源の電流よりも十分に小さくする
必要があり、すなわち、各抵抗の抵抗値を大きくする必
要がある。しかし、CMOSプロセスでは大きな抵抗値
の抵抗を形成することは困難であり、高い抵抗値を得る
ためには長抵抗配線を使用しなければならず、チップ面
積が増大するという問題がある。そこで、各抵抗の代わ
りに図5で示すようなデプリーション(depletion)型
MOSFETを使用してもよい。しきい値電圧が負のデ
プリーション型を作ることはCMOSプロセスでは容易
である。
Rd1〜Rd4の各抵抗値は一例であり、これに限定するも
のではない。また、微調整回路21のnMOSトランジ
スタMd2〜Md4の各ドレイン―ソース間に接続された抵
抗による分圧回路の分圧比においても、一例でありこれ
に限定するものではない。
ける半導体集積回路は、高電圧降下回路から差動増幅回
路2に入力される降下電圧Vdをきめ細かく変えること
ができることから、検出することができる高電圧Vhの
値の微調整を行うことができる。更に、高電圧降下回路
に使用する抵抗の数を減少させることができ、減少させ
た抵抗の代わりにnMOSトランジスタで形成したこと
から、半導体集積回路を形成するチップの大きさを小さ
くすることができ、コストの低減を図ることができると
共に、消費電流を減少させることができる。
態3における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図6は、負の高電圧を
検出する高電圧検出回路を示している。また、図6で
は、図1と同じものは同じ符号で示しており、ここでは
その説明を省略する。
MOSトランジスタMf1〜Mfn,52,53、pMOS
トランジスタ54,55、インバータ回路56及び基準
電圧発生回路57で形成されている。ダイオード接続さ
れたnMOSトランジスタMf1〜Mfnは直列に接続され
ており、nMOSトランジスタMf1のドレインはnMO
Sトランジスタ52のソースに接続され、nMOSトラ
ンジスタMfnのソースは、負の高電圧Vlが入力される
高電圧入力端子58に接続されている。
レントミラー回路を形成しており、pMOSトランジス
タ54及び55の各ゲートは接続され、該接続部はpM
OSトランジスタ54のドレインに接続されている。p
MOSトランジスタ54及び55の各ソースはそれぞれ
電源端子15に接続され、pMOSトランジスタ54の
ドレインはnMOSトランジスタ52のドレインに接続
されている。pMOSトランジスタ55のドレインはn
MOSトランジスタ53のドレインに接続され、該接続
部はインバータ回路56の入力に接続され、nMOSト
ランジスタ53のソースは接地されている。
回路51の出力をなし、チャージポンプ回路を備え負の
高電圧Vlを出力する高電圧発生回路59の入力に接続
されている。高電圧発生回路59の出力は、所定の回路
(図示せず)に接続されると共に高電圧入力端子58に
接続されている。また、nMOSトランジスタ52のゲ
ートには、基準電圧発生回路57から基準電圧Vref1が
入力され、pMOSトランジスタ53のゲートには、同
じく基準電圧発生回路57から基準電圧Vref2が入力さ
れており、pMOSトランジスタ53は定電流発生回路
をなしている。
52,53及びpMOSトランジスタ54,55は、そ
れぞれソースとバックゲート端子とが接続されており、
バックゲート効果によってそれぞれのしきい値Vthの変
動を防止する。nMOSトランジスタMf1〜Mfn,5
2,53は、各ゲートサイズがそれぞれ同一であり、飽
和領域でそれぞれ動作する。また、nMOSトランジス
タ52,Mf1〜Mfn及びpMOSトランジスタ54は電
流変換部を、nMOSトランジスタ53は定電流発生部
を、pMOSトランジスタ54及び55は電圧変換部
を、インバータ回路56は高電圧検出部を、基準電圧発
生回路57は基準電圧発生部をなす。更に、基準電圧V
ref1は第1基準電圧を、基準電圧Vref2は第2基準電圧
をなす。
路をなすnMOSトランジスタ53のドレインに流れる
電流Irefは、下記(5)式のようになる。 Iref=(Kp/2)×(W/L)×(Vref2−Vth)2 ………………(5) なお、(5)式において、Wはゲート幅であり、Lはゲ
ート長であり、KpはKp=μ×Coxで表すことができ
る。この場合、μは移動度であり、Coxはゲート酸化膜
容量である。
したカレントミラー回路により、nMOSトランジスタ
Mf1〜Mfn及び52の直列回路に流れる電流IaがnM
OSトランジスタ53のドレインに流入する。このと
き、IaがIrefよりも小さい場合、インバータ回路56
の入力は「L」レベルになり、高電圧発生回路59には
「H」レベルの信号が入力されることから、高電圧発生
回路59は、チャージポンプ回路を作動させて負の高電
圧Vlを低下させる。次に、IaがIrefよりも大きい場
合、インバータ回路56の入力は「H」レベルになり、
高電圧発生回路59には「L」レベルの信号が入力され
ることから、高電圧発生回路59は、チャージポンプ回
路の作動を停止させる。
3のしきい値Vthは同じであり、この場合、nMOSト
ランジスタ53のドレインに流れる電流と同じ電流が、
nMOSトランジスタMf1〜Mfn及び52で形成した直
列回路に流れ、該電流値は下記(6)式のようになる。 Iref=(Kp/2)×(W/L)×{(Vref1−Vl)/(n+1)−Vth)}2 ………… ………(6)
(7)式が得られ、 Vref2=(Vref1−Vl)/(n+1) ……………………(7) (7)式より下記(8)式が得られる。 Vl=Vref1−(n+1)×Vref2 ………………………(8) このように、高電圧検出回路51は、(8)式で示した
ような高電圧Vlを検出することができる。
ける半導体集積回路は、簡単な回路構成で負の高電圧を
検出することができることから、回路を構成する素子数
を削減することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
態4における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図7は、負の高電圧を
検出する高電圧検出回路を示している。また、図7で
は、図1及び図6と同じものは同じ符号で示しており、
ここではその説明を省略する。
個のnMOSトランジスタMg1〜Mgn、m(mは自然
数)個のnMOSトランジスタMk1〜Mkm、pMOSト
ランジスタ72,73及び差動増幅器74,75で形成
されている。ダイオード接続されたnMOSトランジス
タMg1〜Mgnは直列に接続されており、nMOSトラン
ジスタMg1のドレインはpMOSトランジスタ73のド
レインに接続され、該接続部は差動増幅器74の反転端
子に接続されている。nMOSトランジスタMgnのソー
スは、負の高電圧Vlが入力される高電圧入力端子57
に接続され、pMOSトランジスタ73のソースは電源
端子15に接続されている。
の各ゲートは接続され、該接続部は差動増幅器75の出
力に接続されている。ダイオード接続されたnMOSト
ランジスタMk1〜Mkmは直列に接続されており、nMO
SトランジスタMk1のドレインはpMOSトランジスタ
72のドレインに接続され、該接続部は差動増幅器74
及び75の各非反転端子に接続され、nMOSトランジ
スタMkmのソースは接地されている。pMOSトランジ
スタ72のソースは電源端子15に接続され、差動増幅
器75の反転端子には基準電圧Vrefが入力されてい
る。差動増幅器74の出力は、高電圧検出回路71の出
力をなし、高電圧発生回路59の入力に接続されてい
る。
Mk1〜Mkm及びpMOSトランジスタ72,73は、そ
れぞれソースとバックゲート端子とが接続されており、
バックゲート効果によってそれぞれのしきい値Vthの変
動を防止する。nMOSトランジスタMg1〜Mgn及びM
k1〜Mkmは、各ゲートサイズがそれぞれ同一であり、飽
和領域でそれぞれ動作し、pMOSトランジスタ72及
び73においても、各ゲートサイズがそれぞれ同一であ
る。また、nMOSトランジスタMk1〜Mkmは第1電圧
降下回路部を、nMOSトランジスタMg1〜Mgnは第2
電圧降下回路部を、pMOSトランジスタ72,73及
び差動増幅器75は定電流発生部を、差動増幅器74は
高電圧検出部をなす。
5は、フィードバックループを用いて、nMOSトラン
ジスタMk1〜Mkmの直列回路にVrefを発生させる電流
がpMOSトランジスタ72から流れるように、pMO
Sトランジスタ72のゲートに電圧を印加する。該印加
した電圧は同時にpMOSトランジスタ73のゲートに
も印加され、pMOSトランジスタ73から、nMOS
トランジスタMg1〜Mgnで形成された直列回路に電流が
流れる。
になると、pMOSトランジスタ72及び73はそれぞ
れ同一電流を供給し、nMOSトランジスタMg1〜Mgn
の直列回路による電圧降下は、(Vref−Vl)となる。
すなわち、下記(9)式が成り立つ。 Vref−Vl=(n/m)×Vref ………………………………(9)
0)式で示した負の高電圧を検出することができる Vl=−(n/m−1)×Vref ……………………………(10) (10)式から分かるように、nMOSトランジスタの
数であるn及びmを変えることによって、検出すること
ができる高電圧Vlの微調整を行う。
ける半導体集積回路は、nMOSトランジスタMk1〜M
kmの直列回路に流れる電流、及びnMOSトランジスタ
Mg1〜Mgnの直列回路に流れる電流が、温度や電源
電圧に左右されず原理的に同じになることから、環境変
化に対してばらつきの少ない特性を得ることができ、高
電圧の検出精度を向上させることができると共に、検出
することができる高電圧Vlの値の微調整を行うことが
できる。
圧降下部における高電圧の電圧降下を制御すると共に、
基準電圧切換部による基準電圧の切換制御を行って、高
電圧検出部で検出する電圧値の設定を行うようにした。
このことから、高電圧降下部から高電圧検出部に入力さ
れる降下電圧を変えることができ、更に高電圧検出部に
入力される基準電圧を変えることができることから、検
出することができる高電圧の値の微調整を行うことがで
きる。
1において、具体的には、ダイオード接続された少なく
とも1つのMOSFETを直列に接続して形成された電
圧降下回路部と、該電圧降下回路部に直列に接続された
電流源と、電圧降下回路部を形成する各MOSFETの
ドレイン―ソース間をスイッチング動作によってそれぞ
れ短絡する各スイッチング回路部とで上記高電圧降下部
を形成し、各スイッチング回路部のスイッチング動作を
制御して電圧降下回路部による電圧降下値を変えること
によって、高電圧降下部から出力される電圧値を制御す
る。このことから、高電圧降下部に抵抗を使用せず、M
OSFETで形成したことから、上記請求項1の効果に
加えて、半導体集積回路を形成するチップの大きさを小
さくすることができ、コストの低減を図ることができる
と共に、消費電流を減少させることができる。
1において、具体的には、複数の抵抗を直列に接続して
形成された電圧降下回路部と、該電圧降下回路部に直列
に接続された電流源と、電圧降下回路部を形成する各抵
抗にそれぞれ並列に接続された、スイッチング動作によ
って抵抗を短絡させる各スイッチング回路部とで上記高
電圧降下部を形成し、各スイッチング回路部のスイッチ
ング動作を制御して電圧降下回路部による電圧降下値を
変えることによって、高電圧降下部から出力される電圧
値を制御する。このことから、従来よりも抵抗の数を削
減することができると共に、配線数の削減を行うことが
でき、コストの低減を図ることができる。
電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定
の電圧の整数倍未満の電圧降下を行う微調整部と、上記
電圧降下部及び微調整部にそれぞれ電流を供給する電流
源とで高電圧降下部を形成し、電圧降下部及び微調整部
におけるそれぞれの電圧降下を制御して高電圧降下部か
ら出力される電圧を制御し、高電圧検出部で検出する高
電圧値の設定を行う。このことから、高電圧降下部から
高電圧検出部に入力される降下電圧をきめ細かく変える
ことができるため、検出することができる高電圧の値を
更に細かく微調整することができる。更に、高電圧降下
部に使用する抵抗の数を従来よりも減少させることがで
き、半導体集積回路を形成するチップの大きさを小さく
することができ、コストの低減を図ることができると共
に、消費電流を減少させることができる。
4において、具体的には、ダイオード接続された少なく
とも1つのMOSFETを直列に接続して形成された電
圧降下回路と、該電圧降下回路を形成する各MOSFE
Tのドレイン―ソース間をスイッチング動作によってそ
れぞれ短絡する各スイッチング回路からなる第1スイッ
チング回路とで電圧降下部を形成し、第1スイッチング
回路におけるそれぞれのスイッチング回路のスイッチン
グ動作を制御して高電圧の電圧降下を制御し、高電圧検
出部で検出する高電圧値の設定を行う。このことから、
高電圧降下部から高電圧検出部に入力される降下電圧を
変えることができ、検出することができる高電圧の値を
変えることができる。更に、電圧降下部に抵抗を使用せ
ず、MOSFETで形成したことから、半導体集積回路
を形成するチップの大きさを小さくすることができ、コ
ストの低減を図ることができると共に、消費電流を減少
させることができる。
5において、ソース―ドレイン間に抵抗で形成された分
圧回路が接続されると共に該分圧回路によって分圧され
た電圧がゲートに入力される少なくとも1つのMOSF
ETを直列に接続して形成される、電圧降下部で電圧降
下させた降下電圧の微調整を行う微調整回路を備えた。
このことから、高電圧降下部から高電圧検出部に入力さ
れる降下電圧をきめ細かく変えることができるため、検
出することができる高電圧の値を更に細かく微調整する
ことができる。更に、高電圧降下部に使用する抵抗の数
を従来よりも減少させることができ、半導体集積回路を
形成するチップの大きさを小さくすることができ、コス
トの低減を図ることができると共に、消費電流を減少さ
せることができる。
5において、ソース―ドレイン間に抵抗で形成された分
圧回路が接続されると共に該分圧回路によって分圧され
た電圧がゲートに入力されたMOSFETにスイッチン
グ用のMOSFETをそれぞれ直列に接続した少なくと
も1つの直列回路を並列に接続して形成される、上記電
圧降下回路と直列に接続される微調整回路を備えた。こ
のことから、高電圧降下部から高電圧検出部に入力され
る降下電圧をきめ細かく変えることができるため、検出
することができる高電圧の値を更に細かく微調整するこ
とができる。更に、高電圧降下部に使用する抵抗の数を
従来よりも減少させることができ、半導体集積回路を形
成するチップの大きさを小さくすることができ、コスト
の低減を図ることができると共に、消費電流を減少させ
ることができる。
5において、抵抗とスイッチング用のMOSFETとの
少なくとも1つの直列回路がゲート―ドレイン間及びゲ
ート―ソース間に接続されたMOSFETからなる、上
記電圧降下回路と直列に接続される微調整回路を備え
た。このことから、高電圧降下部から高電圧検出部に入
力される降下電圧をきめ細かく変えることができるた
め、検出することができる高電圧の値を更に細かく微調
整することができる。更に、高電圧降下部に使用する抵
抗の数を従来よりも減少させることができ、半導体集積
回路を形成するチップの大きさを小さくすることがで
き、コストの低減を図ることができると共に、消費電流
を減少させることができる。
準電圧と高電圧との電圧差を電流に変換し、該電流と第
2基準電圧に応じて生成した定電流との電流差を電圧に
変換し、該変換された電圧から高電圧値の検出を行う。
このことから、従来よりも簡単な回路構成で負の高電圧
を検出することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
項9において、具体的には、電圧変換部はカレントミラ
ー回路で形成され、該カレントミラー回路によって、電
流変換部で変換された電流が定電流発生部の出力に入力
され、高電圧検出部は、定電流発生部の出力における電
圧から高電圧の検出を行う。このことから、従来よりも
簡単な回路構成で負の高電圧を検出することができ、回
路を構成する素子数を削減することができるため、負の
高電圧検出回路のばらつきを減少させることができ、高
電圧の検出精度を向上させることができると共に、コス
トの削減を図ることができる。
項10において、具体的には、電流変換部は、ダイオー
ド接続された少なくとも1つのMOSFETが直列に接
続された電圧レベル変換回路と、該電圧レベル変換回路
の入力に接続されると共にゲートに第1基準電圧が入力
され、電流変換部の入力をなすMOSFETとで形成さ
れ、上記電圧レベル変換回路の出力は負の高電圧が入力
される。このことから、従来よりも簡単な回路構成で負
の高電圧を検出することができ、回路を構成する素子数
を削減することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
オード接続された少なくとも1つのMOSFETが直列
に接続されて形成され出力が接地された第1電圧降下回
路部に流れる電流、及びダイオード接続された少なくと
も1つのMOSFETが直列に接続されて形成され出力
に負の高電圧が印加される第2電圧降下回路部に流れる
電流が、温度や電源電圧に左右されず原理的に同じにな
ることから、環境変化に対してばらつきの少ない特性を
得ることができ、高電圧の検出精度を向上させることが
できると共に、検出することができる負の高電圧の値の
微調整を行うことができる。
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の他の例を示した概略の回路図であ
る。
路の高電圧検出回路の他の例を示した概略の回路図であ
る。
ある。
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の例を示した概略の回路図である。
の例を示した概略の回路図である。
の他の例を示した概略の回路図である。
路の例を示した概略の回路図である。
2 差動増幅回路、3,Ma1〜Man,Mb,Ta1〜Ta
n,Md1〜Md4,Td1〜Td4,Mf1〜Mfn,Mk1〜Mk
m,Mg1〜Mgn,52,53 nMOSトランジスタ、
4,56 インバータ回路、 5,57 高電圧入力
端子、 6,22,32,42 高電圧降下回路、
7,23 基準電圧発生回路、 8 基準電圧切換回
路、 9,24 制御回路、 21,31,41 微調
整回路、 54,55,72,73pMOSトランジス
タ、 74,75 差動増幅器、 Rd1〜Rd4 抵抗
Claims (12)
- 【請求項1】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、 入力された高電圧を電圧降下させて出力する高電圧降下
部と、 複数の基準電圧を生成して出力する基準電圧発生部と、 該基準電圧発生部から入力された複数の基準電圧を切り
換えて出力する基準電圧切換部と、 上記高電圧降下部から出力された電圧と上記基準電圧切
換部から出力された基準電圧との比較を行って高電圧の
検出を行う高電圧検出部と、 上記高電圧降下部における高電圧の電圧降下を制御する
と共に、基準電圧切換部による基準電圧の切換制御を行
って、高電圧検出部で検出する高電圧値の設定を行う制
御部とを備えることを特徴とする半導体集積回路。 - 【請求項2】 上記高電圧降下部は、ダイオード接続さ
れた少なくとも1つのMOSFETを直列に接続して形
成される、高電圧の電圧降下を行う電圧降下回路部と、
該電圧降下回路部に直列に接続された電流源と、電圧降
下回路部を形成する各MOSFETのドレイン―ソース
間をスイッチング動作によってそれぞれ短絡する各スイ
ッチング回路部とで形成され、上記制御部は、該各スイ
ッチング回路部のスイッチング動作を制御して上記電圧
降下回路部による電圧降下値を変えることによって、高
電圧降下部から出力される電圧値を制御することを特徴
とする請求項1に記載の半導体集積回路。 - 【請求項3】 上記高電圧降下部は、複数の抵抗を直列
に接続して形成される、高電圧の電圧降下を行う電圧降
下回路部と、該電圧降下回路部に直列に接続された電流
源と、上記電圧降下回路部を形成する各抵抗にそれぞれ
並列に接続された、スイッチング動作によって抵抗を短
絡させる各スイッチング回路部とで形成され、上記制御
部は、該各スイッチング回路部のスイッチング動作を制
御して上記電圧降下回路部による電圧降下値を変えるこ
とによって、高電圧降下部から出力される電圧値を制御
することを特徴とする請求項1に記載の半導体集積回
路。 - 【請求項4】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、 入力された高電圧を電圧降下させて出力する高電圧降下
部と、 基準電圧を生成して出力する基準電圧発生部と、 上記高電圧降下部から出力された電圧と上記基準電圧発
生部から出力された基準電圧との比較を行って高電圧の
検出を行う高電圧検出部と、 上記高電圧降下部における高電圧の電圧降下を制御する
と共に、基準電圧切換部による基準電圧の切換制御を行
って、高電圧検出部で検出する高電圧値の設定を行う制
御部とを備え、 上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降
下を行う電圧降下部と、所定の電圧の整数倍未満の電圧
降下を行う微調整部と、上記電圧降下部及び微調整部に
それぞれ電流を供給する電流源とからなり、上記制御部
は、電圧降下部及び微調整部におけるそれぞれの電圧降
下を制御して高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うこと
を特徴とする半導体集積回路。 - 【請求項5】 上記電圧降下部は、ダイオード接続され
た少なくとも1つのMOSFETを直列に接続して形成
された電圧降下回路と、該電圧降下回路を形成する各M
OSFETのドレイン―ソース間をスイッチング動作に
よってそれぞれ短絡する各スイッチング回路からなる第
1スイッチング回路とからなり、上記制御部は、第1ス
イッチング回路におけるそれぞれのスイッチング回路の
スイッチング動作を制御して高電圧の電圧降下を制御す
ることにより高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うこと
を特徴とする請求項4に記載の半導体集積回路。 - 【請求項6】 上記微調整部は、ソース―ドレイン間に
抵抗で形成された分圧回路が接続されると共に該分圧回
路によって分圧された電圧がゲートに入力された少なく
とも1つのMOSFETを直列に接続して形成される、
上記電圧降下回路と直列に接続される微調整回路と、該
微調整回路を形成する各MOSFETのドレイン―ソー
ス間をスイッチング動作によってそれぞれ短絡する各ス
イッチング回路からなる第2スイッチング回路とからな
り、上記制御部は、第2スイッチング回路におけるそれ
ぞれのスイッチング回路のスイッチング動作を制御して
高電圧の電圧降下を微調整することによって高電圧降下
部から出力される電圧の微調整を行い、高電圧検出部で
検出する高電圧値の設定を行うことを特徴とする請求項
5に記載の半導体集積回路。 - 【請求項7】 上記微調整部は、ソース―ドレイン間に
抵抗で形成された分圧回路が接続されると共に該分圧回
路によって分圧された電圧がゲートに入力されたMOS
FETにスイッチング用のMOSFETをそれぞれ直列
に接続した少なくとも1つの直列回路を並列に接続して
形成される、上記電圧降下回路と直列に接続される微調
整回路からなり、上記制御部は、上記スイッチング用の
MOSFETのスイッチング動作を制御して高電圧の電
圧降下を微調整することによって高電圧降下部から出力
される電圧の微調整を行い、高電圧検出部で検出する高
電圧値の設定を行うことを特徴とする請求項5に記載の
半導体集積回路。 - 【請求項8】 上記微調整部は、抵抗とスイッチング用
のMOSFETとの少なくとも1つの直列回路がゲート
―ドレイン間及びゲート―ソース間に接続されたMOS
FETからなる、上記電圧降下回路と直列に接続される
微調整回路からなり、上記制御部は、上記スイッチング
用のMOSFETのスイッチング動作を制御して高電圧
の電圧降下を微調整することによって高電圧降下部から
出力される電圧の微調整を行い、高電圧検出部で検出す
る高電圧値の設定を行うことを特徴とする請求項5に記
載の半導体集積回路。 - 【請求項9】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、 第1基準電圧及び第2基準電圧を生成して出力する基準
電圧発生部と、 該第1基準電圧と高電圧との電圧差を電流に変換する電
流変換部と、 上記第2基準電圧に応じて一定の電流を生成して出力す
る定電流発生部と、 上記電流変換部で変換された電流と、該定電流発生部か
ら出力される定電流との電流差を電圧に変換する電圧変
換部と、 該電圧変換部で変換された電圧から高電圧値の検出を行
う高電圧検出部とを備えることを特徴とする半導体集積
回路。 - 【請求項10】 上記電圧変換部はカレントミラー回路
で形成され、該カレントミラー回路は、電流変換部で変
換された電流を定電流発生部の出力に入力し、上記高電
圧検出部は、定電流発生部の出力における電圧から高電
圧の検出を行うことを特徴とする請求項9に記載の半導
体集積回路。 - 【請求項11】 上記電流変換部は、ダイオード接続さ
れた少なくとも1つのMOSFETが直列に接続された
電圧レベル変換回路と、該電圧レベル変換回路の入力に
接続されると共にゲートに第1基準電圧が入力され、電
流変換部の入力をなすMOSFETとで形成され、上記
電圧レベル変換回路の出力は負の高電圧が入力されるこ
とを特徴とする請求項10に記載の半導体集積回路。 - 【請求項12】 高電圧の検出を行う高電圧検出回路を
有する半導体集積回路において、 ダイオード接続された少なくとも1つのMOSFETが
直列に接続されて形成され、出力が接地される第1電圧
降下回路部と、 ダイオード接続された少なくとも1つのMOSFETが
直列に接続されて形成され、出力に負の高電圧が印加さ
れる第2電圧降下回路部と、 所定の基準電圧を生成して出力する基準電圧発生部と、 該第1電圧降下回路部の入力が上記所定の基準電圧にな
るように一定の電流を生成すると共に、上記第1及び第
2電圧降下回路部にそれぞれ出力する定電流発生部と、 上記第1電圧降下回路部の入力電圧と第2電圧降下回路
部の入力電圧とを比較して高電圧値を検出する高電圧検
出部とを備えることを特徴とする半導体集積回路。
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