JPH10289023A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10289023A JPH10289023A JP9359897A JP9359897A JPH10289023A JP H10289023 A JPH10289023 A JP H10289023A JP 9359897 A JP9359897 A JP 9359897A JP 9359897 A JP9359897 A JP 9359897A JP H10289023 A JPH10289023 A JP H10289023A
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- 238000001514 detection method Methods 0.000 claims abstract description 100
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- 235000002597 Solanum melongena Nutrition 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】 検出精度を向上させることができると共に、
コストの低減及び消費電流の低減を図ることができる高
電圧検出回路を備えた半導体集積回路を得る。 【解決手段】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、入力された高電圧を電圧
降下させて出力する高電圧降下部と、複数の基準電圧を
生成して出力する基準電圧発生部と、基準電圧発生部か
ら入力された複数の基準電圧を切り換えて出力する基準
電圧切換部と、高電圧降下部から出力された電圧と基準
電圧切換部から出力された基準電圧との比較を行って高
電圧の検出を行う高電圧検出部と、高電圧降下部におけ
る高電圧の電圧降下を制御すると共に、基準電圧切換部
による基準電圧の切換制御を行って、高電圧検出部で検
出する高電圧値の設定を行う制御部とを備える。
コストの低減及び消費電流の低減を図ることができる高
電圧検出回路を備えた半導体集積回路を得る。 【解決手段】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、入力された高電圧を電圧
降下させて出力する高電圧降下部と、複数の基準電圧を
生成して出力する基準電圧発生部と、基準電圧発生部か
ら入力された複数の基準電圧を切り換えて出力する基準
電圧切換部と、高電圧降下部から出力された電圧と基準
電圧切換部から出力された基準電圧との比較を行って高
電圧の検出を行う高電圧検出部と、高電圧降下部におけ
る高電圧の電圧降下を制御すると共に、基準電圧切換部
による基準電圧の切換制御を行って、高電圧検出部で検
出する高電圧値の設定を行う制御部とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に半導体集積回路の正又は負の高電圧を検出す
る高電圧検出回路に関する。
関し、特に半導体集積回路の正又は負の高電圧を検出す
る高電圧検出回路に関する。
【０００２】
【従来の技術】電源電圧が印加されていなくとも記憶デ
ータを保持できるメモリとしてフラッシュメモリがあ
り、フラッシュメモリにおいては、データの記憶を行う
メモリセル内のフローティングゲートに電荷を保持する
ことで不揮発性の記憶を行っている。フラッシュメモリ
では、電荷を保持するフローティングゲートに電荷を注
入、又はフローティングゲートから電荷を引き抜いて
“１”又は“０”のデータ記憶状態を作る。このとき、
ファウラーノルドハイム（Fowler-Nordheim）トンネル
現象や、チャネルホットエレクトロンを利用してフロー
ティングゲートとの間で電荷のやり取りを行う。このよ
うな状態を発生させるためには、一般的にデバイスの動
作電源電圧よりも高い電圧が必要となる。
ータを保持できるメモリとしてフラッシュメモリがあ
り、フラッシュメモリにおいては、データの記憶を行う
メモリセル内のフローティングゲートに電荷を保持する
ことで不揮発性の記憶を行っている。フラッシュメモリ
では、電荷を保持するフローティングゲートに電荷を注
入、又はフローティングゲートから電荷を引き抜いて
“１”又は“０”のデータ記憶状態を作る。このとき、
ファウラーノルドハイム（Fowler-Nordheim）トンネル
現象や、チャネルホットエレクトロンを利用してフロー
ティングゲートとの間で電荷のやり取りを行う。このよ
うな状態を発生させるためには、一般的にデバイスの動
作電源電圧よりも高い電圧が必要となる。
【０００３】図８は、正の高電圧を検出する従来の高電
圧検出回路の例を示した概略の回路図である。図８にお
いて、高電圧検出回路２００は、カレントミラー型負荷
の差動増幅回路２０１と、該差動増幅回路２０１を制御
するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳトラン
ジスタと呼ぶ）２０２と、高電圧入力端子２０３から入
力される正の高電圧Ｖhを分圧するための抵抗２０４及
び２０５と、インバータ回路２０６とで形成されてい
る。高電圧入力端子２０３は、抵抗２０４及び２０５を
介して接地されており、差動増幅回路２０１の一方の入
力端子には基準電圧発生回路２０７で生成され出力され
た基準電圧Ｖrefが入力され、他方の入力端子は、抵抗
２０４及び２０５の接続部に接続されて高電圧入力端子
２０３から入力された高電圧Ｖhを分圧した電圧Ｖdivが
入力される。
圧検出回路の例を示した概略の回路図である。図８にお
いて、高電圧検出回路２００は、カレントミラー型負荷
の差動増幅回路２０１と、該差動増幅回路２０１を制御
するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳトラン
ジスタと呼ぶ）２０２と、高電圧入力端子２０３から入
力される正の高電圧Ｖhを分圧するための抵抗２０４及
び２０５と、インバータ回路２０６とで形成されてい
る。高電圧入力端子２０３は、抵抗２０４及び２０５を
介して接地されており、差動増幅回路２０１の一方の入
力端子には基準電圧発生回路２０７で生成され出力され
た基準電圧Ｖrefが入力され、他方の入力端子は、抵抗
２０４及び２０５の接続部に接続されて高電圧入力端子
２０３から入力された高電圧Ｖhを分圧した電圧Ｖdivが
入力される。
【０００４】差動増幅回路２０１の出力はインバータ回
路２０６の入力に接続され、インバータ回路２０６の出
力は、高電圧検出回路２００の出力をなし、チャージポ
ンプ回路を備え正の高電圧Ｖhを出力する高電圧発生回
路２０８の入力に接続されている。高電圧発生回路２０
８の出力は、所定の回路（図示せず）に接続されると共
に高電圧入力端子２０３に接続されている。また、ｎＭ
ＯＳトランジスタ２０２のゲートには２値の信号が入力
され、ｎＭＯＳトランジスタ２０２がオンすると差動増
幅回路２０１は作動し、ｎＭＯＳトランジスタ２０２が
オフすると差動増幅回路２０１は動作を停止する。
路２０６の入力に接続され、インバータ回路２０６の出
力は、高電圧検出回路２００の出力をなし、チャージポ
ンプ回路を備え正の高電圧Ｖhを出力する高電圧発生回
路２０８の入力に接続されている。高電圧発生回路２０
８の出力は、所定の回路（図示せず）に接続されると共
に高電圧入力端子２０３に接続されている。また、ｎＭ
ＯＳトランジスタ２０２のゲートには２値の信号が入力
され、ｎＭＯＳトランジスタ２０２がオンすると差動増
幅回路２０１は作動し、ｎＭＯＳトランジスタ２０２が
オフすると差動増幅回路２０１は動作を停止する。
【０００５】上記のような構成において、抵抗２０４及
び抵抗２０５で分圧された分圧電圧Ｖdivは、 Ｖdiv＝Ｖh×Ｒb／(Ｒa＋Ｒb) で表すことができる。なお、上記Ｒaは抵抗２０４の抵
抗値を、Ｒbは抵抗２０５の抵抗値を示している。
び抵抗２０５で分圧された分圧電圧Ｖdivは、 Ｖdiv＝Ｖh×Ｒb／(Ｒa＋Ｒb) で表すことができる。なお、上記Ｒaは抵抗２０４の抵
抗値を、Ｒbは抵抗２０５の抵抗値を示している。
【０００６】差動増幅回路２０１は、分圧電圧Ｖdiv
と、基準電圧Ｖrefとの比較を行っており、Ｖdiv＜Ｖre
fのとき出力が「Ｌ」レベルとなり、インバータ回路２
０６の出力が「Ｈ」レベルとなって、高電圧発生回路２
０８は、チャージポンプ回路を作動させて高電圧Ｖhの
昇圧を行う。一方、差動増幅回路２０１は、Ｖdiv＞Ｖr
efのとき出力が「Ｈ」レベルとなり、インバータ回路２
０６の出力が「Ｌ」レベルとなって、高電圧発生回路２
０８は、チャージポンプ回路の動作を停止させる。この
ように、高電圧検出回路２００は、Ｖdiv＝Ｖh×Ｒb／
(Ｒa＋Ｒb)＞Ｖrefのとき、すなわち、Ｖh＞Ｖref×(Ｒ
a＋Ｒb)／Ｒbのとき、出力が「Ｌ」レベルとなり、高電
圧ＶhがＶref×(Ｒa＋Ｒb)／Ｒb以下であるか否かを検
出することができる。
と、基準電圧Ｖrefとの比較を行っており、Ｖdiv＜Ｖre
fのとき出力が「Ｌ」レベルとなり、インバータ回路２
０６の出力が「Ｈ」レベルとなって、高電圧発生回路２
０８は、チャージポンプ回路を作動させて高電圧Ｖhの
昇圧を行う。一方、差動増幅回路２０１は、Ｖdiv＞Ｖr
efのとき出力が「Ｈ」レベルとなり、インバータ回路２
０６の出力が「Ｌ」レベルとなって、高電圧発生回路２
０８は、チャージポンプ回路の動作を停止させる。この
ように、高電圧検出回路２００は、Ｖdiv＝Ｖh×Ｒb／
(Ｒa＋Ｒb)＞Ｖrefのとき、すなわち、Ｖh＞Ｖref×(Ｒ
a＋Ｒb)／Ｒbのとき、出力が「Ｌ」レベルとなり、高電
圧ＶhがＶref×(Ｒa＋Ｒb)／Ｒb以下であるか否かを検
出することができる。
【０００７】しかし、図８で示した高電圧検出回路２０
０では、高電圧Ｖhを２つの抵抗２０４及び２０５で分
圧するため、１つの分圧電圧Ｖdivの値しか検出するこ
とができず、種々の高電圧を検出することができなかっ
た。そこで、図９で示すように、抵抗２０４を、ｎ（ｎ
は自然数）個の抵抗Ｒ1〜Ｒnを直列に接続した直列回路
に置き換え、各抵抗Ｒ1〜Ｒnには、ゲートサイズが十分
に小さいｎＭＯＳトランジスタＴ1〜Ｔnがそれぞれ対応
して並列に接続される。
０では、高電圧Ｖhを２つの抵抗２０４及び２０５で分
圧するため、１つの分圧電圧Ｖdivの値しか検出するこ
とができず、種々の高電圧を検出することができなかっ
た。そこで、図９で示すように、抵抗２０４を、ｎ（ｎ
は自然数）個の抵抗Ｒ1〜Ｒnを直列に接続した直列回路
に置き換え、各抵抗Ｒ1〜Ｒnには、ゲートサイズが十分
に小さいｎＭＯＳトランジスタＴ1〜Ｔnがそれぞれ対応
して並列に接続される。
【０００８】更に、各ｎＭＯＳトランジスタＴ1〜Ｔnの
ゲートは、それぞれ制御回路２１１に接続され、制御回
路２１１によって各ｎＭＯＳトランジスタＴ1〜Ｔnのオ
ンオフを制御することにより、抵抗Ｒ1〜Ｒnで形成され
た直列回路におけるトータルの抵抗値を変えるようにし
た。このようにすることにより、分圧電圧Ｖdivを制御
回路２１１で制御することができ、種々の高電圧値を検
出することができた。
ゲートは、それぞれ制御回路２１１に接続され、制御回
路２１１によって各ｎＭＯＳトランジスタＴ1〜Ｔnのオ
ンオフを制御することにより、抵抗Ｒ1〜Ｒnで形成され
た直列回路におけるトータルの抵抗値を変えるようにし
た。このようにすることにより、分圧電圧Ｖdivを制御
回路２１１で制御することができ、種々の高電圧値を検
出することができた。
【０００９】次に、負の高電圧を検出する従来の回路に
ついて説明する。図１０は、負の高電圧を検出する従来
の高電圧検出回路の例を示した概略の回路図である。図
１０において、高電圧検出回路２２０は、カレントミラ
ー型負荷の差動増幅回路２２１、該差動増幅回路２２１
を制御するｎＭＯＳトランジスタ２２２及びインバータ
回路２２３からなる差動センスアンプ２２４と、ｐチャ
ネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタと呼
ぶ）２２５及び２２６からなるレベルコンバータ２２７
と、ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９と
で形成されている。
ついて説明する。図１０は、負の高電圧を検出する従来
の高電圧検出回路の例を示した概略の回路図である。図
１０において、高電圧検出回路２２０は、カレントミラ
ー型負荷の差動増幅回路２２１、該差動増幅回路２２１
を制御するｎＭＯＳトランジスタ２２２及びインバータ
回路２２３からなる差動センスアンプ２２４と、ｐチャ
ネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタと呼
ぶ）２２５及び２２６からなるレベルコンバータ２２７
と、ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９と
で形成されている。
【００１０】ｐＭＯＳトランジスタ２２５，２２６及び
ｎＭＯＳトランジスタＭ1〜Ｍn，２２９は、それぞれソ
ースとバックゲート端子とが接続されており、バックゲ
ート効果によってそれぞれのしきい値Ｖthの変動を防止
する。また、ｐＭＯＳトランジスタ２２６及びｎＭＯＳ
トランジスタＭ1〜Ｍn，２２８，２２９は、それぞれダ
イオード接続されている。
ｎＭＯＳトランジスタＭ1〜Ｍn，２２９は、それぞれソ
ースとバックゲート端子とが接続されており、バックゲ
ート効果によってそれぞれのしきい値Ｖthの変動を防止
する。また、ｐＭＯＳトランジスタ２２６及びｎＭＯＳ
トランジスタＭ1〜Ｍn，２２８，２２９は、それぞれダ
イオード接続されている。
【００１１】ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，
２２９を直列に接続し、該直列回路は、負の高電圧Ｖl
が入力される高電圧入力端子２３０と電源電圧Ｖddが入
力される電源端子２３１との間に接続されている。ｎＭ
ＯＳトランジスタ２２８のゲートには基準電圧発生回路
２３２で生成された基準電圧ＶrefAが入力され、ｎＭＯ
Ｓトランジスタ２２８と電源端子２３１との間にｎＭＯ
Ｓトランジスタ２２９が接続されている。レベルコンバ
ータ２２７を形成するｐＭＯＳトランジスタ２２５及び
２２６は直列に接続されて、電源端子２３１と接地間に
接続され、電源端子２３１側に接続されたｐＭＯＳトラ
ンジスタ２２５のゲートは、ｎＭＯＳトランジスタ２２
８及び２２９との接続部に接続されている。
２２９を直列に接続し、該直列回路は、負の高電圧Ｖl
が入力される高電圧入力端子２３０と電源電圧Ｖddが入
力される電源端子２３１との間に接続されている。ｎＭ
ＯＳトランジスタ２２８のゲートには基準電圧発生回路
２３２で生成された基準電圧ＶrefAが入力され、ｎＭＯ
Ｓトランジスタ２２８と電源端子２３１との間にｎＭＯ
Ｓトランジスタ２２９が接続されている。レベルコンバ
ータ２２７を形成するｐＭＯＳトランジスタ２２５及び
２２６は直列に接続されて、電源端子２３１と接地間に
接続され、電源端子２３１側に接続されたｐＭＯＳトラ
ンジスタ２２５のゲートは、ｎＭＯＳトランジスタ２２
８及び２２９との接続部に接続されている。
【００１２】レベルコンバータ２２７におけるｐＭＯＳ
トランジスタ２２５及び２２６の接続部は、差動センス
アンプ２２４における差動増幅回路２２１の一方の入力
に接続され、他方の入力には基準電圧発生回路２３２で
生成された基準電圧ＶrefBが入力されている。また、差
動増幅回路２２１の出力はインバータ回路２２３の入力
に接続され、インバータ回路２２３の出力は、高電圧検
出回路２２０の出力をなし、チャージポンプ回路を備え
負の高電圧Ｖlを出力する高電圧発生回路２３３の入力
に接続されている。高電圧発生回路２３３の出力は、所
定の回路（図示せず）に接続されると共に高電圧入力端
子２３０に接続されている。また、ｎＭＯＳトランジス
タ２２２のゲートには２値の信号が入力され、ｎＭＯＳ
トランジスタ２２２がオンすると差動増幅回路２２１は
作動し、ｎＭＯＳトランジスタ２２２がオフすると差動
増幅回路２２１は動作を停止する。
トランジスタ２２５及び２２６の接続部は、差動センス
アンプ２２４における差動増幅回路２２１の一方の入力
に接続され、他方の入力には基準電圧発生回路２３２で
生成された基準電圧ＶrefBが入力されている。また、差
動増幅回路２２１の出力はインバータ回路２２３の入力
に接続され、インバータ回路２２３の出力は、高電圧検
出回路２２０の出力をなし、チャージポンプ回路を備え
負の高電圧Ｖlを出力する高電圧発生回路２３３の入力
に接続されている。高電圧発生回路２３３の出力は、所
定の回路（図示せず）に接続されると共に高電圧入力端
子２３０に接続されている。また、ｎＭＯＳトランジス
タ２２２のゲートには２値の信号が入力され、ｎＭＯＳ
トランジスタ２２２がオンすると差動増幅回路２２１は
作動し、ｎＭＯＳトランジスタ２２２がオフすると差動
増幅回路２２１は動作を停止する。
【００１３】上記のような構成において、ダイオード接
続されたｎＭＯＳトランジスタＭ1〜Ｍn、及びゲートに
基準電圧ＶrefAが入力されるｎＭＯＳトランジスタ２２
８で形成された直列回路は、基準電圧ＶrefAと負の高電
圧Ｖlとの電圧差に応じて電流が流れる。該電流は、ダ
イオード接続されたｎＭＯＳトランジスタ２２９から流
れ、ｎＭＯＳトランジスタ２２９のソースとドレインと
の間に電圧Ｖａが発生する。ここで、ｎＭＯＳトランジ
スタＭ1〜Ｍn、２２８及び２２９は、各ゲートサイズが
すべて同一であり、すべてオンしている場合、下記
（１）式が成り立つ。 (ＶrefA−Ｖl)／(ｎ＋１)＝Ｖａ ……………………（１）
続されたｎＭＯＳトランジスタＭ1〜Ｍn、及びゲートに
基準電圧ＶrefAが入力されるｎＭＯＳトランジスタ２２
８で形成された直列回路は、基準電圧ＶrefAと負の高電
圧Ｖlとの電圧差に応じて電流が流れる。該電流は、ダ
イオード接続されたｎＭＯＳトランジスタ２２９から流
れ、ｎＭＯＳトランジスタ２２９のソースとドレインと
の間に電圧Ｖａが発生する。ここで、ｎＭＯＳトランジ
スタＭ1〜Ｍn、２２８及び２２９は、各ゲートサイズが
すべて同一であり、すべてオンしている場合、下記
（１）式が成り立つ。 (ＶrefA−Ｖl)／(ｎ＋１)＝Ｖａ ……………………（１）
【００１４】上記レベルコンバータ２２７は、入力され
た電圧Ｖａを接地電位から見た電圧Ｖａに変換し、差動
増幅回路２２１は、レベルコンバータ２２７で変換され
た電圧Ｖａと、基準電圧ＶrefBとの比較を行う。すなわ
ち、(ＶrefA−Ｖl)／(ｎ＋１)とＶrefBとの比較を行う
ことになり、更に、Ｖlと{ＶrefA−(ｎ＋１)×ＶrefB}
との比較を行うことになり、ｎに大きな整数値を使用す
ることによって負の高電圧を検出することができる。
た電圧Ｖａを接地電位から見た電圧Ｖａに変換し、差動
増幅回路２２１は、レベルコンバータ２２７で変換され
た電圧Ｖａと、基準電圧ＶrefBとの比較を行う。すなわ
ち、(ＶrefA−Ｖl)／(ｎ＋１)とＶrefBとの比較を行う
ことになり、更に、Ｖlと{ＶrefA−(ｎ＋１)×ＶrefB}
との比較を行うことになり、ｎに大きな整数値を使用す
ることによって負の高電圧を検出することができる。
【００１５】
【発明が解決しようとする課題】しかし、図９で示した
正の高電圧検出回路２１０では、分圧電圧Ｖdivを微調
整できるようにするには抵抗Ｒ1〜Ｒnの段数を増やす必
要があり、制御回路２１１の出力が増加して回路規模が
大きくなると共に、チップの大きさが大きくなる要因で
ある抵抗の数を増やすことからチップの大きさが大きく
なり、これらのことから、コストが増加するという問題
があった。また、図１０で示した負の高電圧検出回路２
２０では、回路を構成する素子数が多いことから、検出
精度の低下を招くと共にコストが増加するという問題が
あった。更に、半導体集積回路において、消費電流の低
減を図ることは常に課せられた課題である。
正の高電圧検出回路２１０では、分圧電圧Ｖdivを微調
整できるようにするには抵抗Ｒ1〜Ｒnの段数を増やす必
要があり、制御回路２１１の出力が増加して回路規模が
大きくなると共に、チップの大きさが大きくなる要因で
ある抵抗の数を増やすことからチップの大きさが大きく
なり、これらのことから、コストが増加するという問題
があった。また、図１０で示した負の高電圧検出回路２
２０では、回路を構成する素子数が多いことから、検出
精度の低下を招くと共にコストが増加するという問題が
あった。更に、半導体集積回路において、消費電流の低
減を図ることは常に課せられた課題である。
【００１６】本発明は、上記問題を解決するためになさ
れたものであり、検出精度を向上させることができると
共に、コストの低減及び消費電流の低減を図ることがで
きる高電圧検出回路を備えた半導体集積回路を得ること
を目的とする。
れたものであり、検出精度を向上させることができると
共に、コストの低減及び消費電流の低減を図ることがで
きる高電圧検出回路を備えた半導体集積回路を得ること
を目的とする。
【００１７】なお、本発明の半導体集積回路と目的及び
構成が異なるが、検出電圧と共に、ＶＲＥＦも調整して
比較器に入力する、磁気記録再生装置におけるバッテリ
電圧検出回路が、特開平５―１６４７９２号公報で開示
されており、ＶＲＥＦをステップ的に切り替える内部電
圧発生回路が、アメリカ特許第５２８３７６２号の明細
書で開示されている。
構成が異なるが、検出電圧と共に、ＶＲＥＦも調整して
比較器に入力する、磁気記録再生装置におけるバッテリ
電圧検出回路が、特開平５―１６４７９２号公報で開示
されており、ＶＲＥＦをステップ的に切り替える内部電
圧発生回路が、アメリカ特許第５２８３７６２号の明細
書で開示されている。
【００１８】
【課題を解決するための手段】この発明に係る半導体集
積回路は、高電圧の検出を行う高電圧検出回路を有する
半導体集積回路において、入力された高電圧を電圧降下
させて出力する高電圧降下部と、複数の基準電圧を生成
して出力する基準電圧発生部と、該基準電圧発生部から
入力された複数の基準電圧を切り換えて出力する基準電
圧切換部と、上記高電圧降下部から出力された電圧と上
記基準電圧切換部から出力された基準電圧との比較を行
って高電圧の検出を行う高電圧検出部と、上記高電圧降
下部における高電圧の電圧降下を制御すると共に、基準
電圧切換部による基準電圧の切換制御を行って、高電圧
検出部で検出する高電圧値の設定を行う制御部とを備え
るものである。
積回路は、高電圧の検出を行う高電圧検出回路を有する
半導体集積回路において、入力された高電圧を電圧降下
させて出力する高電圧降下部と、複数の基準電圧を生成
して出力する基準電圧発生部と、該基準電圧発生部から
入力された複数の基準電圧を切り換えて出力する基準電
圧切換部と、上記高電圧降下部から出力された電圧と上
記基準電圧切換部から出力された基準電圧との比較を行
って高電圧の検出を行う高電圧検出部と、上記高電圧降
下部における高電圧の電圧降下を制御すると共に、基準
電圧切換部による基準電圧の切換制御を行って、高電圧
検出部で検出する高電圧値の設定を行う制御部とを備え
るものである。
【００１９】また、この発明に係る半導体集積回路は、
請求項１において、上記高電圧降下部は、ダイオード接
続された少なくとも１つのＭＯＳＦＥＴを直列に接続し
て形成される、高電圧の電圧降下を行う電圧降下回路部
と、該電圧降下回路部に直列に接続された電流源と、電
圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソ
ース間をスイッチング動作によってそれぞれ短絡する各
スイッチング回路部とで形成され、上記制御部は、該各
スイッチング回路部のスイッチング動作を制御して上記
電圧降下回路部による電圧降下値を変えることによっ
て、高電圧降下部から出力される電圧値を制御するもの
である。
請求項１において、上記高電圧降下部は、ダイオード接
続された少なくとも１つのＭＯＳＦＥＴを直列に接続し
て形成される、高電圧の電圧降下を行う電圧降下回路部
と、該電圧降下回路部に直列に接続された電流源と、電
圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソ
ース間をスイッチング動作によってそれぞれ短絡する各
スイッチング回路部とで形成され、上記制御部は、該各
スイッチング回路部のスイッチング動作を制御して上記
電圧降下回路部による電圧降下値を変えることによっ
て、高電圧降下部から出力される電圧値を制御するもの
である。
【００２０】また、この発明に係る半導体集積回路は、
請求項１において、上記高電圧降下部は、複数の抵抗を
直列に接続して形成される、高電圧の電圧降下を行う電
圧降下回路部と、該電圧降下回路部に直列に接続された
電流源と、上記電圧降下回路部を形成する各抵抗にそれ
ぞれ並列に接続された、スイッチング動作によって抵抗
を短絡させる各スイッチング回路部とで形成され、上記
制御部は、該各スイッチング回路部のスイッチング動作
を制御して上記電圧降下回路部による電圧降下値を変え
ることによって、高電圧降下部から出力される電圧値を
制御するものである。
請求項１において、上記高電圧降下部は、複数の抵抗を
直列に接続して形成される、高電圧の電圧降下を行う電
圧降下回路部と、該電圧降下回路部に直列に接続された
電流源と、上記電圧降下回路部を形成する各抵抗にそれ
ぞれ並列に接続された、スイッチング動作によって抵抗
を短絡させる各スイッチング回路部とで形成され、上記
制御部は、該各スイッチング回路部のスイッチング動作
を制御して上記電圧降下回路部による電圧降下値を変え
ることによって、高電圧降下部から出力される電圧値を
制御するものである。
【００２１】また、この発明に係る半導体集積回路は、
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、入力された高電圧を電圧降下させて出力
する高電圧降下部と、基準電圧を生成して出力する基準
電圧発生部と、高電圧降下部から出力された電圧と上記
基準電圧発生部から出力された基準電圧との比較を行っ
て高電圧の検出を行う高電圧検出部と、上記高電圧降下
部における高電圧の電圧降下を制御すると共に、基準電
圧切換部による基準電圧の切換制御を行って、高電圧検
出部で検出する高電圧値の設定を行う制御部とを備え、
上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降
下を行う電圧降下部と、所定の電圧の整数倍未満の電圧
降下を行う微調整部と、上記電圧降下部及び微調整部に
それぞれ電流を供給する電流源とからなり、上記制御部
は、電圧降下部及び微調整部におけるそれぞれの電圧降
下を制御して高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うもの
である。
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、入力された高電圧を電圧降下させて出力
する高電圧降下部と、基準電圧を生成して出力する基準
電圧発生部と、高電圧降下部から出力された電圧と上記
基準電圧発生部から出力された基準電圧との比較を行っ
て高電圧の検出を行う高電圧検出部と、上記高電圧降下
部における高電圧の電圧降下を制御すると共に、基準電
圧切換部による基準電圧の切換制御を行って、高電圧検
出部で検出する高電圧値の設定を行う制御部とを備え、
上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降
下を行う電圧降下部と、所定の電圧の整数倍未満の電圧
降下を行う微調整部と、上記電圧降下部及び微調整部に
それぞれ電流を供給する電流源とからなり、上記制御部
は、電圧降下部及び微調整部におけるそれぞれの電圧降
下を制御して高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うもの
である。
【００２２】また、この発明に係る半導体集積回路は、
請求項４において、上記電圧降下部は、ダイオード接続
された少なくとも１つのＭＯＳＦＥＴを直列に接続して
形成された電圧降下回路と、該電圧降下回路を形成する
各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動
作によってそれぞれ短絡する各スイッチング回路からな
る第１スイッチング回路とからなり、上記制御部は、第
１スイッチング回路におけるそれぞれのスイッチング回
路のスイッチング動作を制御して高電圧の電圧降下を制
御することにより高電圧降下部から出力される電圧を制
御し、高電圧検出部で検出する高電圧値の設定を行うも
のである。
請求項４において、上記電圧降下部は、ダイオード接続
された少なくとも１つのＭＯＳＦＥＴを直列に接続して
形成された電圧降下回路と、該電圧降下回路を形成する
各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動
作によってそれぞれ短絡する各スイッチング回路からな
る第１スイッチング回路とからなり、上記制御部は、第
１スイッチング回路におけるそれぞれのスイッチング回
路のスイッチング動作を制御して高電圧の電圧降下を制
御することにより高電圧降下部から出力される電圧を制
御し、高電圧検出部で検出する高電圧値の設定を行うも
のである。
【００２３】また、この発明に係る半導体集積回路は、
請求項５において、上記微調整部は、ソース―ドレイン
間に抵抗で形成された分圧回路が接続されると共に該分
圧回路によって分圧された電圧がゲートに入力された少
なくとも１つのＭＯＳＦＥＴを直列に接続して形成され
る、上記電圧降下回路と直列に接続される微調整回路
と、該微調整回路を形成する各ＭＯＳＦＥＴのドレイン
―ソース間をスイッチング動作によってそれぞれ短絡す
る各スイッチング回路からなる第２スイッチング回路と
からなり、上記制御部は、第２スイッチング回路におけ
るそれぞれのスイッチング回路のスイッチング動作を制
御して高電圧の電圧降下を微調整することによって高電
圧降下部から出力される電圧の微調整を行い、高電圧検
出部で検出する高電圧値の設定を行うものである。
請求項５において、上記微調整部は、ソース―ドレイン
間に抵抗で形成された分圧回路が接続されると共に該分
圧回路によって分圧された電圧がゲートに入力された少
なくとも１つのＭＯＳＦＥＴを直列に接続して形成され
る、上記電圧降下回路と直列に接続される微調整回路
と、該微調整回路を形成する各ＭＯＳＦＥＴのドレイン
―ソース間をスイッチング動作によってそれぞれ短絡す
る各スイッチング回路からなる第２スイッチング回路と
からなり、上記制御部は、第２スイッチング回路におけ
るそれぞれのスイッチング回路のスイッチング動作を制
御して高電圧の電圧降下を微調整することによって高電
圧降下部から出力される電圧の微調整を行い、高電圧検
出部で検出する高電圧値の設定を行うものである。
【００２４】また、この発明に係る半導体集積回路は、
請求項５において、上記微調整部は、ソース―ドレイン
間に抵抗で形成された分圧回路が接続されると共に該分
圧回路によって分圧された電圧がゲートに入力されたＭ
ＯＳＦＥＴにスイッチング用のＭＯＳＦＥＴをそれぞれ
直列に接続した少なくとも１つの直列回路を並列に接続
して形成される、上記電圧降下回路と直列に接続される
微調整回路からなり、上記制御部は、上記スイッチング
用のＭＯＳＦＥＴのスイッチング動作を制御して高電圧
の電圧降下を微調整することによって高電圧降下部から
出力される電圧の微調整を行い、高電圧検出部で検出す
る高電圧値の設定を行うものである。
請求項５において、上記微調整部は、ソース―ドレイン
間に抵抗で形成された分圧回路が接続されると共に該分
圧回路によって分圧された電圧がゲートに入力されたＭ
ＯＳＦＥＴにスイッチング用のＭＯＳＦＥＴをそれぞれ
直列に接続した少なくとも１つの直列回路を並列に接続
して形成される、上記電圧降下回路と直列に接続される
微調整回路からなり、上記制御部は、上記スイッチング
用のＭＯＳＦＥＴのスイッチング動作を制御して高電圧
の電圧降下を微調整することによって高電圧降下部から
出力される電圧の微調整を行い、高電圧検出部で検出す
る高電圧値の設定を行うものである。
【００２５】また、この発明に係る半導体集積回路は、
請求項５において、上記微調整部は、抵抗とスイッチン
グ用のＭＯＳＦＥＴとの少なくとも１つの直列回路がゲ
ート―ドレイン間及びゲート―ソース間に接続されたＭ
ＯＳＦＥＴからなる、上記電圧降下回路と直列に接続さ
れる微調整回路からなり、上記制御部は、上記スイッチ
ング用のＭＯＳＦＥＴのスイッチング動作を制御して高
電圧の電圧降下を微調整することによって高電圧降下部
から出力される電圧の微調整を行い、高電圧検出部で検
出する高電圧値の設定を行うものである。
請求項５において、上記微調整部は、抵抗とスイッチン
グ用のＭＯＳＦＥＴとの少なくとも１つの直列回路がゲ
ート―ドレイン間及びゲート―ソース間に接続されたＭ
ＯＳＦＥＴからなる、上記電圧降下回路と直列に接続さ
れる微調整回路からなり、上記制御部は、上記スイッチ
ング用のＭＯＳＦＥＴのスイッチング動作を制御して高
電圧の電圧降下を微調整することによって高電圧降下部
から出力される電圧の微調整を行い、高電圧検出部で検
出する高電圧値の設定を行うものである。
【００２６】また、この発明に係る半導体集積回路は、
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、第１基準電圧及び第２基準電圧を生成し
て出力する基準電圧発生部と、該第１基準電圧と高電圧
との電圧差を電流に変換する電流変換部と、上記第２基
準電圧に応じて一定の電流を生成して出力する定電流発
生部と、上記電流変換部で変換された電流と、該定電流
発生部から出力される定電流との電流差を電圧に変換す
る電圧変換部と、該電圧変換部で変換された電圧から高
電圧値の検出を行う高電圧検出部とを備えるものであ
る。
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、第１基準電圧及び第２基準電圧を生成し
て出力する基準電圧発生部と、該第１基準電圧と高電圧
との電圧差を電流に変換する電流変換部と、上記第２基
準電圧に応じて一定の電流を生成して出力する定電流発
生部と、上記電流変換部で変換された電流と、該定電流
発生部から出力される定電流との電流差を電圧に変換す
る電圧変換部と、該電圧変換部で変換された電圧から高
電圧値の検出を行う高電圧検出部とを備えるものであ
る。
【００２７】また、この発明に係る半導体集積回路は、
請求項９において、上記電圧変換部はカレントミラー回
路で形成され、該カレントミラー回路は、電流変換部で
変換された電流を定電流発生部の出力に入力し、上記高
電圧検出部は、定電流発生部の出力における電圧から高
電圧の検出を行うものである。
請求項９において、上記電圧変換部はカレントミラー回
路で形成され、該カレントミラー回路は、電流変換部で
変換された電流を定電流発生部の出力に入力し、上記高
電圧検出部は、定電流発生部の出力における電圧から高
電圧の検出を行うものである。
【００２８】また、この発明に係る半導体集積回路は、
請求項１０において、上記電流変換部は、ダイオード接
続された少なくとも１つのＭＯＳＦＥＴが直列に接続さ
れた電圧レベル変換回路と、該電圧レベル変換回路の入
力に接続されると共にゲートに第１基準電圧が入力さ
れ、電流変換部の入力をなすＭＯＳＦＥＴとで形成さ
れ、上記電圧レベル変換回路の出力は負の高電圧が入力
されるものである。
請求項１０において、上記電流変換部は、ダイオード接
続された少なくとも１つのＭＯＳＦＥＴが直列に接続さ
れた電圧レベル変換回路と、該電圧レベル変換回路の入
力に接続されると共にゲートに第１基準電圧が入力さ
れ、電流変換部の入力をなすＭＯＳＦＥＴとで形成さ
れ、上記電圧レベル変換回路の出力は負の高電圧が入力
されるものである。
【００２９】また、この発明に係る半導体集積回路は、
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、ダイオード接続された少なくとも１つの
ＭＯＳＦＥＴが直列に接続されて形成され、出力が接地
される第１電圧降下回路部と、ダイオード接続された少
なくとも１つのＭＯＳＦＥＴが直列に接続されて形成さ
れ、出力に負の高電圧が印加される第２電圧降下回路部
と、所定の基準電圧を生成して出力する基準電圧発生部
と、該第１電圧降下回路部の入力が上記所定の基準電圧
になるように一定の電流を生成すると共に、上記第１及
び第２電圧降下回路部にそれぞれ出力する定電流発生部
と、上記第１電圧降下回路部の入力電圧と第２電圧降下
回路部の入力電圧とを比較して高電圧値を検出する高電
圧検出部とを備えるものである。
高電圧の検出を行う高電圧検出回路を有する半導体集積
回路において、ダイオード接続された少なくとも１つの
ＭＯＳＦＥＴが直列に接続されて形成され、出力が接地
される第１電圧降下回路部と、ダイオード接続された少
なくとも１つのＭＯＳＦＥＴが直列に接続されて形成さ
れ、出力に負の高電圧が印加される第２電圧降下回路部
と、所定の基準電圧を生成して出力する基準電圧発生部
と、該第１電圧降下回路部の入力が上記所定の基準電圧
になるように一定の電流を生成すると共に、上記第１及
び第２電圧降下回路部にそれぞれ出力する定電流発生部
と、上記第１電圧降下回路部の入力電圧と第２電圧降下
回路部の入力電圧とを比較して高電圧値を検出する高電
圧検出部とを備えるものである。
【００３０】
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の高電圧検出回路の例を示した概略の回
路図である。なお、図１は、正の高電圧を検出する高電
圧検出回路を示している。
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
半導体集積回路の高電圧検出回路の例を示した概略の回
路図である。なお、図１は、正の高電圧を検出する高電
圧検出回路を示している。
【００３１】図１において、高電圧検出回路１は、カレ
ントミラー型負荷の差動増幅回路２と、該差動増幅回路
２を制御するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯ
Ｓトランジスタと呼ぶ）３と、差動増幅回路２の出力信
号の信号レベルを反転するインバータ回路４と、高電圧
入力端子５から入力される正の高電圧Ｖhを電圧降下さ
せて降下電圧Ｖdを出力する高電圧降下回路６と、複数
の基準電圧、ここでは、例えばＶr1〜Ｖr4の４種類の電
圧の基準電圧を生成して出力する基準電圧発生回路７
と、基準電圧発生回路７から入力される各基準電圧Ｖr1
〜Ｖr4のいずれか１つを差動増幅回路２に出力する基準
電圧切換回路８と、高電圧降下回路６に対して降下電圧
Ｖdの可変制御を行うと共に、基準電圧切換回路８を制
御する制御回路９とからなる。
ントミラー型負荷の差動増幅回路２と、該差動増幅回路
２を制御するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯ
Ｓトランジスタと呼ぶ）３と、差動増幅回路２の出力信
号の信号レベルを反転するインバータ回路４と、高電圧
入力端子５から入力される正の高電圧Ｖhを電圧降下さ
せて降下電圧Ｖdを出力する高電圧降下回路６と、複数
の基準電圧、ここでは、例えばＶr1〜Ｖr4の４種類の電
圧の基準電圧を生成して出力する基準電圧発生回路７
と、基準電圧発生回路７から入力される各基準電圧Ｖr1
〜Ｖr4のいずれか１つを差動増幅回路２に出力する基準
電圧切換回路８と、高電圧降下回路６に対して降下電圧
Ｖdの可変制御を行うと共に、基準電圧切換回路８を制
御する制御回路９とからなる。
【００３２】差動増幅回路２は、ｐチャネル型ＭＯＳＦ
ＥＴ（以下、ｐＭＯＳトランジスタと呼ぶ）１１，１２
及びｎＭＯＳトランジスタ１３，１４で形成されてお
り、ｐＭＯＳトランジスタ１１及び１２でカレントミラ
ー回路を形成しており、ｐＭＯＳトランジスタ１１及び
１２の各ソースは、電源電圧Ｖddが入力される電源端子
１５にそれぞれ接続されている。ｐＭＯＳトランジスタ
１１及び１２の各ゲートは互いに接続され、該接続部は
ｐＭＯＳトランジスタ１１のドレインに接続されてい
る。
ＥＴ（以下、ｐＭＯＳトランジスタと呼ぶ）１１，１２
及びｎＭＯＳトランジスタ１３，１４で形成されてお
り、ｐＭＯＳトランジスタ１１及び１２でカレントミラ
ー回路を形成しており、ｐＭＯＳトランジスタ１１及び
１２の各ソースは、電源電圧Ｖddが入力される電源端子
１５にそれぞれ接続されている。ｐＭＯＳトランジスタ
１１及び１２の各ゲートは互いに接続され、該接続部は
ｐＭＯＳトランジスタ１１のドレインに接続されてい
る。
【００３３】ｐＭＯＳトランジスタ１１のドレインはｎ
ＭＯＳトランジスタ１３のドレインに接続され、ｐＭＯ
Ｓトランジスタ１２のドレインはｎＭＯＳトランジスタ
１４のドレインに接続され、該接続部は差動増幅回路２
の出力をなし、インバータ回路４の入力に接続されてい
る。インバータ回路４の出力は、高電圧検出回路１の出
力をなし、チャージポンプ回路を備え正の高電圧Ｖhを
出力する高電圧発生回路１６の入力に接続されている。
高電圧発生回路１６の出力は、所定の回路（図示せず）
に接続されると共に高電圧入力端子５に接続されてい
る。
ＭＯＳトランジスタ１３のドレインに接続され、ｐＭＯ
Ｓトランジスタ１２のドレインはｎＭＯＳトランジスタ
１４のドレインに接続され、該接続部は差動増幅回路２
の出力をなし、インバータ回路４の入力に接続されてい
る。インバータ回路４の出力は、高電圧検出回路１の出
力をなし、チャージポンプ回路を備え正の高電圧Ｖhを
出力する高電圧発生回路１６の入力に接続されている。
高電圧発生回路１６の出力は、所定の回路（図示せず）
に接続されると共に高電圧入力端子５に接続されてい
る。
【００３４】また、ｎＭＯＳトランジスタ１３及び１４
の各ソースは接続され、該接続部はｎＭＯＳトランジス
タ３のドレインに接続され、ｎＭＯＳトランジスタ３の
ソースは接地されている。ｎＭＯＳトランジスタ３のゲ
ートには２値の信号が入力され、ｎＭＯＳトランジスタ
３がオンすると差動増幅回路２は作動し、ｎＭＯＳトラ
ンジスタ３がオフすると差動増幅回路２は動作を停止す
る。ｎＭＯＳトランジスタ１３のゲートは、高電圧降下
回路６の出力に接続されて降下電圧Ｖdが入力される。
ｎＭＯＳトランジスタ１４のゲートは、基準電圧切換回
路８の出力に接続されている。基準電圧切換回路８は、
基準電圧発生回路７に接続されて、各基準電圧Ｖr1〜Ｖ
r4がそれぞれ入力され、更に制御回路９に接続されてい
る。
の各ソースは接続され、該接続部はｎＭＯＳトランジス
タ３のドレインに接続され、ｎＭＯＳトランジスタ３の
ソースは接地されている。ｎＭＯＳトランジスタ３のゲ
ートには２値の信号が入力され、ｎＭＯＳトランジスタ
３がオンすると差動増幅回路２は作動し、ｎＭＯＳトラ
ンジスタ３がオフすると差動増幅回路２は動作を停止す
る。ｎＭＯＳトランジスタ１３のゲートは、高電圧降下
回路６の出力に接続されて降下電圧Ｖdが入力される。
ｎＭＯＳトランジスタ１４のゲートは、基準電圧切換回
路８の出力に接続されている。基準電圧切換回路８は、
基準電圧発生回路７に接続されて、各基準電圧Ｖr1〜Ｖ
r4がそれぞれ入力され、更に制御回路９に接続されてい
る。
【００３５】高電圧降下回路６は、ｎ個のｎＭＯＳトラ
ンジスタＭa1〜Ｍan及びｎＭＯＳトランジスタＭbで形
成されている。ダイオード接続されたｎＭＯＳトランジ
スタＭa1〜Ｍanは直列に接続されており、ｎＭＯＳトラ
ンジスタＭa1のドレインは高電圧入力端子５に接続さ
れ、ｎＭＯＳトランジスタＭanのソースはｎＭＯＳトラ
ンジスタＭbのドレインに接続され、該接続部は差動増
幅回路２のｎＭＯＳトランジスタ１３のゲートに接続さ
れている。また、ｎＭＯＳトランジスタＭbのソースは
接地され、ゲートには、所定の電圧Ｖcsが入力される。
ンジスタＭa1〜Ｍan及びｎＭＯＳトランジスタＭbで形
成されている。ダイオード接続されたｎＭＯＳトランジ
スタＭa1〜Ｍanは直列に接続されており、ｎＭＯＳトラ
ンジスタＭa1のドレインは高電圧入力端子５に接続さ
れ、ｎＭＯＳトランジスタＭanのソースはｎＭＯＳトラ
ンジスタＭbのドレインに接続され、該接続部は差動増
幅回路２のｎＭＯＳトランジスタ１３のゲートに接続さ
れている。また、ｎＭＯＳトランジスタＭbのソースは
接地され、ゲートには、所定の電圧Ｖcsが入力される。
【００３６】更に、ｎＭＯＳトランジスタＭa1〜Ｍanに
は、ゲート長を十分に短くするか又はゲート幅を十分に
広くした、オン抵抗が十分に小さいｎＭＯＳトランジス
タＴa1〜Ｔanがそれぞれ対応して並列に接続され、ｎＭ
ＯＳトランジスタＴa1〜Ｔanの各ゲートは、それぞれ制
御回路９に接続されている。なお、ｎＭＯＳトランジス
タＭa1〜Ｍanは、それぞれソースとバックゲート端子と
が接続されており、バックゲート効果によってそれぞれ
のしきい値Ｖthの変動を防止する。また、ｎＭＯＳトラ
ンジスタＭa1〜Ｍan，Ｍbは、各ゲートサイズがそれぞ
れ同一であり、飽和領域でそれぞれ動作する。なお、差
動増幅回路２、ｎＭＯＳトランジスタ３及びインバータ
回路４は高電圧検出部を、高電圧降下回路６は高電圧降
下部を、基準電圧発生回路７は基準電圧発生部を、基準
電圧切換回路８は基準電圧切換部を、制御回路９は制御
部をなす。
は、ゲート長を十分に短くするか又はゲート幅を十分に
広くした、オン抵抗が十分に小さいｎＭＯＳトランジス
タＴa1〜Ｔanがそれぞれ対応して並列に接続され、ｎＭ
ＯＳトランジスタＴa1〜Ｔanの各ゲートは、それぞれ制
御回路９に接続されている。なお、ｎＭＯＳトランジス
タＭa1〜Ｍanは、それぞれソースとバックゲート端子と
が接続されており、バックゲート効果によってそれぞれ
のしきい値Ｖthの変動を防止する。また、ｎＭＯＳトラ
ンジスタＭa1〜Ｍan，Ｍbは、各ゲートサイズがそれぞ
れ同一であり、飽和領域でそれぞれ動作する。なお、差
動増幅回路２、ｎＭＯＳトランジスタ３及びインバータ
回路４は高電圧検出部を、高電圧降下回路６は高電圧降
下部を、基準電圧発生回路７は基準電圧発生部を、基準
電圧切換回路８は基準電圧切換部を、制御回路９は制御
部をなす。
【００３７】上記のような構成において、ｎＭＯＳトラ
ンジスタＭbは電流源をなしており、制御回路９が、ｎ
ＭＯＳトランジスタＴa1〜Ｔanをすべてオフさせている
場合、ｎＭＯＳトランジスタＭbのゲートに所定の電圧
Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1〜Ｍan
の直列回路に電流が流れ、各ｎＭＯＳトランジスタＭa1
〜Ｍanのドレイン―ソース間には、電圧Ｖcsの電圧降下
がそれぞれ発生し、高電圧降下回路６の出力電圧である
降下電圧Ｖdは、下記（２）式のようになる。 Ｖd＝Ｖh−ｎ×Ｖcs …………………（２）
ンジスタＭbは電流源をなしており、制御回路９が、ｎ
ＭＯＳトランジスタＴa1〜Ｔanをすべてオフさせている
場合、ｎＭＯＳトランジスタＭbのゲートに所定の電圧
Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1〜Ｍan
の直列回路に電流が流れ、各ｎＭＯＳトランジスタＭa1
〜Ｍanのドレイン―ソース間には、電圧Ｖcsの電圧降下
がそれぞれ発生し、高電圧降下回路６の出力電圧である
降下電圧Ｖdは、下記（２）式のようになる。 Ｖd＝Ｖh−ｎ×Ｖcs …………………（２）
【００３８】ここで、制御回路９は、ｎ個のｎＭＯＳト
ランジスタＴa1〜Ｔanの内、Ｋ個をオンさせたとする
と、高電圧検出回路１で検出される高電圧Ｖhは、下記
（３）式のようになる。 Ｖh＝Ｖref＋Ｋ×Ｖcs …………………（３） なお、Ｋは０〜ｎの整数である。
ランジスタＴa1〜Ｔanの内、Ｋ個をオンさせたとする
と、高電圧検出回路１で検出される高電圧Ｖhは、下記
（３）式のようになる。 Ｖh＝Ｖref＋Ｋ×Ｖcs …………………（３） なお、Ｋは０〜ｎの整数である。
【００３９】制御回路９は、基準電圧切換回路８を制御
することにより、基準電圧発生回路７で生成された複数
の基準電圧Ｖr1〜Ｖr4のいずれかを選択して差動増幅回
路２の基準電圧Ｖrefとして出力させる。差動増幅回路
２は、ｎＭＯＳトランジスタ３がオンすることによって
作動し、高電圧降下回路６から入力される降下電圧Ｖ
d、及び基準電圧切換部８から入力される基準電圧Ｖref
に対して差動増幅を行う。
することにより、基準電圧発生回路７で生成された複数
の基準電圧Ｖr1〜Ｖr4のいずれかを選択して差動増幅回
路２の基準電圧Ｖrefとして出力させる。差動増幅回路
２は、ｎＭＯＳトランジスタ３がオンすることによって
作動し、高電圧降下回路６から入力される降下電圧Ｖ
d、及び基準電圧切換部８から入力される基準電圧Ｖref
に対して差動増幅を行う。
【００４０】例えば、降下電圧Ｖdが基準電圧Ｖrefより
も小さい場合、インバータ回路４の入力は「Ｌ」レベル
となり、高電圧発生回路１６には「Ｈ」レベルの信号が
入力されることから、高電圧発生回路１６は、チャージ
ポンプ回路を作動させて高電圧Ｖhを上昇させる。次
に、降下電圧Ｖdが基準電圧Ｖref以上になると、インバ
ータ回路４の入力は「Ｈ」レベルとなり、高電圧発生回
路１６には「Ｌ」レベルの信号が入力されることから、
高電圧発生回路１６は、チャージポンプ回路の作動を停
止させる。
も小さい場合、インバータ回路４の入力は「Ｌ」レベル
となり、高電圧発生回路１６には「Ｈ」レベルの信号が
入力されることから、高電圧発生回路１６は、チャージ
ポンプ回路を作動させて高電圧Ｖhを上昇させる。次
に、降下電圧Ｖdが基準電圧Ｖref以上になると、インバ
ータ回路４の入力は「Ｈ」レベルとなり、高電圧発生回
路１６には「Ｌ」レベルの信号が入力されることから、
高電圧発生回路１６は、チャージポンプ回路の作動を停
止させる。
【００４１】これらのことから、制御回路９は、ｎＭＯ
ＳトランジスタＴa1〜Ｔanの内、オンさせたｎＭＯＳト
ランジスタの数Ｋを変えることにより、降下電圧Ｖdを
変えると共に、基準電圧切換回路８を制御して、差動増
幅回路２に入力される基準電圧Ｖrefを変えることによ
って、高電圧検出回路１で検出することができる高電圧
Ｖh値の微調整を行う。
ＳトランジスタＴa1〜Ｔanの内、オンさせたｎＭＯＳト
ランジスタの数Ｋを変えることにより、降下電圧Ｖdを
変えると共に、基準電圧切換回路８を制御して、差動増
幅回路２に入力される基準電圧Ｖrefを変えることによ
って、高電圧検出回路１で検出することができる高電圧
Ｖh値の微調整を行う。
【００４２】上記のように、本発明の実施の形態１にお
ける半導体集積回路は、高電圧降下回路６から差動増幅
回路２に入力される降下電圧Ｖdを変えることができ、
更に差動増幅回路２に入力される基準電圧Ｖrefを変え
ることができることから、検出することができる高電圧
Ｖhの値の微調整を行うことができる。更に、高電圧降
下回路６に抵抗を使用せず、ｎＭＯＳトランジスタで形
成したことから、半導体集積回路を形成するチップの大
きさを小さくすることができ、コストの低減を図ること
ができると共に、消費電流を減少させることができる。
ける半導体集積回路は、高電圧降下回路６から差動増幅
回路２に入力される降下電圧Ｖdを変えることができ、
更に差動増幅回路２に入力される基準電圧Ｖrefを変え
ることができることから、検出することができる高電圧
Ｖhの値の微調整を行うことができる。更に、高電圧降
下回路６に抵抗を使用せず、ｎＭＯＳトランジスタで形
成したことから、半導体集積回路を形成するチップの大
きさを小さくすることができ、コストの低減を図ること
ができると共に、消費電流を減少させることができる。
【００４３】なお、本実施の形態１においては、高電圧
降下回路６にダイオード接続したｎＭＯＳトランジスタ
を使用したが、該ｎＭＯＳトランジスタの代わりにダイ
オード接続したｐＭＯＳトランジスタを使用してもよ
く、同様の効果を得ることができる。また、高電圧降下
回路６に使用したｎＭＯＳトランジスタＭa1〜Ｍanの代
わりに抵抗を使用してもよく、この場合、従来の回路よ
りも抵抗の数を削減することができると共に、配線数の
削減を行うことができる。
降下回路６にダイオード接続したｎＭＯＳトランジスタ
を使用したが、該ｎＭＯＳトランジスタの代わりにダイ
オード接続したｐＭＯＳトランジスタを使用してもよ
く、同様の効果を得ることができる。また、高電圧降下
回路６に使用したｎＭＯＳトランジスタＭa1〜Ｍanの代
わりに抵抗を使用してもよく、この場合、従来の回路よ
りも抵抗の数を削減することができると共に、配線数の
削減を行うことができる。
【００４４】実施の形態２．図２は、本発明の実施の形
態２における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図２は、正の高電圧を
検出する高電圧検出回路を示している。また、図２で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。図２における図１との相違点は、図１の基準電圧切
換部８をなくし、図１の高電圧降下回路６内に降下電圧
Ｖdの微調整を行う微調整回路２１を設けたことと、基
準電圧発生回路７を所定の１つの基準電圧を生成して出
力するようにしたことから、図１の高電圧降下回路６を
高電圧降下回路２２とし、図１の基準電圧発生回路７を
基準電圧発生回路２３とし、図１の制御回路９は、微調
整回路２１の制御をも行うことから、制御回路２４と
し、これらに伴って、図１の高電圧検出回路１を高電圧
検出回路２５としたことにある。
態２における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図２は、正の高電圧を
検出する高電圧検出回路を示している。また、図２で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略すると共に、図１との相違点のみ説明す
る。図２における図１との相違点は、図１の基準電圧切
換部８をなくし、図１の高電圧降下回路６内に降下電圧
Ｖdの微調整を行う微調整回路２１を設けたことと、基
準電圧発生回路７を所定の１つの基準電圧を生成して出
力するようにしたことから、図１の高電圧降下回路６を
高電圧降下回路２２とし、図１の基準電圧発生回路７を
基準電圧発生回路２３とし、図１の制御回路９は、微調
整回路２１の制御をも行うことから、制御回路２４と
し、これらに伴って、図１の高電圧検出回路１を高電圧
検出回路２５としたことにある。
【００４５】図２において、高電圧検出回路２５は、差
動増幅回路２と、該差動増幅回路２を制御するｎＭＯＳ
トランジスタ３と、差動増幅回路２の出力信号の信号レ
ベルを反転するインバータ回路４と、高電圧入力端子５
から入力される正の高電圧Ｖhを電圧降下させて降下電
圧Ｖdを出力する高電圧降下回路２２と、所定の基準電
圧Ｖrefを生成して出力する基準電圧発生回路２３と、
高電圧降下回路２２に対して降下電圧Ｖdの可変制御を
行う制御回路２４とからなる。差動増幅回路２のｎＭＯ
Ｓトランジスタ１４のゲートは、基準電圧発生回路２３
に接続されており、所定の基準電圧Ｖrefが入力され
る。
動増幅回路２と、該差動増幅回路２を制御するｎＭＯＳ
トランジスタ３と、差動増幅回路２の出力信号の信号レ
ベルを反転するインバータ回路４と、高電圧入力端子５
から入力される正の高電圧Ｖhを電圧降下させて降下電
圧Ｖdを出力する高電圧降下回路２２と、所定の基準電
圧Ｖrefを生成して出力する基準電圧発生回路２３と、
高電圧降下回路２２に対して降下電圧Ｖdの可変制御を
行う制御回路２４とからなる。差動増幅回路２のｎＭＯ
Ｓトランジスタ１４のゲートは、基準電圧発生回路２３
に接続されており、所定の基準電圧Ｖrefが入力され
る。
【００４６】高電圧降下回路２２は、ｎ個のｎＭＯＳト
ランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び
微調整回路２１で形成されている。更に、微調整回路２
１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、
抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。
ダイオード接続されたｎＭＯＳトランジスタＭd1のソー
スは、ｎＭＯＳトランジスタＭbのドレインに接続さ
れ、該接続部は差動増幅回路２のｎＭＯＳトランジスタ
１３のゲートに接続されている。
ランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び
微調整回路２１で形成されている。更に、微調整回路２
１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、
抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。
ダイオード接続されたｎＭＯＳトランジスタＭd1のソー
スは、ｎＭＯＳトランジスタＭbのドレインに接続さ
れ、該接続部は差動増幅回路２のｎＭＯＳトランジスタ
１３のゲートに接続されている。
【００４７】また、ｎＭＯＳトランジスタＭd1のドレイ
ンはｎＭＯＳトランジスタＭd2のソースに接続され、同
様に、ｎＭＯＳトランジスタＭd2のドレインはｎＭＯＳ
トランジスタＭd3のソースに、ｎＭＯＳトランジスタＭ
d3のドレインはｎＭＯＳトランジスタＭd4のソースにそ
れぞれ接続されている。ｎＭＯＳトランジスタＭd4のド
レインは、ｎＭＯＳトランジスタＭanのソースに接続さ
れている。
ンはｎＭＯＳトランジスタＭd2のソースに接続され、同
様に、ｎＭＯＳトランジスタＭd2のドレインはｎＭＯＳ
トランジスタＭd3のソースに、ｎＭＯＳトランジスタＭ
d3のドレインはｎＭＯＳトランジスタＭd4のソースにそ
れぞれ接続されている。ｎＭＯＳトランジスタＭd4のド
レインは、ｎＭＯＳトランジスタＭanのソースに接続さ
れている。
【００４８】更に、ｎＭＯＳトランジスタＭd1〜Ｍdnに
は、ｎＭＯＳトランジスタＴa1〜Ｔanと同様に、ゲート
長を十分に短くするか又はゲート幅を十分に広くした、
オン抵抗が十分に小さいｎＭＯＳトランジスタＴd1〜Ｔ
d4がそれぞれ対応して並列に接続され、ｎＭＯＳトラン
ジスタＴd1〜Ｔd4の各ゲートは、それぞれ制御回路２４
に接続されている。なお、ｎＭＯＳトランジスタＭd1〜
Ｍd4は、ｎＭＯＳトランジスタＭa1〜Ｍan，Ｍbとゲー
トサイズが同一であり、それぞれ飽和領域で動作すると
共に、それぞれソースとバックゲート端子とが接続され
ており、バックゲート効果によってそれぞれのしきい値
Ｖthの変動を防止する。
は、ｎＭＯＳトランジスタＴa1〜Ｔanと同様に、ゲート
長を十分に短くするか又はゲート幅を十分に広くした、
オン抵抗が十分に小さいｎＭＯＳトランジスタＴd1〜Ｔ
d4がそれぞれ対応して並列に接続され、ｎＭＯＳトラン
ジスタＴd1〜Ｔd4の各ゲートは、それぞれ制御回路２４
に接続されている。なお、ｎＭＯＳトランジスタＭd1〜
Ｍd4は、ｎＭＯＳトランジスタＭa1〜Ｍan，Ｍbとゲー
トサイズが同一であり、それぞれ飽和領域で動作すると
共に、それぞれソースとバックゲート端子とが接続され
ており、バックゲート効果によってそれぞれのしきい値
Ｖthの変動を防止する。
【００４９】ｎＭＯＳトランジスタＭd2は、ゲート―ソ
ース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵
抗Ｒd1が接続されている。ｎＭＯＳトランジスタＭd3
は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―
ドレイン間に抵抗Ｒd2が接続されている。また、ｎＭＯ
ＳトランジスタＭd4は、ゲート―ソース間に抵抗Ｒd4が
接続され、ゲート―ドレイン間に抵抗Ｒd3が接続されて
いる。ここで、抵抗Ｒd1の抵抗値をｒとすると、抵抗Ｒ
d2の抵抗値は２ｒ、抵抗Ｒd3の抵抗値は３ｒ、抵抗Ｒd4
の抵抗値は４ｒとなる。なお、微調整回路２１は微調整
部を、高電圧降下回路２２は高電圧降下部を、基準電圧
発生回路２３は基準電圧発生部を、ｎＭＯＳトランジス
タＭa1〜Ｍan及びＴa1〜Ｔanは電圧降下部をなす。
ース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵
抗Ｒd1が接続されている。ｎＭＯＳトランジスタＭd3
は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―
ドレイン間に抵抗Ｒd2が接続されている。また、ｎＭＯ
ＳトランジスタＭd4は、ゲート―ソース間に抵抗Ｒd4が
接続され、ゲート―ドレイン間に抵抗Ｒd3が接続されて
いる。ここで、抵抗Ｒd1の抵抗値をｒとすると、抵抗Ｒ
d2の抵抗値は２ｒ、抵抗Ｒd3の抵抗値は３ｒ、抵抗Ｒd4
の抵抗値は４ｒとなる。なお、微調整回路２１は微調整
部を、高電圧降下回路２２は高電圧降下部を、基準電圧
発生回路２３は基準電圧発生部を、ｎＭＯＳトランジス
タＭa1〜Ｍan及びＴa1〜Ｔanは電圧降下部をなす。
【００５０】上記のような構成において、制御回路２４
が、ｎＭＯＳトランジスタＴa1〜Ｔanをすべてオンさせ
ると共に、微調整回路２１のｎＭＯＳトランジスタＴd1
〜Ｔd3をオンさせ、ｎＭＯＳトランジスタＴd4のみオフ
させた場合、ｎＭＯＳトランジスタＭbのゲートに所定
の電圧Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1
〜Ｍanの直列回路、及びｎＭＯＳトランジスタＭd4，Ｔ
d3，Ｔd2，Ｔd1の直列回路に電流が流れる。このことか
ら、各ｎＭＯＳトランジスタＭa1〜Ｍanのドレイン―ソ
ース間には、電圧Ｖcsの電圧降下がそれぞれ発生する。
が、ｎＭＯＳトランジスタＴa1〜Ｔanをすべてオンさせ
ると共に、微調整回路２１のｎＭＯＳトランジスタＴd1
〜Ｔd3をオンさせ、ｎＭＯＳトランジスタＴd4のみオフ
させた場合、ｎＭＯＳトランジスタＭbのゲートに所定
の電圧Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1
〜Ｍanの直列回路、及びｎＭＯＳトランジスタＭd4，Ｔ
d3，Ｔd2，Ｔd1の直列回路に電流が流れる。このことか
ら、各ｎＭＯＳトランジスタＭa1〜Ｍanのドレイン―ソ
ース間には、電圧Ｖcsの電圧降下がそれぞれ発生する。
【００５１】更に、ｎＭＯＳトランジスタＭd4のゲート
―ソース間には、電圧Ｖcsの電圧降下が発生し、ｎＭＯ
ＳトランジスタＭd4のドレイン―ソース間の電圧降下Ｖ
d4、すなわち、微調整回路２１における電圧降下は、下
記（４）式のようになる。 Ｖd4＝(７／４)×Ｖcs ＝１.７５×Ｖcs …………………（４）
―ソース間には、電圧Ｖcsの電圧降下が発生し、ｎＭＯ
ＳトランジスタＭd4のドレイン―ソース間の電圧降下Ｖ
d4、すなわち、微調整回路２１における電圧降下は、下
記（４）式のようになる。 Ｖd4＝(７／４)×Ｖcs ＝１.７５×Ｖcs …………………（４）
【００５２】同様に、ｎＭＯＳトランジスタＴd1，Ｔd
2，Ｔd4がオンし、ｎＭＯＳトランジスタＴd3がオフし
た場合、微調整回路２１における電圧降下は１.５×Ｖc
sとなり、ｎＭＯＳトランジスタＴd1，Ｔd3，Ｔd4がオ
ンし、ｎＭＯＳトランジスタＴd2がオフした場合、微調
整回路２１の電圧降下は１.２５×Ｖcsとなる。更に、
ｎＭＯＳトランジスタＴd2〜Ｔd4がオンし、ｎＭＯＳト
ランジスタＴd1がオフした場合、微調整回路２１におけ
る電圧降下はＶcsとなる。なお、各抵抗Ｒd1〜Ｒd4に流
れる電流が、電流源をなすｎＭＯＳトランジスタＭbが
オンしたときに高電圧降下回路２２に流れる電流よりも
十分に小さくなるように、各抵抗Ｒd1〜Ｒd4の各抵抗値
が設定されている。
2，Ｔd4がオンし、ｎＭＯＳトランジスタＴd3がオフし
た場合、微調整回路２１における電圧降下は１.５×Ｖc
sとなり、ｎＭＯＳトランジスタＴd1，Ｔd3，Ｔd4がオ
ンし、ｎＭＯＳトランジスタＴd2がオフした場合、微調
整回路２１の電圧降下は１.２５×Ｖcsとなる。更に、
ｎＭＯＳトランジスタＴd2〜Ｔd4がオンし、ｎＭＯＳト
ランジスタＴd1がオフした場合、微調整回路２１におけ
る電圧降下はＶcsとなる。なお、各抵抗Ｒd1〜Ｒd4に流
れる電流が、電流源をなすｎＭＯＳトランジスタＭbが
オンしたときに高電圧降下回路２２に流れる電流よりも
十分に小さくなるように、各抵抗Ｒd1〜Ｒd4の各抵抗値
が設定されている。
【００５３】このように、微調整回路２１では、ｎＭＯ
ＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下に対し
て、ｎＭＯＳトランジスタＭd4では１.７５倍の電圧降
下を、ｎＭＯＳトランジスタＭd3では１.５倍の電圧降
下を、ｎＭＯＳトランジスタＭd2では１.２５倍の電圧
降下を、ｎＭＯＳトランジスタＭd1では同じ電圧降下を
得ることができる。このことから、制御回路２４は、ｎ
ＭＯＳトランジスタＴa1〜Ｔanの中からオンさせるｎＭ
ＯＳトランジスタの数を選択すると共に、ｎＭＯＳトラ
ンジスタＴd1〜Ｔd4のオンオフを制御することによっ
て、降下電圧Ｖdを変え、高電圧検出回路２５で検出す
ることができる高電圧Ｖh値の微調整を行う。
ＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下に対し
て、ｎＭＯＳトランジスタＭd4では１.７５倍の電圧降
下を、ｎＭＯＳトランジスタＭd3では１.５倍の電圧降
下を、ｎＭＯＳトランジスタＭd2では１.２５倍の電圧
降下を、ｎＭＯＳトランジスタＭd1では同じ電圧降下を
得ることができる。このことから、制御回路２４は、ｎ
ＭＯＳトランジスタＴa1〜Ｔanの中からオンさせるｎＭ
ＯＳトランジスタの数を選択すると共に、ｎＭＯＳトラ
ンジスタＴd1〜Ｔd4のオンオフを制御することによっ
て、降下電圧Ｖdを変え、高電圧検出回路２５で検出す
ることができる高電圧Ｖh値の微調整を行う。
【００５４】図３は、図２で示した微調整回路２１の他
の例を用いた高電圧検出回路を示す概略の回路図であ
る。なお、図３では、図２と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に図２との相
違点のみ説明する。図３における図２との相違点は、図
２の微調整回路２１の回路構成を変えたことにあり、こ
のことから、図２の微調整回路２１を微調整回路３１と
し、これに伴って、図２の高電圧降下回路２２を高電圧
降下回路３２とし、図２の高電圧検出回路２５を高電圧
検出回路３５としたことにある。
の例を用いた高電圧検出回路を示す概略の回路図であ
る。なお、図３では、図２と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に図２との相
違点のみ説明する。図３における図２との相違点は、図
２の微調整回路２１の回路構成を変えたことにあり、こ
のことから、図２の微調整回路２１を微調整回路３１と
し、これに伴って、図２の高電圧降下回路２２を高電圧
降下回路３２とし、図２の高電圧検出回路２５を高電圧
検出回路３５としたことにある。
【００５５】図３において、高電圧検出回路３５は、差
動増幅回路２と、ｎＭＯＳトランジスタ３と、インバー
タ回路４と、高電圧入力端子５から入力される正の高電
圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降
下回路３２と、基準電圧発生回路２３と、高電圧降下回
路３２に対して降下電圧Ｖdの可変制御を行う制御回路
２４とからなる。なお、微調整回路３１は微調整部を、
高電圧降下回路３２は高電圧降下部をなす。
動増幅回路２と、ｎＭＯＳトランジスタ３と、インバー
タ回路４と、高電圧入力端子５から入力される正の高電
圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降
下回路３２と、基準電圧発生回路２３と、高電圧降下回
路３２に対して降下電圧Ｖdの可変制御を行う制御回路
２４とからなる。なお、微調整回路３１は微調整部を、
高電圧降下回路３２は高電圧降下部をなす。
【００５６】高電圧降下回路３２は、ｎ個のｎＭＯＳト
ランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び
微調整回路３１で形成されている。更に、微調整回路３
１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、
抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。
ダイオード接続されたｎＭＯＳトランジスタＭd1のドレ
インは、ｎＭＯＳトランジスタＴd1のソースに接続され
ている。ｎＭＯＳトランジスタＭd2は、ドレインがｎＭ
ＯＳトランジスタＴd2のソースに接続され、ゲート―ソ
ース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒ
d1が接続されている。
ランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び
微調整回路３１で形成されている。更に、微調整回路３
１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、
抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。
ダイオード接続されたｎＭＯＳトランジスタＭd1のドレ
インは、ｎＭＯＳトランジスタＴd1のソースに接続され
ている。ｎＭＯＳトランジスタＭd2は、ドレインがｎＭ
ＯＳトランジスタＴd2のソースに接続され、ゲート―ソ
ース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒ
d1が接続されている。
【００５７】同様に、ｎＭＯＳトランジスタＭd3は、ド
レインがｎＭＯＳトランジスタＴd3のソースに接続さ
れ、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイ
ン間には抵抗Ｒd2が接続されている。ｎＭＯＳトランジ
スタＭd4は、ドレインがｎＭＯＳトランジスタＴd4のソ
ースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲ
ート―ドレイン間には抵抗Ｒd3が接続されている。
レインがｎＭＯＳトランジスタＴd3のソースに接続さ
れ、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイ
ン間には抵抗Ｒd2が接続されている。ｎＭＯＳトランジ
スタＭd4は、ドレインがｎＭＯＳトランジスタＴd4のソ
ースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲ
ート―ドレイン間には抵抗Ｒd3が接続されている。
【００５８】ｎＭＯＳトランジスタＴd1〜Ｔd4は、各ド
レインがｎＭＯＳトランジスタＭanのソースにそれぞれ
接続され、各ゲートが制御回路２４に接続されている。
ｎＭＯＳトランジスタＭd1〜Ｍd4の各ソースは、ｎＭＯ
ＳトランジスタＭbのドレインにそれぞれ接続されてお
り、該接続部は、差動増幅回路２のｎＭＯＳトランジス
タ１３のゲートに接続されている。
レインがｎＭＯＳトランジスタＭanのソースにそれぞれ
接続され、各ゲートが制御回路２４に接続されている。
ｎＭＯＳトランジスタＭd1〜Ｍd4の各ソースは、ｎＭＯ
ＳトランジスタＭbのドレインにそれぞれ接続されてお
り、該接続部は、差動増幅回路２のｎＭＯＳトランジス
タ１３のゲートに接続されている。
【００５９】上記のような構成において、制御回路２４
は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だ
けオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4
のいずれかをオンさせることにより、降下電圧Ｖdを変
え、高電圧検出回路２５で検出することができる高電圧
Ｖh値の微調整を行う。
は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だ
けオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4
のいずれかをオンさせることにより、降下電圧Ｖdを変
え、高電圧検出回路２５で検出することができる高電圧
Ｖh値の微調整を行う。
【００６０】図４は、図２で示した微調整回路２１の他
の例を用いた高電圧検出回路を示す概略の回路図であ
る。なお、図４では、図２と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に図２との相
違点のみ説明する。図４における図２との相違点は、図
２の微調整回路２１の回路構成を変えたことにあり、こ
のことから、図２の微調整回路２１を微調整回路４１と
し、これに伴って、図２の高電圧降下回路２２を高電圧
降下回路４２とし、図２の高電圧検出回路２５を高電圧
検出回路４５としたことにある。
の例を用いた高電圧検出回路を示す概略の回路図であ
る。なお、図４では、図２と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に図２との相
違点のみ説明する。図４における図２との相違点は、図
２の微調整回路２１の回路構成を変えたことにあり、こ
のことから、図２の微調整回路２１を微調整回路４１と
し、これに伴って、図２の高電圧降下回路２２を高電圧
降下回路４２とし、図２の高電圧検出回路２５を高電圧
検出回路４５としたことにある。
【００６１】図４において、高電圧検出回路４５は、差
動増幅回路２と、ｎＭＯＳトランジスタ３と、インバー
タ回路４と、高電圧入力端子５から入力される正の高電
圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降
下回路４２と、基準電圧発生回路２３と、高電圧降下回
路４２に対して降下電圧Ｖdの可変制御を行う制御回路
２４とからなる。なお、微調整回路４１は微調整部を、
高電圧降下回路４２は高電圧降下部をなす。
動増幅回路２と、ｎＭＯＳトランジスタ３と、インバー
タ回路４と、高電圧入力端子５から入力される正の高電
圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降
下回路４２と、基準電圧発生回路２３と、高電圧降下回
路４２に対して降下電圧Ｖdの可変制御を行う制御回路
２４とからなる。なお、微調整回路４１は微調整部を、
高電圧降下回路４２は高電圧降下部をなす。
【００６２】高電圧降下回路４２は、ｎ個のｎＭＯＳト
ランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び
微調整回路４１で形成されている。更に、微調整回路４
１は、ｎＭＯＳトランジスタＭd1，Ｔd1〜Ｔd4及び抵抗
Ｒd1〜Ｒd4で形成されている。ｎＭＯＳトランジスタＭ
d1，Ｔd1〜Ｔd4の各ドレインは接続されて、ｎＭＯＳト
ランジスタＭanのソースに接続されている。ｎＭＯＳト
ランジスタＴd2のソースは抵抗Ｒd1を介して、ｎＭＯＳ
トランジスタＴd3のソースは抵抗Ｒd2を介して、ｎＭＯ
ＳトランジスタＴd4のソースは抵抗Ｒd3を介してｎＭＯ
ＳトランジスタＭd1のゲートにそれぞれ接続されてい
る。
ランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び
微調整回路４１で形成されている。更に、微調整回路４
１は、ｎＭＯＳトランジスタＭd1，Ｔd1〜Ｔd4及び抵抗
Ｒd1〜Ｒd4で形成されている。ｎＭＯＳトランジスタＭ
d1，Ｔd1〜Ｔd4の各ドレインは接続されて、ｎＭＯＳト
ランジスタＭanのソースに接続されている。ｎＭＯＳト
ランジスタＴd2のソースは抵抗Ｒd1を介して、ｎＭＯＳ
トランジスタＴd3のソースは抵抗Ｒd2を介して、ｎＭＯ
ＳトランジスタＴd4のソースは抵抗Ｒd3を介してｎＭＯ
ＳトランジスタＭd1のゲートにそれぞれ接続されてい
る。
【００６３】更に、ｎＭＯＳトランジスタＴd1のドレイ
ンは抵抗Ｒd4を介してｎＭＯＳトランジスタＭd1に接続
されている。ｎＭＯＳトランジスタＭd1及びＴd1の各ソ
ースは接続され、該接続部はｎＭＯＳトランジスタＭb
のドレインに接続されている。また、ｎＭＯＳトランジ
スタＴd1〜Ｔd4の各ゲートはそれぞれ制御回路２４に接
続されている。
ンは抵抗Ｒd4を介してｎＭＯＳトランジスタＭd1に接続
されている。ｎＭＯＳトランジスタＭd1及びＴd1の各ソ
ースは接続され、該接続部はｎＭＯＳトランジスタＭb
のドレインに接続されている。また、ｎＭＯＳトランジ
スタＴd1〜Ｔd4の各ゲートはそれぞれ制御回路２４に接
続されている。
【００６４】上記のような構成において、制御回路２４
は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だ
けオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4
のオン―オフを制御することにより、降下電圧Ｖdを変
え、高電圧検出回路４５で検出することができる高電圧
Ｖh値の微調整を行う。例えば、制御回路２４は、ｎＭ
ＯＳトランジスタＴd2〜Ｔd4の少なくとも１つをオンさ
せると共にｎＭＯＳトランジスタＴd1をオフさせること
により、微調整回路４１でｎＭＯＳトランジスタＭa1〜
Ｍanのそれぞれの電圧降下と同じ電圧降下を得ることが
できる。また、制御回路２４は、ｎＭＯＳトランジスタ
Ｔd1及びＴd2をオンさせると共にｎＭＯＳトランジスタ
Ｔd3及びＴd4をオフさせることによって、微調整回路４
１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧
降下の１.２５倍の電圧降下を得ることができる。
は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だ
けオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4
のオン―オフを制御することにより、降下電圧Ｖdを変
え、高電圧検出回路４５で検出することができる高電圧
Ｖh値の微調整を行う。例えば、制御回路２４は、ｎＭ
ＯＳトランジスタＴd2〜Ｔd4の少なくとも１つをオンさ
せると共にｎＭＯＳトランジスタＴd1をオフさせること
により、微調整回路４１でｎＭＯＳトランジスタＭa1〜
Ｍanのそれぞれの電圧降下と同じ電圧降下を得ることが
できる。また、制御回路２４は、ｎＭＯＳトランジスタ
Ｔd1及びＴd2をオンさせると共にｎＭＯＳトランジスタ
Ｔd3及びＴd4をオフさせることによって、微調整回路４
１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧
降下の１.２５倍の電圧降下を得ることができる。
【００６５】更に、制御回路２４は、ｎＭＯＳトランジ
スタＴd1及びＴd3をオンさせると共にｎＭＯＳトランジ
スタＴd2及びＴd4をオフさせることによって、微調整回
路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの
電圧降下の１.５倍の電圧降下を、ｎＭＯＳトランジス
タＴd1及びＴd4をオンさせると共にｎＭＯＳトランジス
タＴd2及びＴd3をオフさせることによって、微調整回路
４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電
圧降下の１.７５倍の電圧降下を得ることができる。
スタＴd1及びＴd3をオンさせると共にｎＭＯＳトランジ
スタＴd2及びＴd4をオフさせることによって、微調整回
路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの
電圧降下の１.５倍の電圧降下を、ｎＭＯＳトランジス
タＴd1及びＴd4をオンさせると共にｎＭＯＳトランジス
タＴd2及びＴd3をオフさせることによって、微調整回路
４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電
圧降下の１.７５倍の電圧降下を得ることができる。
【００６６】一方、図２から図４においては、抵抗によ
る分圧回路でゲート電位を制御したが、この場合、各抵
抗に流れる電流を電流源の電流よりも十分に小さくする
必要があり、すなわち、各抵抗の抵抗値を大きくする必
要がある。しかし、ＣＭＯＳプロセスでは大きな抵抗値
の抵抗を形成することは困難であり、高い抵抗値を得る
ためには長抵抗配線を使用しなければならず、チップ面
積が増大するという問題がある。そこで、各抵抗の代わ
りに図５で示すようなデプリーション（depletion）型
ＭＯＳＦＥＴを使用してもよい。しきい値電圧が負のデ
プリーション型を作ることはＣＭＯＳプロセスでは容易
である。
る分圧回路でゲート電位を制御したが、この場合、各抵
抗に流れる電流を電流源の電流よりも十分に小さくする
必要があり、すなわち、各抵抗の抵抗値を大きくする必
要がある。しかし、ＣＭＯＳプロセスでは大きな抵抗値
の抵抗を形成することは困難であり、高い抵抗値を得る
ためには長抵抗配線を使用しなければならず、チップ面
積が増大するという問題がある。そこで、各抵抗の代わ
りに図５で示すようなデプリーション（depletion）型
ＭＯＳＦＥＴを使用してもよい。しきい値電圧が負のデ
プリーション型を作ることはＣＭＯＳプロセスでは容易
である。
【００６７】なお、実施の形態２の説明における、抵抗
Ｒd1〜Ｒd4の各抵抗値は一例であり、これに限定するも
のではない。また、微調整回路２１のｎＭＯＳトランジ
スタＭd2〜Ｍd4の各ドレイン―ソース間に接続された抵
抗による分圧回路の分圧比においても、一例でありこれ
に限定するものではない。
Ｒd1〜Ｒd4の各抵抗値は一例であり、これに限定するも
のではない。また、微調整回路２１のｎＭＯＳトランジ
スタＭd2〜Ｍd4の各ドレイン―ソース間に接続された抵
抗による分圧回路の分圧比においても、一例でありこれ
に限定するものではない。
【００６８】上記のように、本発明の実施の形態２にお
ける半導体集積回路は、高電圧降下回路から差動増幅回
路２に入力される降下電圧Ｖdをきめ細かく変えること
ができることから、検出することができる高電圧Ｖhの
値の微調整を行うことができる。更に、高電圧降下回路
に使用する抵抗の数を減少させることができ、減少させ
た抵抗の代わりにｎＭＯＳトランジスタで形成したこと
から、半導体集積回路を形成するチップの大きさを小さ
くすることができ、コストの低減を図ることができると
共に、消費電流を減少させることができる。
ける半導体集積回路は、高電圧降下回路から差動増幅回
路２に入力される降下電圧Ｖdをきめ細かく変えること
ができることから、検出することができる高電圧Ｖhの
値の微調整を行うことができる。更に、高電圧降下回路
に使用する抵抗の数を減少させることができ、減少させ
た抵抗の代わりにｎＭＯＳトランジスタで形成したこと
から、半導体集積回路を形成するチップの大きさを小さ
くすることができ、コストの低減を図ることができると
共に、消費電流を減少させることができる。
【００６９】実施の形態３．図６は、本発明の実施の形
態３における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図６は、負の高電圧を
検出する高電圧検出回路を示している。また、図６で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略する。
態３における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図６は、負の高電圧を
検出する高電圧検出回路を示している。また、図６で
は、図１と同じものは同じ符号で示しており、ここでは
その説明を省略する。
【００７０】図６において、高電圧検出回路５１は、ｎ
ＭＯＳトランジスタＭf1〜Ｍfn，５２，５３、ｐＭＯＳ
トランジスタ５４，５５、インバータ回路５６及び基準
電圧発生回路５７で形成されている。ダイオード接続さ
れたｎＭＯＳトランジスタＭf1〜Ｍfnは直列に接続され
ており、ｎＭＯＳトランジスタＭf1のドレインはｎＭＯ
Ｓトランジスタ５２のソースに接続され、ｎＭＯＳトラ
ンジスタＭfnのソースは、負の高電圧Ｖlが入力される
高電圧入力端子５８に接続されている。
ＭＯＳトランジスタＭf1〜Ｍfn，５２，５３、ｐＭＯＳ
トランジスタ５４，５５、インバータ回路５６及び基準
電圧発生回路５７で形成されている。ダイオード接続さ
れたｎＭＯＳトランジスタＭf1〜Ｍfnは直列に接続され
ており、ｎＭＯＳトランジスタＭf1のドレインはｎＭＯ
Ｓトランジスタ５２のソースに接続され、ｎＭＯＳトラ
ンジスタＭfnのソースは、負の高電圧Ｖlが入力される
高電圧入力端子５８に接続されている。
【００７１】ｐＭＯＳトランジスタ５４及び５５は、カ
レントミラー回路を形成しており、ｐＭＯＳトランジス
タ５４及び５５の各ゲートは接続され、該接続部はｐＭ
ＯＳトランジスタ５４のドレインに接続されている。ｐ
ＭＯＳトランジスタ５４及び５５の各ソースはそれぞれ
電源端子１５に接続され、ｐＭＯＳトランジスタ５４の
ドレインはｎＭＯＳトランジスタ５２のドレインに接続
されている。ｐＭＯＳトランジスタ５５のドレインはｎ
ＭＯＳトランジスタ５３のドレインに接続され、該接続
部はインバータ回路５６の入力に接続され、ｎＭＯＳト
ランジスタ５３のソースは接地されている。
レントミラー回路を形成しており、ｐＭＯＳトランジス
タ５４及び５５の各ゲートは接続され、該接続部はｐＭ
ＯＳトランジスタ５４のドレインに接続されている。ｐ
ＭＯＳトランジスタ５４及び５５の各ソースはそれぞれ
電源端子１５に接続され、ｐＭＯＳトランジスタ５４の
ドレインはｎＭＯＳトランジスタ５２のドレインに接続
されている。ｐＭＯＳトランジスタ５５のドレインはｎ
ＭＯＳトランジスタ５３のドレインに接続され、該接続
部はインバータ回路５６の入力に接続され、ｎＭＯＳト
ランジスタ５３のソースは接地されている。
【００７２】インバータ回路５６の出力は、高電圧検出
回路５１の出力をなし、チャージポンプ回路を備え負の
高電圧Ｖlを出力する高電圧発生回路５９の入力に接続
されている。高電圧発生回路５９の出力は、所定の回路
（図示せず）に接続されると共に高電圧入力端子５８に
接続されている。また、ｎＭＯＳトランジスタ５２のゲ
ートには、基準電圧発生回路５７から基準電圧Ｖref1が
入力され、ｐＭＯＳトランジスタ５３のゲートには、同
じく基準電圧発生回路５７から基準電圧Ｖref2が入力さ
れており、ｐＭＯＳトランジスタ５３は定電流発生回路
をなしている。
回路５１の出力をなし、チャージポンプ回路を備え負の
高電圧Ｖlを出力する高電圧発生回路５９の入力に接続
されている。高電圧発生回路５９の出力は、所定の回路
（図示せず）に接続されると共に高電圧入力端子５８に
接続されている。また、ｎＭＯＳトランジスタ５２のゲ
ートには、基準電圧発生回路５７から基準電圧Ｖref1が
入力され、ｐＭＯＳトランジスタ５３のゲートには、同
じく基準電圧発生回路５７から基準電圧Ｖref2が入力さ
れており、ｐＭＯＳトランジスタ５３は定電流発生回路
をなしている。
【００７３】なお、ｎＭＯＳトランジスタＭf1〜Ｍfn，
５２，５３及びｐＭＯＳトランジスタ５４，５５は、そ
れぞれソースとバックゲート端子とが接続されており、
バックゲート効果によってそれぞれのしきい値Ｖthの変
動を防止する。ｎＭＯＳトランジスタＭf1〜Ｍfn，５
２，５３は、各ゲートサイズがそれぞれ同一であり、飽
和領域でそれぞれ動作する。また、ｎＭＯＳトランジス
タ５２，Ｍf1〜Ｍfn及びｐＭＯＳトランジスタ５４は電
流変換部を、ｎＭＯＳトランジスタ５３は定電流発生部
を、ｐＭＯＳトランジスタ５４及び５５は電圧変換部
を、インバータ回路５６は高電圧検出部を、基準電圧発
生回路５７は基準電圧発生部をなす。更に、基準電圧Ｖ
ref1は第１基準電圧を、基準電圧Ｖref2は第２基準電圧
をなす。
５２，５３及びｐＭＯＳトランジスタ５４，５５は、そ
れぞれソースとバックゲート端子とが接続されており、
バックゲート効果によってそれぞれのしきい値Ｖthの変
動を防止する。ｎＭＯＳトランジスタＭf1〜Ｍfn，５
２，５３は、各ゲートサイズがそれぞれ同一であり、飽
和領域でそれぞれ動作する。また、ｎＭＯＳトランジス
タ５２，Ｍf1〜Ｍfn及びｐＭＯＳトランジスタ５４は電
流変換部を、ｎＭＯＳトランジスタ５３は定電流発生部
を、ｐＭＯＳトランジスタ５４及び５５は電圧変換部
を、インバータ回路５６は高電圧検出部を、基準電圧発
生回路５７は基準電圧発生部をなす。更に、基準電圧Ｖ
ref1は第１基準電圧を、基準電圧Ｖref2は第２基準電圧
をなす。
【００７４】上記のような構成において、定電流発生回
路をなすｎＭＯＳトランジスタ５３のドレインに流れる
電流Ｉrefは、下記（５）式のようになる。 Ｉref＝(Ｋp／２)×(Ｗ／Ｌ)×(Ｖref2−Ｖth)2 ………………（５） なお、（５）式において、Ｗはゲート幅であり、Ｌはゲ
ート長であり、ＫpはＫp＝μ×Ｃoxで表すことができ
る。この場合、μは移動度であり、Ｃoxはゲート酸化膜
容量である。
路をなすｎＭＯＳトランジスタ５３のドレインに流れる
電流Ｉrefは、下記（５）式のようになる。 Ｉref＝(Ｋp／２)×(Ｗ／Ｌ)×(Ｖref2−Ｖth)2 ………………（５） なお、（５）式において、Ｗはゲート幅であり、Ｌはゲ
ート長であり、ＫpはＫp＝μ×Ｃoxで表すことができ
る。この場合、μは移動度であり、Ｃoxはゲート酸化膜
容量である。
【００７５】ｐＭＯＳトランジスタ５４及び５５で形成
したカレントミラー回路により、ｎＭＯＳトランジスタ
Ｍf1〜Ｍfn及び５２の直列回路に流れる電流ＩaがｎＭ
ＯＳトランジスタ５３のドレインに流入する。このと
き、ＩaがＩrefよりも小さい場合、インバータ回路５６
の入力は「Ｌ」レベルになり、高電圧発生回路５９には
「Ｈ」レベルの信号が入力されることから、高電圧発生
回路５９は、チャージポンプ回路を作動させて負の高電
圧Ｖlを低下させる。次に、ＩaがＩrefよりも大きい場
合、インバータ回路５６の入力は「Ｈ」レベルになり、
高電圧発生回路５９には「Ｌ」レベルの信号が入力され
ることから、高電圧発生回路５９は、チャージポンプ回
路の作動を停止させる。
したカレントミラー回路により、ｎＭＯＳトランジスタ
Ｍf1〜Ｍfn及び５２の直列回路に流れる電流ＩaがｎＭ
ＯＳトランジスタ５３のドレインに流入する。このと
き、ＩaがＩrefよりも小さい場合、インバータ回路５６
の入力は「Ｌ」レベルになり、高電圧発生回路５９には
「Ｈ」レベルの信号が入力されることから、高電圧発生
回路５９は、チャージポンプ回路を作動させて負の高電
圧Ｖlを低下させる。次に、ＩaがＩrefよりも大きい場
合、インバータ回路５６の入力は「Ｈ」レベルになり、
高電圧発生回路５９には「Ｌ」レベルの信号が入力され
ることから、高電圧発生回路５９は、チャージポンプ回
路の作動を停止させる。
【００７６】ここで、ｎＭＯＳトランジスタ５２及び５
３のしきい値Ｖthは同じであり、この場合、ｎＭＯＳト
ランジスタ５３のドレインに流れる電流と同じ電流が、
ｎＭＯＳトランジスタＭf1〜Ｍfn及び５２で形成した直
列回路に流れ、該電流値は下記（６）式のようになる。 Ｉref＝(Ｋp／２)×(Ｗ／Ｌ)×{(Ｖref1−Ｖl)／(ｎ＋１)−Ｖth)}2 ………… ………（６）
３のしきい値Ｖthは同じであり、この場合、ｎＭＯＳト
ランジスタ５３のドレインに流れる電流と同じ電流が、
ｎＭＯＳトランジスタＭf1〜Ｍfn及び５２で形成した直
列回路に流れ、該電流値は下記（６）式のようになる。 Ｉref＝(Ｋp／２)×(Ｗ／Ｌ)×{(Ｖref1−Ｖl)／(ｎ＋１)−Ｖth)}2 ………… ………（６）
【００７７】更に、（５）及び（６）式から、下記
（７）式が得られ、 Ｖref2＝(Ｖref1−Ｖl)／(ｎ＋１) ……………………（７） （７）式より下記（８）式が得られる。 Ｖl＝Ｖref1−(ｎ＋１)×Ｖref2 ………………………（８） このように、高電圧検出回路５１は、（８）式で示した
ような高電圧Ｖlを検出することができる。
（７）式が得られ、 Ｖref2＝(Ｖref1−Ｖl)／(ｎ＋１) ……………………（７） （７）式より下記（８）式が得られる。 Ｖl＝Ｖref1−(ｎ＋１)×Ｖref2 ………………………（８） このように、高電圧検出回路５１は、（８）式で示した
ような高電圧Ｖlを検出することができる。
【００７８】上記のように、本発明の実施の形態３にお
ける半導体集積回路は、簡単な回路構成で負の高電圧を
検出することができることから、回路を構成する素子数
を削減することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
ける半導体集積回路は、簡単な回路構成で負の高電圧を
検出することができることから、回路を構成する素子数
を削減することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
【００７９】実施の形態４．図７は、本発明の実施の形
態４における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図７は、負の高電圧を
検出する高電圧検出回路を示している。また、図７で
は、図１及び図６と同じものは同じ符号で示しており、
ここではその説明を省略する。
態４における半導体集積回路の高電圧検出回路の例を示
した概略の回路図である。なお、図７は、負の高電圧を
検出する高電圧検出回路を示している。また、図７で
は、図１及び図６と同じものは同じ符号で示しており、
ここではその説明を省略する。
【００８０】図７において、高電圧検出回路７１は、ｎ
個のｎＭＯＳトランジスタＭg1〜Ｍgn、ｍ（ｍは自然
数）個のｎＭＯＳトランジスタＭk1〜Ｍkm、ｐＭＯＳト
ランジスタ７２，７３及び差動増幅器７４，７５で形成
されている。ダイオード接続されたｎＭＯＳトランジス
タＭg1〜Ｍgnは直列に接続されており、ｎＭＯＳトラン
ジスタＭg1のドレインはｐＭＯＳトランジスタ７３のド
レインに接続され、該接続部は差動増幅器７４の反転端
子に接続されている。ｎＭＯＳトランジスタＭgnのソー
スは、負の高電圧Ｖlが入力される高電圧入力端子５７
に接続され、ｐＭＯＳトランジスタ７３のソースは電源
端子１５に接続されている。
個のｎＭＯＳトランジスタＭg1〜Ｍgn、ｍ（ｍは自然
数）個のｎＭＯＳトランジスタＭk1〜Ｍkm、ｐＭＯＳト
ランジスタ７２，７３及び差動増幅器７４，７５で形成
されている。ダイオード接続されたｎＭＯＳトランジス
タＭg1〜Ｍgnは直列に接続されており、ｎＭＯＳトラン
ジスタＭg1のドレインはｐＭＯＳトランジスタ７３のド
レインに接続され、該接続部は差動増幅器７４の反転端
子に接続されている。ｎＭＯＳトランジスタＭgnのソー
スは、負の高電圧Ｖlが入力される高電圧入力端子５７
に接続され、ｐＭＯＳトランジスタ７３のソースは電源
端子１５に接続されている。
【００８１】また、ｐＭＯＳトランジスタ７２及び７３
の各ゲートは接続され、該接続部は差動増幅器７５の出
力に接続されている。ダイオード接続されたｎＭＯＳト
ランジスタＭk1〜Ｍkmは直列に接続されており、ｎＭＯ
ＳトランジスタＭk1のドレインはｐＭＯＳトランジスタ
７２のドレインに接続され、該接続部は差動増幅器７４
及び７５の各非反転端子に接続され、ｎＭＯＳトランジ
スタＭkmのソースは接地されている。ｐＭＯＳトランジ
スタ７２のソースは電源端子１５に接続され、差動増幅
器７５の反転端子には基準電圧Ｖrefが入力されてい
る。差動増幅器７４の出力は、高電圧検出回路７１の出
力をなし、高電圧発生回路５９の入力に接続されてい
る。
の各ゲートは接続され、該接続部は差動増幅器７５の出
力に接続されている。ダイオード接続されたｎＭＯＳト
ランジスタＭk1〜Ｍkmは直列に接続されており、ｎＭＯ
ＳトランジスタＭk1のドレインはｐＭＯＳトランジスタ
７２のドレインに接続され、該接続部は差動増幅器７４
及び７５の各非反転端子に接続され、ｎＭＯＳトランジ
スタＭkmのソースは接地されている。ｐＭＯＳトランジ
スタ７２のソースは電源端子１５に接続され、差動増幅
器７５の反転端子には基準電圧Ｖrefが入力されてい
る。差動増幅器７４の出力は、高電圧検出回路７１の出
力をなし、高電圧発生回路５９の入力に接続されてい
る。
【００８２】なお、ｎＭＯＳトランジスタＭg1〜Ｍgn，
Ｍk1〜Ｍkm及びｐＭＯＳトランジスタ７２，７３は、そ
れぞれソースとバックゲート端子とが接続されており、
バックゲート効果によってそれぞれのしきい値Ｖthの変
動を防止する。ｎＭＯＳトランジスタＭg1〜Ｍgn及びＭ
k1〜Ｍkmは、各ゲートサイズがそれぞれ同一であり、飽
和領域でそれぞれ動作し、ｐＭＯＳトランジスタ７２及
び７３においても、各ゲートサイズがそれぞれ同一であ
る。また、ｎＭＯＳトランジスタＭk1〜Ｍkmは第１電圧
降下回路部を、ｎＭＯＳトランジスタＭg1〜Ｍgnは第２
電圧降下回路部を、ｐＭＯＳトランジスタ７２，７３及
び差動増幅器７５は定電流発生部を、差動増幅器７４は
高電圧検出部をなす。
Ｍk1〜Ｍkm及びｐＭＯＳトランジスタ７２，７３は、そ
れぞれソースとバックゲート端子とが接続されており、
バックゲート効果によってそれぞれのしきい値Ｖthの変
動を防止する。ｎＭＯＳトランジスタＭg1〜Ｍgn及びＭ
k1〜Ｍkmは、各ゲートサイズがそれぞれ同一であり、飽
和領域でそれぞれ動作し、ｐＭＯＳトランジスタ７２及
び７３においても、各ゲートサイズがそれぞれ同一であ
る。また、ｎＭＯＳトランジスタＭk1〜Ｍkmは第１電圧
降下回路部を、ｎＭＯＳトランジスタＭg1〜Ｍgnは第２
電圧降下回路部を、ｐＭＯＳトランジスタ７２，７３及
び差動増幅器７５は定電流発生部を、差動増幅器７４は
高電圧検出部をなす。
【００８３】上記のような構成において、差動増幅器７
５は、フィードバックループを用いて、ｎＭＯＳトラン
ジスタＭk1〜Ｍkmの直列回路にＶrefを発生させる電流
がｐＭＯＳトランジスタ７２から流れるように、ｐＭＯ
Ｓトランジスタ７２のゲートに電圧を印加する。該印加
した電圧は同時にｐＭＯＳトランジスタ７３のゲートに
も印加され、ｐＭＯＳトランジスタ７３から、ｎＭＯＳ
トランジスタＭg1〜Ｍgnで形成された直列回路に電流が
流れる。
５は、フィードバックループを用いて、ｎＭＯＳトラン
ジスタＭk1〜Ｍkmの直列回路にＶrefを発生させる電流
がｐＭＯＳトランジスタ７２から流れるように、ｐＭＯ
Ｓトランジスタ７２のゲートに電圧を印加する。該印加
した電圧は同時にｐＭＯＳトランジスタ７３のゲートに
も印加され、ｐＭＯＳトランジスタ７３から、ｎＭＯＳ
トランジスタＭg1〜Ｍgnで形成された直列回路に電流が
流れる。
【００８４】ここで、差動増幅器７４の両入力が同電位
になると、ｐＭＯＳトランジスタ７２及び７３はそれぞ
れ同一電流を供給し、ｎＭＯＳトランジスタＭg1〜Ｍgn
の直列回路による電圧降下は、（Ｖref−Ｖl）となる。
すなわち、下記（９）式が成り立つ。 Ｖref−Ｖl＝(ｎ／ｍ)×Ｖref ………………………………（９）
になると、ｐＭＯＳトランジスタ７２及び７３はそれぞ
れ同一電流を供給し、ｎＭＯＳトランジスタＭg1〜Ｍgn
の直列回路による電圧降下は、（Ｖref−Ｖl）となる。
すなわち、下記（９）式が成り立つ。 Ｖref−Ｖl＝(ｎ／ｍ)×Ｖref ………………………………（９）
【００８５】従って、高電圧検出回路７１は、下記（１
０）式で示した負の高電圧を検出することができる Ｖl＝−(ｎ／ｍ−１)×Ｖref ……………………………（１０） （１０）式から分かるように、ｎＭＯＳトランジスタの
数であるｎ及びｍを変えることによって、検出すること
ができる高電圧Ｖlの微調整を行う。
０）式で示した負の高電圧を検出することができる Ｖl＝−(ｎ／ｍ−１)×Ｖref ……………………………（１０） （１０）式から分かるように、ｎＭＯＳトランジスタの
数であるｎ及びｍを変えることによって、検出すること
ができる高電圧Ｖlの微調整を行う。
【００８６】上記のように、本発明の実施の形態４にお
ける半導体集積回路は、ｎＭＯＳトランジスタＭk1〜Ｍ
kmの直列回路に流れる電流、及びｎＭＯＳトランジスタ
Ｍｇ１〜Ｍｇｎの直列回路に流れる電流が、温度や電源
電圧に左右されず原理的に同じになることから、環境変
化に対してばらつきの少ない特性を得ることができ、高
電圧の検出精度を向上させることができると共に、検出
することができる高電圧Ｖlの値の微調整を行うことが
できる。
ける半導体集積回路は、ｎＭＯＳトランジスタＭk1〜Ｍ
kmの直列回路に流れる電流、及びｎＭＯＳトランジスタ
Ｍｇ１〜Ｍｇｎの直列回路に流れる電流が、温度や電源
電圧に左右されず原理的に同じになることから、環境変
化に対してばらつきの少ない特性を得ることができ、高
電圧の検出精度を向上させることができると共に、検出
することができる高電圧Ｖlの値の微調整を行うことが
できる。
【００８７】
【発明の効果】請求項１に係る半導体集積回路は、高電
圧降下部における高電圧の電圧降下を制御すると共に、
基準電圧切換部による基準電圧の切換制御を行って、高
電圧検出部で検出する電圧値の設定を行うようにした。
このことから、高電圧降下部から高電圧検出部に入力さ
れる降下電圧を変えることができ、更に高電圧検出部に
入力される基準電圧を変えることができることから、検
出することができる高電圧の値の微調整を行うことがで
きる。
圧降下部における高電圧の電圧降下を制御すると共に、
基準電圧切換部による基準電圧の切換制御を行って、高
電圧検出部で検出する電圧値の設定を行うようにした。
このことから、高電圧降下部から高電圧検出部に入力さ
れる降下電圧を変えることができ、更に高電圧検出部に
入力される基準電圧を変えることができることから、検
出することができる高電圧の値の微調整を行うことがで
きる。
【００８８】請求項２に係る半導体集積回路は、請求項
１において、具体的には、ダイオード接続された少なく
とも１つのＭＯＳＦＥＴを直列に接続して形成された電
圧降下回路部と、該電圧降下回路部に直列に接続された
電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴの
ドレイン―ソース間をスイッチング動作によってそれぞ
れ短絡する各スイッチング回路部とで上記高電圧降下部
を形成し、各スイッチング回路部のスイッチング動作を
制御して電圧降下回路部による電圧降下値を変えること
によって、高電圧降下部から出力される電圧値を制御す
る。このことから、高電圧降下部に抵抗を使用せず、Ｍ
ＯＳＦＥＴで形成したことから、上記請求項１の効果に
加えて、半導体集積回路を形成するチップの大きさを小
さくすることができ、コストの低減を図ることができる
と共に、消費電流を減少させることができる。
１において、具体的には、ダイオード接続された少なく
とも１つのＭＯＳＦＥＴを直列に接続して形成された電
圧降下回路部と、該電圧降下回路部に直列に接続された
電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴの
ドレイン―ソース間をスイッチング動作によってそれぞ
れ短絡する各スイッチング回路部とで上記高電圧降下部
を形成し、各スイッチング回路部のスイッチング動作を
制御して電圧降下回路部による電圧降下値を変えること
によって、高電圧降下部から出力される電圧値を制御す
る。このことから、高電圧降下部に抵抗を使用せず、Ｍ
ＯＳＦＥＴで形成したことから、上記請求項１の効果に
加えて、半導体集積回路を形成するチップの大きさを小
さくすることができ、コストの低減を図ることができる
と共に、消費電流を減少させることができる。
【００８９】請求項３に係る半導体集積回路は、請求項
１において、具体的には、複数の抵抗を直列に接続して
形成された電圧降下回路部と、該電圧降下回路部に直列
に接続された電流源と、電圧降下回路部を形成する各抵
抗にそれぞれ並列に接続された、スイッチング動作によ
って抵抗を短絡させる各スイッチング回路部とで上記高
電圧降下部を形成し、各スイッチング回路部のスイッチ
ング動作を制御して電圧降下回路部による電圧降下値を
変えることによって、高電圧降下部から出力される電圧
値を制御する。このことから、従来よりも抵抗の数を削
減することができると共に、配線数の削減を行うことが
でき、コストの低減を図ることができる。
１において、具体的には、複数の抵抗を直列に接続して
形成された電圧降下回路部と、該電圧降下回路部に直列
に接続された電流源と、電圧降下回路部を形成する各抵
抗にそれぞれ並列に接続された、スイッチング動作によ
って抵抗を短絡させる各スイッチング回路部とで上記高
電圧降下部を形成し、各スイッチング回路部のスイッチ
ング動作を制御して電圧降下回路部による電圧降下値を
変えることによって、高電圧降下部から出力される電圧
値を制御する。このことから、従来よりも抵抗の数を削
減することができると共に、配線数の削減を行うことが
でき、コストの低減を図ることができる。
【００９０】請求項４に係る半導体集積回路は、所定の
電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定
の電圧の整数倍未満の電圧降下を行う微調整部と、上記
電圧降下部及び微調整部にそれぞれ電流を供給する電流
源とで高電圧降下部を形成し、電圧降下部及び微調整部
におけるそれぞれの電圧降下を制御して高電圧降下部か
ら出力される電圧を制御し、高電圧検出部で検出する高
電圧値の設定を行う。このことから、高電圧降下部から
高電圧検出部に入力される降下電圧をきめ細かく変える
ことができるため、検出することができる高電圧の値を
更に細かく微調整することができる。更に、高電圧降下
部に使用する抵抗の数を従来よりも減少させることがで
き、半導体集積回路を形成するチップの大きさを小さく
することができ、コストの低減を図ることができると共
に、消費電流を減少させることができる。
電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定
の電圧の整数倍未満の電圧降下を行う微調整部と、上記
電圧降下部及び微調整部にそれぞれ電流を供給する電流
源とで高電圧降下部を形成し、電圧降下部及び微調整部
におけるそれぞれの電圧降下を制御して高電圧降下部か
ら出力される電圧を制御し、高電圧検出部で検出する高
電圧値の設定を行う。このことから、高電圧降下部から
高電圧検出部に入力される降下電圧をきめ細かく変える
ことができるため、検出することができる高電圧の値を
更に細かく微調整することができる。更に、高電圧降下
部に使用する抵抗の数を従来よりも減少させることがで
き、半導体集積回路を形成するチップの大きさを小さく
することができ、コストの低減を図ることができると共
に、消費電流を減少させることができる。
【００９１】請求項５に係る半導体集積回路は、請求項
４において、具体的には、ダイオード接続された少なく
とも１つのＭＯＳＦＥＴを直列に接続して形成された電
圧降下回路と、該電圧降下回路を形成する各ＭＯＳＦＥ
Ｔのドレイン―ソース間をスイッチング動作によってそ
れぞれ短絡する各スイッチング回路からなる第１スイッ
チング回路とで電圧降下部を形成し、第１スイッチング
回路におけるそれぞれのスイッチング回路のスイッチン
グ動作を制御して高電圧の電圧降下を制御し、高電圧検
出部で検出する高電圧値の設定を行う。このことから、
高電圧降下部から高電圧検出部に入力される降下電圧を
変えることができ、検出することができる高電圧の値を
変えることができる。更に、電圧降下部に抵抗を使用せ
ず、ＭＯＳＦＥＴで形成したことから、半導体集積回路
を形成するチップの大きさを小さくすることができ、コ
ストの低減を図ることができると共に、消費電流を減少
させることができる。
４において、具体的には、ダイオード接続された少なく
とも１つのＭＯＳＦＥＴを直列に接続して形成された電
圧降下回路と、該電圧降下回路を形成する各ＭＯＳＦＥ
Ｔのドレイン―ソース間をスイッチング動作によってそ
れぞれ短絡する各スイッチング回路からなる第１スイッ
チング回路とで電圧降下部を形成し、第１スイッチング
回路におけるそれぞれのスイッチング回路のスイッチン
グ動作を制御して高電圧の電圧降下を制御し、高電圧検
出部で検出する高電圧値の設定を行う。このことから、
高電圧降下部から高電圧検出部に入力される降下電圧を
変えることができ、検出することができる高電圧の値を
変えることができる。更に、電圧降下部に抵抗を使用せ
ず、ＭＯＳＦＥＴで形成したことから、半導体集積回路
を形成するチップの大きさを小さくすることができ、コ
ストの低減を図ることができると共に、消費電流を減少
させることができる。
【００９２】請求項６に係る半導体集積回路は、請求項
５において、ソース―ドレイン間に抵抗で形成された分
圧回路が接続されると共に該分圧回路によって分圧され
た電圧がゲートに入力される少なくとも１つのＭＯＳＦ
ＥＴを直列に接続して形成される、電圧降下部で電圧降
下させた降下電圧の微調整を行う微調整回路を備えた。
このことから、高電圧降下部から高電圧検出部に入力さ
れる降下電圧をきめ細かく変えることができるため、検
出することができる高電圧の値を更に細かく微調整する
ことができる。更に、高電圧降下部に使用する抵抗の数
を従来よりも減少させることができ、半導体集積回路を
形成するチップの大きさを小さくすることができ、コス
トの低減を図ることができると共に、消費電流を減少さ
せることができる。
５において、ソース―ドレイン間に抵抗で形成された分
圧回路が接続されると共に該分圧回路によって分圧され
た電圧がゲートに入力される少なくとも１つのＭＯＳＦ
ＥＴを直列に接続して形成される、電圧降下部で電圧降
下させた降下電圧の微調整を行う微調整回路を備えた。
このことから、高電圧降下部から高電圧検出部に入力さ
れる降下電圧をきめ細かく変えることができるため、検
出することができる高電圧の値を更に細かく微調整する
ことができる。更に、高電圧降下部に使用する抵抗の数
を従来よりも減少させることができ、半導体集積回路を
形成するチップの大きさを小さくすることができ、コス
トの低減を図ることができると共に、消費電流を減少さ
せることができる。
【００９３】請求項７に係る半導体集積回路は、請求項
５において、ソース―ドレイン間に抵抗で形成された分
圧回路が接続されると共に該分圧回路によって分圧され
た電圧がゲートに入力されたＭＯＳＦＥＴにスイッチン
グ用のＭＯＳＦＥＴをそれぞれ直列に接続した少なくと
も１つの直列回路を並列に接続して形成される、上記電
圧降下回路と直列に接続される微調整回路を備えた。こ
のことから、高電圧降下部から高電圧検出部に入力され
る降下電圧をきめ細かく変えることができるため、検出
することができる高電圧の値を更に細かく微調整するこ
とができる。更に、高電圧降下部に使用する抵抗の数を
従来よりも減少させることができ、半導体集積回路を形
成するチップの大きさを小さくすることができ、コスト
の低減を図ることができると共に、消費電流を減少させ
ることができる。
５において、ソース―ドレイン間に抵抗で形成された分
圧回路が接続されると共に該分圧回路によって分圧され
た電圧がゲートに入力されたＭＯＳＦＥＴにスイッチン
グ用のＭＯＳＦＥＴをそれぞれ直列に接続した少なくと
も１つの直列回路を並列に接続して形成される、上記電
圧降下回路と直列に接続される微調整回路を備えた。こ
のことから、高電圧降下部から高電圧検出部に入力され
る降下電圧をきめ細かく変えることができるため、検出
することができる高電圧の値を更に細かく微調整するこ
とができる。更に、高電圧降下部に使用する抵抗の数を
従来よりも減少させることができ、半導体集積回路を形
成するチップの大きさを小さくすることができ、コスト
の低減を図ることができると共に、消費電流を減少させ
ることができる。
【００９４】請求項８に係る半導体集積回路は、請求項
５において、抵抗とスイッチング用のＭＯＳＦＥＴとの
少なくとも１つの直列回路がゲート―ドレイン間及びゲ
ート―ソース間に接続されたＭＯＳＦＥＴからなる、上
記電圧降下回路と直列に接続される微調整回路を備え
た。このことから、高電圧降下部から高電圧検出部に入
力される降下電圧をきめ細かく変えることができるた
め、検出することができる高電圧の値を更に細かく微調
整することができる。更に、高電圧降下部に使用する抵
抗の数を従来よりも減少させることができ、半導体集積
回路を形成するチップの大きさを小さくすることがで
き、コストの低減を図ることができると共に、消費電流
を減少させることができる。
５において、抵抗とスイッチング用のＭＯＳＦＥＴとの
少なくとも１つの直列回路がゲート―ドレイン間及びゲ
ート―ソース間に接続されたＭＯＳＦＥＴからなる、上
記電圧降下回路と直列に接続される微調整回路を備え
た。このことから、高電圧降下部から高電圧検出部に入
力される降下電圧をきめ細かく変えることができるた
め、検出することができる高電圧の値を更に細かく微調
整することができる。更に、高電圧降下部に使用する抵
抗の数を従来よりも減少させることができ、半導体集積
回路を形成するチップの大きさを小さくすることがで
き、コストの低減を図ることができると共に、消費電流
を減少させることができる。
【００９５】請求項９に係る半導体集積回路は、第１基
準電圧と高電圧との電圧差を電流に変換し、該電流と第
２基準電圧に応じて生成した定電流との電流差を電圧に
変換し、該変換された電圧から高電圧値の検出を行う。
このことから、従来よりも簡単な回路構成で負の高電圧
を検出することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
準電圧と高電圧との電圧差を電流に変換し、該電流と第
２基準電圧に応じて生成した定電流との電流差を電圧に
変換し、該変換された電圧から高電圧値の検出を行う。
このことから、従来よりも簡単な回路構成で負の高電圧
を検出することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
【００９６】請求項１０に係る半導体集積回路は、請求
項９において、具体的には、電圧変換部はカレントミラ
ー回路で形成され、該カレントミラー回路によって、電
流変換部で変換された電流が定電流発生部の出力に入力
され、高電圧検出部は、定電流発生部の出力における電
圧から高電圧の検出を行う。このことから、従来よりも
簡単な回路構成で負の高電圧を検出することができ、回
路を構成する素子数を削減することができるため、負の
高電圧検出回路のばらつきを減少させることができ、高
電圧の検出精度を向上させることができると共に、コス
トの削減を図ることができる。
項９において、具体的には、電圧変換部はカレントミラ
ー回路で形成され、該カレントミラー回路によって、電
流変換部で変換された電流が定電流発生部の出力に入力
され、高電圧検出部は、定電流発生部の出力における電
圧から高電圧の検出を行う。このことから、従来よりも
簡単な回路構成で負の高電圧を検出することができ、回
路を構成する素子数を削減することができるため、負の
高電圧検出回路のばらつきを減少させることができ、高
電圧の検出精度を向上させることができると共に、コス
トの削減を図ることができる。
【００９７】請求項１１に係る半導体集積回路は、請求
項１０において、具体的には、電流変換部は、ダイオー
ド接続された少なくとも１つのＭＯＳＦＥＴが直列に接
続された電圧レベル変換回路と、該電圧レベル変換回路
の入力に接続されると共にゲートに第１基準電圧が入力
され、電流変換部の入力をなすＭＯＳＦＥＴとで形成さ
れ、上記電圧レベル変換回路の出力は負の高電圧が入力
される。このことから、従来よりも簡単な回路構成で負
の高電圧を検出することができ、回路を構成する素子数
を削減することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
項１０において、具体的には、電流変換部は、ダイオー
ド接続された少なくとも１つのＭＯＳＦＥＴが直列に接
続された電圧レベル変換回路と、該電圧レベル変換回路
の入力に接続されると共にゲートに第１基準電圧が入力
され、電流変換部の入力をなすＭＯＳＦＥＴとで形成さ
れ、上記電圧レベル変換回路の出力は負の高電圧が入力
される。このことから、従来よりも簡単な回路構成で負
の高電圧を検出することができ、回路を構成する素子数
を削減することができるため、負の高電圧検出回路のば
らつきを減少させることができ、高電圧の検出精度を向
上させることができると共に、コストの削減を図ること
ができる。
【００９８】請求項１２に係る半導体集積回路は、ダイ
オード接続された少なくとも１つのＭＯＳＦＥＴが直列
に接続されて形成され出力が接地された第１電圧降下回
路部に流れる電流、及びダイオード接続された少なくと
も１つのＭＯＳＦＥＴが直列に接続されて形成され出力
に負の高電圧が印加される第２電圧降下回路部に流れる
電流が、温度や電源電圧に左右されず原理的に同じにな
ることから、環境変化に対してばらつきの少ない特性を
得ることができ、高電圧の検出精度を向上させることが
できると共に、検出することができる負の高電圧の値の
微調整を行うことができる。
オード接続された少なくとも１つのＭＯＳＦＥＴが直列
に接続されて形成され出力が接地された第１電圧降下回
路部に流れる電流、及びダイオード接続された少なくと
も１つのＭＯＳＦＥＴが直列に接続されて形成され出力
に負の高電圧が印加される第２電圧降下回路部に流れる
電流が、温度や電源電圧に左右されず原理的に同じにな
ることから、環境変化に対してばらつきの少ない特性を
得ることができ、高電圧の検出精度を向上させることが
できると共に、検出することができる負の高電圧の値の
微調整を行うことができる。
【図１】 本発明の実施の形態１における半導体集積回
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の例を示した概略の回路図である。
【図２】 本発明の実施の形態２における半導体集積回
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の例を示した概略の回路図である。
【図３】 本発明の実施の形態２における半導体集積回
路の高電圧検出回路の他の例を示した概略の回路図であ
る。
路の高電圧検出回路の他の例を示した概略の回路図であ
る。
【図４】 本発明の実施の形態２における半導体集積回
路の高電圧検出回路の他の例を示した概略の回路図であ
る。
路の高電圧検出回路の他の例を示した概略の回路図であ
る。
【図５】 デプリーション型ＭＯＳＦＥＴを示した図で
ある。
ある。
【図６】 本発明の実施の形態３における半導体集積回
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の例を示した概略の回路図である。
【図７】 本発明の実施の形態４における半導体集積回
路の高電圧検出回路の例を示した概略の回路図である。
路の高電圧検出回路の例を示した概略の回路図である。
【図８】 正の高電圧を検出する従来の高電圧検出回路
の例を示した概略の回路図である。
の例を示した概略の回路図である。
【図９】 正の高電圧を検出する従来の高電圧検出回路
の他の例を示した概略の回路図である。
の他の例を示した概略の回路図である。
【図１０】 負の高電圧を検出する従来の高電圧検出回
路の例を示した概略の回路図である。
路の例を示した概略の回路図である。
【符号の説明】 １，２５，３５，４５，５１，７１ 高電圧検出回路、
２ 差動増幅回路、３，Ｍa1〜Ｍan，Ｍb，Ｔa1〜Ｔa
n，Ｍd1〜Ｍd4，Ｔd1〜Ｔd4，Ｍf1〜Ｍfn，Ｍk1〜Ｍk
m，Ｍg1〜Ｍgn，５２，５３ ｎＭＯＳトランジスタ、
４，５６ インバータ回路、 ５，５７ 高電圧入力
端子、 ６，２２，３２，４２ 高電圧降下回路、
７，２３ 基準電圧発生回路、 ８ 基準電圧切換回
路、 ９，２４ 制御回路、 ２１，３１，４１ 微調
整回路、 ５４，５５，７２，７３ｐＭＯＳトランジス
タ、 ７４，７５ 差動増幅器、 Ｒd1〜Ｒd4 抵抗
２ 差動増幅回路、３，Ｍa1〜Ｍan，Ｍb，Ｔa1〜Ｔa
n，Ｍd1〜Ｍd4，Ｔd1〜Ｔd4，Ｍf1〜Ｍfn，Ｍk1〜Ｍk
m，Ｍg1〜Ｍgn，５２，５３ ｎＭＯＳトランジスタ、
４，５６ インバータ回路、 ５，５７ 高電圧入力
端子、 ６，２２，３２，４２ 高電圧降下回路、
７，２３ 基準電圧発生回路、 ８ 基準電圧切換回
路、 ９，２４ 制御回路、 ２１，３１，４１ 微調
整回路、 ５４，５５，７２，７３ｐＭＯＳトランジス
タ、 ７４，７５ 差動増幅器、 Ｒd1〜Ｒd4 抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 堂阪 勝己 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (12)
- 【請求項１】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、 入力された高電圧を電圧降下させて出力する高電圧降下
部と、 複数の基準電圧を生成して出力する基準電圧発生部と、 該基準電圧発生部から入力された複数の基準電圧を切り
換えて出力する基準電圧切換部と、 上記高電圧降下部から出力された電圧と上記基準電圧切
換部から出力された基準電圧との比較を行って高電圧の
検出を行う高電圧検出部と、 上記高電圧降下部における高電圧の電圧降下を制御する
と共に、基準電圧切換部による基準電圧の切換制御を行
って、高電圧検出部で検出する高電圧値の設定を行う制
御部とを備えることを特徴とする半導体集積回路。 - 【請求項２】 上記高電圧降下部は、ダイオード接続さ
れた少なくとも１つのＭＯＳＦＥＴを直列に接続して形
成される、高電圧の電圧降下を行う電圧降下回路部と、
該電圧降下回路部に直列に接続された電流源と、電圧降
下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソース
間をスイッチング動作によってそれぞれ短絡する各スイ
ッチング回路部とで形成され、上記制御部は、該各スイ
ッチング回路部のスイッチング動作を制御して上記電圧
降下回路部による電圧降下値を変えることによって、高
電圧降下部から出力される電圧値を制御することを特徴
とする請求項１に記載の半導体集積回路。 - 【請求項３】 上記高電圧降下部は、複数の抵抗を直列
に接続して形成される、高電圧の電圧降下を行う電圧降
下回路部と、該電圧降下回路部に直列に接続された電流
源と、上記電圧降下回路部を形成する各抵抗にそれぞれ
並列に接続された、スイッチング動作によって抵抗を短
絡させる各スイッチング回路部とで形成され、上記制御
部は、該各スイッチング回路部のスイッチング動作を制
御して上記電圧降下回路部による電圧降下値を変えるこ
とによって、高電圧降下部から出力される電圧値を制御
することを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項４】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、 入力された高電圧を電圧降下させて出力する高電圧降下
部と、 基準電圧を生成して出力する基準電圧発生部と、 上記高電圧降下部から出力された電圧と上記基準電圧発
生部から出力された基準電圧との比較を行って高電圧の
検出を行う高電圧検出部と、 上記高電圧降下部における高電圧の電圧降下を制御する
と共に、基準電圧切換部による基準電圧の切換制御を行
って、高電圧検出部で検出する高電圧値の設定を行う制
御部とを備え、 上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降
下を行う電圧降下部と、所定の電圧の整数倍未満の電圧
降下を行う微調整部と、上記電圧降下部及び微調整部に
それぞれ電流を供給する電流源とからなり、上記制御部
は、電圧降下部及び微調整部におけるそれぞれの電圧降
下を制御して高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うこと
を特徴とする半導体集積回路。 - 【請求項５】 上記電圧降下部は、ダイオード接続され
た少なくとも１つのＭＯＳＦＥＴを直列に接続して形成
された電圧降下回路と、該電圧降下回路を形成する各Ｍ
ＯＳＦＥＴのドレイン―ソース間をスイッチング動作に
よってそれぞれ短絡する各スイッチング回路からなる第
１スイッチング回路とからなり、上記制御部は、第１ス
イッチング回路におけるそれぞれのスイッチング回路の
スイッチング動作を制御して高電圧の電圧降下を制御す
ることにより高電圧降下部から出力される電圧を制御
し、高電圧検出部で検出する高電圧値の設定を行うこと
を特徴とする請求項４に記載の半導体集積回路。 - 【請求項６】 上記微調整部は、ソース―ドレイン間に
抵抗で形成された分圧回路が接続されると共に該分圧回
路によって分圧された電圧がゲートに入力された少なく
とも１つのＭＯＳＦＥＴを直列に接続して形成される、
上記電圧降下回路と直列に接続される微調整回路と、該
微調整回路を形成する各ＭＯＳＦＥＴのドレイン―ソー
ス間をスイッチング動作によってそれぞれ短絡する各ス
イッチング回路からなる第２スイッチング回路とからな
り、上記制御部は、第２スイッチング回路におけるそれ
ぞれのスイッチング回路のスイッチング動作を制御して
高電圧の電圧降下を微調整することによって高電圧降下
部から出力される電圧の微調整を行い、高電圧検出部で
検出する高電圧値の設定を行うことを特徴とする請求項
５に記載の半導体集積回路。 - 【請求項７】 上記微調整部は、ソース―ドレイン間に
抵抗で形成された分圧回路が接続されると共に該分圧回
路によって分圧された電圧がゲートに入力されたＭＯＳ
ＦＥＴにスイッチング用のＭＯＳＦＥＴをそれぞれ直列
に接続した少なくとも１つの直列回路を並列に接続して
形成される、上記電圧降下回路と直列に接続される微調
整回路からなり、上記制御部は、上記スイッチング用の
ＭＯＳＦＥＴのスイッチング動作を制御して高電圧の電
圧降下を微調整することによって高電圧降下部から出力
される電圧の微調整を行い、高電圧検出部で検出する高
電圧値の設定を行うことを特徴とする請求項５に記載の
半導体集積回路。 - 【請求項８】 上記微調整部は、抵抗とスイッチング用
のＭＯＳＦＥＴとの少なくとも１つの直列回路がゲート
―ドレイン間及びゲート―ソース間に接続されたＭＯＳ
ＦＥＴからなる、上記電圧降下回路と直列に接続される
微調整回路からなり、上記制御部は、上記スイッチング
用のＭＯＳＦＥＴのスイッチング動作を制御して高電圧
の電圧降下を微調整することによって高電圧降下部から
出力される電圧の微調整を行い、高電圧検出部で検出す
る高電圧値の設定を行うことを特徴とする請求項５に記
載の半導体集積回路。 - 【請求項９】 高電圧の検出を行う高電圧検出回路を有
する半導体集積回路において、 第１基準電圧及び第２基準電圧を生成して出力する基準
電圧発生部と、 該第１基準電圧と高電圧との電圧差を電流に変換する電
流変換部と、 上記第２基準電圧に応じて一定の電流を生成して出力す
る定電流発生部と、 上記電流変換部で変換された電流と、該定電流発生部か
ら出力される定電流との電流差を電圧に変換する電圧変
換部と、 該電圧変換部で変換された電圧から高電圧値の検出を行
う高電圧検出部とを備えることを特徴とする半導体集積
回路。 - 【請求項１０】 上記電圧変換部はカレントミラー回路
で形成され、該カレントミラー回路は、電流変換部で変
換された電流を定電流発生部の出力に入力し、上記高電
圧検出部は、定電流発生部の出力における電圧から高電
圧の検出を行うことを特徴とする請求項９に記載の半導
体集積回路。 - 【請求項１１】 上記電流変換部は、ダイオード接続さ
れた少なくとも１つのＭＯＳＦＥＴが直列に接続された
電圧レベル変換回路と、該電圧レベル変換回路の入力に
接続されると共にゲートに第１基準電圧が入力され、電
流変換部の入力をなすＭＯＳＦＥＴとで形成され、上記
電圧レベル変換回路の出力は負の高電圧が入力されるこ
とを特徴とする請求項１０に記載の半導体集積回路。 - 【請求項１２】 高電圧の検出を行う高電圧検出回路を
有する半導体集積回路において、 ダイオード接続された少なくとも１つのＭＯＳＦＥＴが
直列に接続されて形成され、出力が接地される第１電圧
降下回路部と、 ダイオード接続された少なくとも１つのＭＯＳＦＥＴが
直列に接続されて形成され、出力に負の高電圧が印加さ
れる第２電圧降下回路部と、 所定の基準電圧を生成して出力する基準電圧発生部と、 該第１電圧降下回路部の入力が上記所定の基準電圧にな
るように一定の電流を生成すると共に、上記第１及び第
２電圧降下回路部にそれぞれ出力する定電流発生部と、 上記第１電圧降下回路部の入力電圧と第２電圧降下回路
部の入力電圧とを比較して高電圧値を検出する高電圧検
出部とを備えることを特徴とする半導体集積回路。
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