JP4503150B2 - 電圧ダウンコンバータおよび電圧ｖｃｃを変換するための方法 - Google Patents

Description

【０００１】
【発明の分野】
この発明は一般に、集積回路に関し、特に、外部電源電圧から内部電源電圧を発生させる電圧調整器回路を有する集積回路に関する。
【０００２】
【関連分野の説明】
集積回路（ＩＣ）は、相互接続されて所望の機能性を与える、数千または数百万の個別のデバイスを含む。所定のＩＣチップ上に、より低いコストでより多くの機能性を与えるため、プロセス技術を改良し、個別のデバイス各々の大きさを減じるために、著しい努力が払われている。通常、幾何学的形状の小さなデバイスの方が、幾何学的形状の大きなデバイスよりも動作が速くかつ消費電力が少ない。デバイスの幾何学的形状が減じられるに伴って、デバイスの降伏電圧およびデバイスを分離する絶縁も減じられる。
【０００３】
電子システムは通常、さまざまな技術から製造されるＩＣを含む。このため単一の印刷回路板上のさまざまな種類のデバイスをサポートするため、単一の印刷回路板に対して複数の電源電圧を供給する必要が生じる。たとえば、５．０ボルトから２．５ボルトまでの範囲の電源電圧を必要とするデバイスが利用可能である。この不均衡に対する実際的な解決法は、（上の例ならばたとえば５．０Ｖなどの）より高い電圧を、小さな幾何学的形状のデバイスによって内部で必要とされる（たとえば３．３Ｖまたは２．５Ｖなどの）より低い電圧に減じる電圧ダウンコンバータ回路を提供することである。したがって、幾何学的形状の小さな各ＩＣにより内部で必要とされる電圧と一貫した電圧を提供するため、利用可能な外部電源電圧を調整する必要がある。
【０００４】
高電流負荷の間の内部電圧供給ノードにおける不所望の電圧垂下を制限するため、大きなキャパシタが内部電圧供給ノードと接地との間に結合される。しかし実際には、フィルタキャパシタが、機能性を追加することなく大きな面積を占める。コストおよび回路の大きさを考慮すると、フィルタキャパシタをより中程度の大きさに限定する必要がある。したがって、大きなフィルタキャパシタを必要としないような態様で電圧のリプルを最小限にすることが望ましい。
【０００５】
従来の電圧ダウンコンバータ（調整器およびＤＣ／ＤＣコンバータとも呼ばれる）は、利用可能な供給電圧よりも低い電圧を発生するよう設計される。線形調整器においては、外部電圧供給ノードと内部電圧供給ノードとの間にトランジスタが直列に結合される。トランジスタの導電性は、トランジスタにかかる過剰な電圧を降下させるよう調整される。線形調整器は、単純性、低出力リプル、高品質のラインおよび負荷調整、ならびに回復時間が短いことなど多くの望ましい特性を有する。しかし、線形調整器は、非効率的で、電力を無駄にし過度の熱を発生する。
【０００６】
パルス幅変調（ＰＷＭ）調整器が、より効率が高いためにより一般的になっている。ＰＷＭダウンコンバータは、内部電圧供給ノードの電圧と基準電圧とを比較し、内部供給電圧が低すぎるときにはオン（すなわち論理ハイ）になり、内部供給電圧が高すぎるときはオフ（すなわち論理ロー）になるＰＷＭ信号を発生する。ＰＷＭ信号は、外部電圧ノードと内部電圧供給ノードとの間に直列に結合されたトランジスタを制御する。直列トランジスタは、（電力損失がより大きい線形領域と比較して）電力損失が最も小さい、オフ状態またはオン状態のいずれかで主として動作する。
【０００７】
基準電圧と内部供給電圧とを比較するため従来のＰＷＭ調整器において使用される比較器は、内部供給電圧の変化にその出力が反応するまでに時間遅延を有する。遅延は、特に高電流負荷においては、内部供給電圧の垂下およびオーバシュートとして現われる。たとえば、メモリデバイスにおいては、数千のセンス増幅器が同時に活性化されて周期的高電流負荷を作り出す。電圧ダウンコンバータ内のトランジスタをより小さくしかつフィルタキャパシタをより小さくしようとする傾向からこの現象は複雑になる。さらに、より多くのメモリセルが単一の集積回路上に位置づけられるために、相互接続ラインが、より小さく、より抵抗が高くそしてより多くなっており、こうしたすべてが、内部供給電圧を発生させる回路の需要を大きくしている。
【０００８】
外部（すなわちオフチップ）のダウンコンバータ内の電圧の垂下を最小化するために使用される技術は、コンバータの出力電圧を基準電圧と比較するためヒステリシスコンパレータを用いる。しかし、調整されなければならない内部電圧供給レベルに直接アクセスしないオフチップコンポーネントを使用して正確なヒステリシスを発生させることは難しい。内部供給電圧をＩＣのピンへと外に出すことによってこの限界を克服することができるが、この解決策は、システムのノイズ性能を劣化させると同時に、デバイスを製造するためのコストを上げる。さらに、ピンによって生み出される負荷容量が著しく、デバイスの全体的な性能を落とすのに加え設計をより複雑にする。高負荷応用における垂下およびオーバシュートに対する改良された耐性を備えオンチップで実現することのできる電圧ダウンコンバータが必要とされている。
【０００９】
【発明の概要】
この発明は、ヒステリシス信号と、比較器に印加される基準電圧および出力電圧フィードバック信号とを組合わせるヒステリシス発生器を備える電圧ダウンコンバータに関する。ヒステリシス発生器は、いつ高電流負荷が活性化されるか前もって知らせる制御信号に結合される。ヒステリシス信号は、高電流負荷の活性化よりも前に第１の状態に切換えられ、高電流負荷が不活性化されるよりも前に第２の状態に切換えられる。第１の状態においては、ヒステリシス電圧が基準電圧に加えられる。第２の状態においては、ヒステリシス電圧は電圧出力フィードバック信号に加えられる。
【００１０】
この発明は、外部電圧を受ける入力ノードと、駆動制御信号に応答して入力ノードを内部電圧供給ノードに選択的に結合するドライバユニットとを含む電圧ダウンコンバータに関する。ヒステリシスタイミングユニットが、外部制御信号に応答し、第１の制御信号ＶＨＹＳＴ−および第２の制御信号ＶＨＹＳＴ＋を発生する。比較器ユニットが、内部電圧供給ノード、ＶＲＥＦ、ＶＨＹＳＴ−およびＶＨＹＳＴ＋と結合され、ドライバユニットと結合されて、駆動制御信号を発生する。比較器ユニットは、ＶＨＹＳＴ−信号およびＶＨＹＳＴ＋信号により選択される、第１のモード、第２のモードおよび第３のモードを有する。
【００１１】
【詳細な説明】
この発明による電圧ダウンコンバータを図１にブロック図で示す。図１から図５に示す実現例は単なる例として提供されているのであり、この発明はバイポーラおよびＢｉＣＭＯＳ技術を含む他の技術において実現可能であり、ここに説明する機能性を実現するためにより多くのまたはより少数のコンポーネントを有する回路を使用してもよいことが理解されねばならない。したがって、これらの他の実現例は、ここに説明する特定の実現例と均等である。
【００１２】
４入力ヒステリシスコンパレータ１０１が、ライン１０５上で制御信号を生成し、ライン１０５はドライバユニット１０３に結合される。ドライバユニット１０３は制御信号に応答して外部電源電圧Ｖ_CCEXTからの電流を供給し、フィルタキャパシタ１０６を充電する。電力を節約するため、ダウンコンバータの主要な電力消費コンポーネントは、望ましくはＶＤＣＥＮ制御信号により選択的に可能化される。
【００１３】
出力電圧ＶＣＣＩは、基準電圧（ＶＲＥＦ）とＶＴＲＩＭとを比較することにより制御される。ＶＲＥＦは、適度に安定した基準電圧を提供する禁制帯幅参照回路などの電圧発生コンポーネントを使用して従来の態様で発生される。ＶＴＲＩＭは、ＶＴＲＩＭ発生器１０４によりＶＣＣＩから導出される。好都合には、ＶＴＲＩＭはＶＣＣＩの２分の１に設定されるが、任意の値が選択可能である。ＶＴＲＩＭ発生器１０４は、たとえば簡単な分圧器回路を含んでよい。
【００１４】
さしあたり、ヒステリシスタイマ１０２の効果を無視すると、特定の例では、ＶＴＲＩＭがＶＲＥＦよりも低いときにコンパレータ１０１（すなわち図２のライン１０５）の出力がハイとなり、ドライバ１０３が活性化される。同様に、ＶＴＲＩＭがＶＲＥＦよりも高いとき、コンパレータ１０１の出力はローとなりドライバ１０３をオフにする。ドライバ１０３は、オンのときフィルタキャパシタ１０６へＶＣＣＥＸＴから電荷を供給し内部電圧ＶＣＣＩを発生させる、バイポーラトランジスタまたはＭＯＳトランジスタなどの従来のスイッチコンポーネントを含む。
【００１５】
コンパレータ１０１は、いつヒステリシス電圧がコンパレータ１０１により加算されるかまたは減算されるかを示すＶＨＹＳＴ−制御信号およびＶＨＹＳＴ＋制御信号を含む。ＶＨＹＳＴ−信号が活性のとき、ヒステリシス電圧は実効的にＶＴＲＩＭに加算され、それによって、ＶＣＣＩが目標ＶＣＣＩよりもやや下まで上がったときコンパレータ１０１をオフさせる。同様に、ＶＨＹＳＴ＋信号が活性のとき、ヒステリシス電圧が実効的にＶＲＥＦに加算され、それによって、ＶＣＣＩがＶＣＣＩ目標値よりもやや上まで下がったときコンパレータ１０１をオンさせる。ヒステリシスタイマユニット１０２は、図１に示すＶＤＣＰＲＥなどの外部で発生されるタイミング信号を使用してＶＨＹＳＴ−制御信号およびＶＨＹＳＴ＋制御信号を発生する。ＶＤＣＰＲＥは外部で発生されると述べるが、これはすなわち、ＶＤＣＰＲＥがコンパレータ１０１の外部で発生されるということを意味し、ＶＤＣＰＲＥはコンパレータ１０１と同じＩＣ上の制御回路により発生されることが好ましいことが理解されねばならない。特定の実現例においては、ＶＤＣＰＲＥは、感知よりも前にハイとなり、感知が始まったすぐ後にローとなる、メモリデバイス内の制御信号である。他の制御信号がＶＨＹＳＴ−およびＶＨＹＳＴ＋を発生させるため有用であり得、このような制御信号はここに提供する特定の例と等価である。
【００１６】
図２は、図１に示すドライバ１０３とＶＴＲＩＭ発生器１０４とを実現する例示的回路を示す。ノード１０５は、インバータ２０１を介してスイッチ２０２の制御入力に結合される。スイッチ２０２は、ＶＣＣＥＸＴに結合される第１の電流ノードと、ＶＣＣＩを与えるよう結合される第２の電流ノードとを有するｐチャネルＭＯＳＦＥＴである。この態様で、ノード１０５上の信号が論理ハイであるとき、インバータ２０１の出力はローであり、ＦＥＴ２０２はオンされる。図２の、２０７で示すＲ１にかかる電圧が、ＶＣＣＩからのＶＴＲＩＭを決定する。Ｒ１抵抗器２０６の値とＲ２抵抗器２０７の値とは、コンパレータ１０１の入力回路によってノード２０８に負荷がかからないように、所望の電圧を提供しかつ十分な電流が流れることを可能にするよう選択される。インバータ２０３はバー可能化（ＶＤＣＥＮＢ）信号を受取り、トランジスタ２０４を制御する非反転可能化（ＶＤＣＥＮ）信号を発生する。この態様で、ＶＤＣＥＮＢ信号の適切な印加により、インバータ２０１が不能化され得る。
【００１７】
図３は、図１に示すコンパレータ１０１の特定のＣＭＯＳ実現例を概略的に示す。コンパレータ１０１は、本質的に拡張差動比較器として構成される。左側には、負荷トランジスタ３０１と入力トランジスタ３０２とが第１の電流レッグを形成する。右側には、負荷トランジスタ３１１と入力トランジスタ３１２とが第２の電流レッグを形成する。第１の電流レッグはＶＴＲＩＭに応答し、第２の電流レッグはＶＲＥＦに応答する。トランジスタ３０２および３１２は、負荷トランジスタ３０１および３１１と同様に整合させられる。トランジスタ３１６はＶＤＣＥＮ信号に応答して、スタンバイモードに間にコンパレータ１０１を接地から減結合し、電力消費を減じる。
【００１８】
トランジスタ３０３および３０４の直列組合せが、入力トランジスタ３０２と並列に結合される。トランジスタ３０３はＶＨＹＳＴ−信号に制御される。トランジスタ３０４はＶＲＥＦ信号に結合され、ＶＨＹＳＴ−およびＶＤＣＥＮがオンであるときは常に一定電流を流すであろう。したがって、ＶＨＹＳＴ−がオンであるときは、差動比較器が不均衡となり、ＶＴＲＩＭが実際よりも高いかのように挙動する。結果的に、ノード１０５の出力は、ＶＴＲＩＭがＶＲＥＦよりも（たとえば特定例においては０．２ボルトなど）やや低いとき、ローからハイに切換わるであろう。動作中、メモリ回路内のセンス増幅器がオフにされているときなどオーバシュートが予期されるときは、ＶＨＹＳＴ−は活性である。この態様において、オーバシュート条件が発生するかまたは予期されるときは、ドライバ１０３は、目標レベルよりも低いＶＣＣＩレベルにおいてオフにし始めるので、ＶＣＣＩが目標レベルに達したときには実質的にオフとなる。この態様で、ＶＣＣＩは許容されるレベルよりも高くなることがない。
【００１９】
トランジスタ３１３および３１４の直列組合せが、入力トランジスタ３１２と並列に結合される。トランジスタ３１３はＶＨＹＳＴ＋信号に制御される。トランジスタ３１４はＶＲＥＦ信号に結合され、ＶＨＹＳＴ＋およびＶＤＣＥＮがオンであるときは常に電流を流すであろう。したがって、ＶＨＹＳＴ＋がオンであるときは、差動比較器は不均衡となり、ＶＲＥＦが実際よりも高いかのように挙動する。結果的に、ＶＴＲＩＭがＶＲＥＦよりも（たとえば特定例においては０．２ボルトなど）やや高くなるまでノード１０５の出力はハイからローに切換わらないであろう。動作においては、メモリ回路内のセンス増幅器がオンにされているときなど垂下が予想されるときはＶＨＹＳＴ＋は活性である。この態様で、高負荷条件が発生するかまたは予測されるときは、ドライバ１０３は、目標レベルよりも高いＶＣＣＩレベルにおいてオンして電荷をフィルタキャパシタ１０６に結合させ、これによって、ＶＣＣＩを許容されるレベルよりも下に下げなくとも、フィルタキャパシタ１０６は高負荷電流を供給することができる。
【００２０】
コンパレータ１０１の出力が切換わる電圧を、「トリップ−ポイント」と呼ぶ。図４に示すように、トリップ−ポイントはＶＲＥＦを中心とする。（図４にΔＶで示す）ヒステリシス電圧は、特定の応用の必要に合わせてコンパレータ１０１が設計されるときに決定される、トランジスタ３０４および３１４の大きさにより選択される。トランジスタの幅が広いほどヒステリシス電圧は高くなる。特定例においては、トランジスタ３０４および３１４は両方とも同様の大きさとされ、対称なヒステリシスを与える。しかし所望であれば、非対称なヒステリシスを与えるようトランジスタを異なった大きさにできる。代替的に、トランジスタ３０４は、たとえばマスクプログラマブル技術またはフィールドプログラマブル技術によって、個別にＶＲＥＦ信号にプログラム可能に結合させられ得る複数の並列に結合されたトランジスタにより実現できる。フィールドプログラマブル技術ではヒステリシス電圧をプログラムすることができる。この発明の利点は、比較器の正確さおよび速度が重要であるヒステリシスＤＣ−ＤＣコンバータにおいて大いに生かされる。
【００２１】
図５は、この発明によるヒステリシスタイミングユニット１０２の特定のＣＭＯＳでの実現例を示す。特定例においては、ＶＨＹＳＴ＋は上に説明したＶＤＣＰＲＥ信号から直接導出される。好ましい実現例においては、ＶＤＣＰＲＥは、ＶＣＣＩ電圧レベルで動作する内部制御信号である。図３に示すトランジスタ３１３が確実に完全にオンされるように、ＶＤＣＰＲＥ信号をＶＣＣＥＸＴから駆動される論理レベルにシフトすることが望ましい。電圧シフトユニット５０２を実現するためには任意の利用可能な電圧シフト技術を使用してよい。電圧シフトユニット５０２の実現においては、電圧シフトユニット５０２と関連づけられるどのような遅延も確実に許容可能なものとなるよう（すなわち、ＶＤＣＰＲＥが高電流負荷が活性化されていることを示すときには、十分迅速にＶＨＹＳＴ＋が反応してトランジスタ３１３をオンにするように）、注意が払われなければならない。
【００２２】
同様に、ＮＯＲゲート５０３は、図３に示すトランジスタ３０３が確実に完全にオンとされるよう、ＶＣＣＥＸＴから駆動されるべきである。ノード１０５上の信号は、ＮＯＲゲート５０３によって電圧シフトユニット５０２の電圧変換出力と論理的に組合わされ、ＶＨＹＳＴ−信号を発生する。やはり、ＮＯＲゲート５０２と関連づけられるどのような遅延も、ＶＤＣＰＲＥが高電流負荷がオフにされていることを示すときは、トランジスタ３０３をオンにするために確実に許容可能なタイミングマージンを与えるよう、注意が払われなければならない。
【００２３】
図６（従来技術）および図７は、この発明による電圧ダウンコンバータの改良された性能を示す波形である。時刻００の直後に比較器１０１はＶＤＣＥＮＢ信号により可能化される。この時点で、ＶＴＲＩＭはＶＲＥＦよりもやや大きいため、ＶＤＲＩＶＥは、ドライバ１０３がオンするのを防ぐため降下する。ほぼ時刻１０において、高電流負荷が活性化され、ＶＣＣＩは、ＶＣＣＩに追従するＶＴＲＩＭとともに降下し始める。ＶＴＲＩＭがＶＲＥＦよりも下がるとき、ＶＤＲＩＶＥ信号がオンする。しかし、タイムドライバ１０３がオンするときまでには、ＶＣＣＩは、ほぼ時刻１５からほぼ時刻３０までの間で最も悪い顕著な垂下を既に経験している。ドライバ１０３は、ＶＴＲＩＭがほぼ時刻４０においてＶＲＥＦよりも上がるまで、フィルタキャパシタ１０６に電荷を供給し続ける。しかし、時刻４０までには、高電流負荷がオフにされているため、ＶＣＣＩは既にオーバシュートを経験している。一旦負荷がオフされると、ほとんど負荷電流が必要ないためしばらくの間ＶＣＣＩは過電圧状態のままであり得、フィルタキャパシタ１０６が充電されたままとなる。
【００２４】
対照的に、図７は、この発明による電圧ダウンコンバータにより処理される同様の高負荷切換状態を示す。この場合には、時刻００の直後にハイとなるＶＤＣＰＲＥ信号によって、高電流負荷のオンが予測される。ＶＨＹＳＴ＋は、ＶＨＹＳＴ−がローのままである間に、ＶＣＣＥＸＴレベルと同時にハイとなる。ＶＨＹＳＴ＋がハイとなった後、ＶＣＣＩの電圧垂下が顕著になるより前にほぼ時刻０５においてＶＤＲＩＶＥがハイとなる。この作用は、ＶＣＣＩが垂下し始めた後までＶＤＲＩＶＥが応答できなかった図６に示す従来技術とは対照的である。
【００２５】
ＶＤＣＰＲＥおよびＶＨＹＳＴ＋が時刻１５の直後に降下すると、ＶＨＹＳＴ−はハイとなって図３に示すトランジスタ３０３をオンする。やはり、高電流負荷がオフされるとき生じる電圧オーバシュート条件を予測するため、ＶＨＹＳＴ−タイミングが選択される。ＶＨＹＳＴ−がハイとなりＶＴＲＩＭがＶＲＥＦのすぐ下の電圧に上昇したことに応答して、ＶＤＲＩＶＥが時刻２０の直前に降下し、ドライバ１０３をオフする。結果的に、この発明による方法および装置を使用すると、ＶＣＣＩ波形は著しく平坦となり、高負荷電流切換イベントを通じて目標ＶＣＣＩ仕様に一貫して近くなる。
【００２６】
この発明を一定の特定性を持って説明し例示したが、本開示は例として行われたに過ぎず、前掲特許請求の範囲に示すように、この発明の精神および範囲から逸脱することなく、当業者には部品の組合せおよび配置の数多くの変更が想起され得ることが理解されねばならない。
【図面の簡単な説明】
【図１】 この発明による電圧ダウンコンバータのブロック図である。
【図２】 図１に示すダウンコンバータの第１の部分をさらに詳細に示す図である。
【図３】 図１に示すダウンコンバータの第２の部分をさらに詳細に示す図である。
【図４】 この発明によるヒステリシスコンパレータの切換挙動を示す電圧の図である。
【図５】 図１に示すダウンコンバータの第３の部分をさらに詳細に示す図である。
【図６】 従来技術の電圧ダウンコンバータの動作を示す波形図である。
【図７】 この発明による電圧ダウンコンバータの動作を示す波形図である。
【符号の説明】
１０１ ４入力ヒステリシスコンパレータ、１０２ ヒステリシスタイマ、１０３ ドライバユニット、１０４ ＶＴＲＩＭ発生器、１０５ ライン、１０６フィルタキャパシタ。

Claims (18)

1. 外部電圧ＶＥＸＴを受ける入力ノードと、
   駆動制御信号に応答して入力ノードを内部電圧供給ノードに選択的に結合するドライバユニットと、
   電圧ＶＲＥＦを提供する基準電圧発生器と、
   第１の制御信号に応答して、第２の制御信号ＶＨＹＳＴ−および第３の制御信号ＶＨＹＳＴ＋からなるグループから選択される１以上の制御信号を発生するヒステリシスタイミングユニットと、
   内部電圧供給ノード、電圧ＶＲＥＦ、第２の制御信号ＶＨＹＳＴ−および第３の制御信号ＶＨＹＳＴ＋に結合され、ドライバユニットに結合されて、駆動制御信号を発生する比較器ユニットとを含み、比較器ユニットは第２の制御信号ＶＨＹＳＴ−および第３の制御信号ＶＨＹＳＴ＋に応答して比較器のトリップ−ポイントをシフトする、電圧ダウンコンバータ。
2. 比較器ユニットはさらに、
   内部電圧供給ノード上の電圧に比例する信号に結合される第１の入力と、第２の制御信号ＶＨＹＳＴ−に結合される第２の入力と、電圧ＶＲＥＦに結合される第３の入力と、第３の制御信号ＶＨＹＳＴ＋に結合される第４の入力と、出力とを有する差動入力段を含み、差動入力段は駆動制御信号を発生する、請求項１に記載の電圧ダウンコンバータ。
3. 差動入力段は、
   第１の負荷デバイスと、内部電圧供給ノード上の電圧に比例する電流を第１の負荷デバイスを通じて供給する主要電流経路と、第２の制御信号ＶＨＹＳＴ−が活性のとき第１の負荷デバイスを通じて電流を供給する補助電流経路とを含む、差動入力段内の第１の分岐と、
   第２の負荷デバイスと、基準電圧に応答する第２の負荷デバイスを通じて電流を供給する主要電流経路と、第３の制御信号ＶＨＹＳＴ＋が活性のとき第２の負荷デバイスを通じて電流を供給する補助電流経路とを含む、差動入力段内の第２の分岐とを含む、請求項２に記載の電圧ダウンコンバータ。
4. 第１の分岐の主要電流経路は、第１の負荷デバイスと直列に結合され、内部電圧供給ノード上の電圧に比例する信号と結合されるゲート電極を有する第１の電界効果トランジスタを含み、
   第１の分岐の補助電流経路は、互いにかつ第１の負荷デバイスと直列に結合される第２および第３の電界効果トランジスタを含み、第２の電界効果トランジスタのゲートは第２の制御信号ＶＨＹＳＴ−と結合され、第３の電界効果トランジスタのゲートは基準電圧発生器と結合される、請求項３に記載の電圧ダウンコンバータ。
5. 第２の分岐の主要電流経路は、第２の負荷デバイスと直列に結合され基準電圧発生器と結合されるゲート電極を有する第１の電界効果トランジスタを含み、
   第２の電流経路の補助分岐は、互いにかつ第２の負荷デバイスと直列に結合される第２および第３の電界効果トランジスタを含み、第２の電界効果トランジスタのゲートは第３の制御信号ＶＨＹＳＴ＋と結合され、第３の電界効果トランジスタのゲートは基準電圧発生器と結合される、請求項３に記載の電圧ダウンコンバータ。
6. ヒステリシスタイミングユニットはさらに、
   駆動制御信号と結合される第１の入力と、
   クロック信号を受けるよう結合される第２の入力とを含み、クロック信号は内部電圧供給ノードに結合される高電流負荷の活性化および不活性化を予測するよう選択され、前記ヒステリシスタイミングユニットはさらに、
   第１および第２の入力上の信号を組合わせて第２の制御信号ＶＨＹＳＴ−を発生する論理回路を含む、請求項１に記載の電圧ダウンコンバータ。
7. ヒステリシスタイミングユニットはさらに、
   第２の入力に結合され、第２の入力上の信号を内部供給電圧に基づく論理レベルから外部電圧に基づく論理レベルにシフトする電圧シフト回路を含む、請求項６に記載の電圧ダウンコンバータ。
8. 集積回路のピンに供給される電圧ＶＣＣを内部電圧供給ノードにおいてより低い内部電圧ＶＣＣＩに変換するための方法であって、前記方法は、
   内部電圧に比例する第１の信号を発生するステップと、
   比較器に第１の信号を結合するステップとを含み、比較器はいつ第１の信号がトリップ−ポイントよりも高くなるかまたは低くなるかを示す第２の信号を発生するよう動作し、前記方法はさらに、
   クロック信号をモニタして集積回路内の電流負荷を予測するステップと、
   クロック信号に応答してトリップ−ポイントをシフトするステップとを含む、電圧ＶＣＣを変換するための方法。
9. 比較器を実現するために用いられる１つ以上のトランジスタの大きさを調節することにより、トリップ−ポイントをプログラムするステップをさらに含む、請求項８に記載の方法。
10. フィールドプログラマブル技術を用いて並列に比較器を実現するために用いられる複数のトランジスタをプログラム的に結合することによりトリップ−ポイントをプログラムするステップをさらに含む、請求項８に記載の方法。
11. マスクプログラマブル技術を用いて並列に比較器を実現するために用いられる複数のトランジスタをプログラム的に結合することによりトリップ−ポイントをプログラムするステップをさらに含む、請求項８に記載の方法。
12. 比較器を実現するために用いられる１つ以上のトランジスタの大きさを調節することにより、ヒステリシス電圧をプログラムするステップをさらに含む、請求項８に記載の方法。
13. クロック信号から第１のヒステリシス制御信号と第２のヒステリシス制御信号とを発生するステップをさらに含み、第１のヒステリシス制御信号はトリップ−ポイントがより高い電圧にシフトされるべき場合に活性であり、第２のヒステリシス制御信号はトリップ−ポイントがより低い電圧にシフトされるべき場合に活性である、請求項８に記載の方法。
14. 電圧垂下条件を予測するためにクロック信号を用いるステップと、
    電圧垂下条件が予測される場合にトリップ−ポイントをより高くシフトするステップとを含む、請求項８に記載の方法。
15. 電圧垂下条件を予測するためにクロック信号を用いるステップと、
    電圧垂下条件が予測される場合にトリップ−ポイントをより低くシフトするステップとを含む、請求項８に記載の方法。
16. トリップ−ポイントは、比較器ユニットにおけるトランジスタの大きさによって決定されるレベルに初期に設定される、請求項１に記載の電圧ダウンコンバータ。
17. トリップ−ポイントは、フィールドプログラマブルである、請求項１に記載の電圧ダウンコンバータ。
18. 第２の制御信号ＶＨＹＳＴ−および第３の制御信号ＶＨＹＳＴ＋は、比較器ユニット内のトランジスタの大きさによって決定される、請求項１に記載の電圧ダウンコンバータ。

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