JP2002041156A - 電圧ダウンコンバータおよび電圧ｖｃｃを変換するための方法 - Google Patents

Abstract

(57)【要約】 【課題】 高負荷での性能の改良されたオンチップで実
現できる電圧ダウンコンバータを提供する。 【解決手段】 ヒステリシス信号を比較器に印加される
基準電圧および出力電圧フィードバック信号と組合わせ
るヒステリシス発生器を備える電圧ダウンコンバータで
ある。ヒステリシス発生器は、いつ高電流負荷が活性化
されるかを前もって知らせる制御信号に結合される。ヒ
ステリシス信号は、高電流負荷活性化の前に第１の状態
に切換えられ、高電流負荷活性化の後に第２の状態に切
換えられる。第１の状態においては、ヒステリシス電圧
は基準電圧に加算される。第２の状態においては、ヒス
テリシス電圧は電圧出力フィードバック信号に加算され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は一般に、集積回路に関し、特
に、外部電源電圧から内部電源電圧を発生させる電圧調
整器回路を有する集積回路に関する。

【０００２】

【関連分野の説明】集積回路（ＩＣ）は、相互接続され
て所望の機能性を与える、数千または数百万の個別のデ
バイスを含む。所定のＩＣチップ上に、より低いコスト
でより多くの機能性を与えるため、プロセス技術を改良
し、個別のデバイス各々の大きさを減じるために、著し
い努力が払われている。通常、幾何学的形状の小さなデ
バイスの方が、幾何学的形状の大きなデバイスよりも動
作が速くかつ消費電力が少ない。デバイスの幾何学的形
状が減じられるに伴って、デバイスの降伏電圧およびデ
バイスを分離する絶縁も減じられる。

【０００３】電子システムは通常、さまざまな技術から
製造されるＩＣを含む。このため単一の印刷回路板上の
さまざまな種類のデバイスをサポートするため、単一の
印刷回路板に対して複数の電源電圧を供給する必要が生
じる。たとえば、５．０ボルトから２．５ボルトまでの
範囲の電源電圧を必要とするデバイスが利用可能であ
る。この不均衡に対する実際的な解決法は、（上の例な
らばたとえば５．０Ｖなどの）より高い電圧を、小さな
幾何学的形状のデバイスによって内部で必要とされる
（たとえば３．３Ｖまたは２．５Ｖなどの）より低い電
圧に減じる電圧ダウンコンバータ回路を提供することで
ある。したがって、幾何学的形状の小さな各ＩＣにより
内部で必要とされる電圧と一貫した電圧を提供するた
め、利用可能な外部電源電圧を調整する必要がある。

【０００４】高電流負荷の間の内部電圧供給ノードにお
ける不所望の電圧垂下を制限するため、大きなキャパシ
タが内部電圧供給ノードと接地との間に結合される。し
かし実際には、フィルタキャパシタが、機能性を追加す
ることなく大きな面積を占める。コストおよび回路の大
きさを考慮すると、フィルタキャパシタをより中程度の
大きさに限定する必要がある。したがって、大きなフィ
ルタキャパシタを必要としないような態様で電圧のリプ
ルを最小限にすることが望ましい。

【０００５】従来の電圧ダウンコンバータ（調整器およ
びＤＣ／ＤＣコンバータとも呼ばれる）は、利用可能な
供給電圧よりも低い電圧を発生するよう設計される。線
形調整器においては、外部電圧供給ノードと内部電圧供
給ノードとの間にトランジスタが直列に結合される。ト
ランジスタの導電性は、トランジスタにかかる過剰な電
圧を降下させるよう調整される。線形調整器は、単純
性、低出力リプル、高品質のラインおよび負荷調整、な
らびに回復時間が短いことなど多くの望ましい特性を有
する。しかし、線形調整器は、非効率的で、電力を無駄
にし過度の熱を発生する。

【０００６】パルス幅変調（ＰＷＭ）調整器が、より効
率が高いためにより一般的になっている。ＰＷＭダウン
コンバータは、内部電圧供給ノードの電圧と基準電圧と
を比較し、内部供給電圧が低すぎるときにはオン（すな
わち論理ハイ）になり、内部供給電圧が高すぎるときは
オフ（すなわち論理ロー）になるＰＷＭ信号を発生す
る。ＰＷＭ信号は、外部電圧ノードと内部電圧供給ノー
ドとの間に直列に結合されたトランジスタを制御する。
直列トランジスタは、（電力損失がより大きい線形領域
と比較して）電力損失が最も小さい、オフ状態またはオ
ン状態のいずれかで主として動作する。

【０００７】基準電圧と内部供給電圧とを比較するため
従来のＰＷＭ調整器において使用される比較器は、内部
供給電圧の変化にその出力が反応するまでに時間遅延を
有する。遅延は、特に高電流負荷においては、内部供給
電圧の垂下およびオーバシュートとして現われる。たと
えば、メモリデバイスにおいては、数千のセンス増幅器
が同時に活性化されて周期的高電流負荷を作り出す。電
圧ダウンコンバータ内のトランジスタをより小さくしか
つフィルタキャパシタをより小さくしようとする傾向か
らこの現象は複雑になる。さらに、より多くのメモリセ
ルが単一の集積回路上に位置づけられるために、相互接
続ラインが、より小さく、より抵抗が高くそしてより多
くなっており、こうしたすべてが、内部供給電圧を発生
させる回路の需要を大きくしている。

【０００８】外部（すなわちオフチップ）のダウンコン
バータ内の電圧の垂下を最小化するために使用される技
術は、コンバータの出力電圧を基準電圧と比較するため
ヒステリシスコンパレータを用いる。しかし、調整され
なければならない内部電圧供給レベルに直接アクセスし
ないオフチップコンポーネントを使用して正確なヒステ
リシスを発生させることは難しい。内部供給電圧をＩＣ
のピンへと外に出すことによってこの限界を克服するこ
とができるが、この解決策は、システムのノイズ性能を
劣化させると同時に、デバイスを製造するためのコスト
を上げる。さらに、ピンによって生み出される負荷容量
が著しく、デバイスの全体的な性能を落とすのに加え設
計をより複雑にする。高負荷応用における垂下およびオ
ーバシュートに対する改良された耐性を備えオンチップ
で実現することのできる電圧ダウンコンバータが必要と
されている。

【０００９】

【発明の概要】この発明は、ヒステリシス信号と、比較
器に印加される基準電圧および出力電圧フィードバック
信号とを組合わせるヒステリシス発生器を備える電圧ダ
ウンコンバータに関する。ヒステリシス発生器は、いつ
高電流負荷が活性化されるか前もって知らせる制御信号
に結合される。ヒステリシス信号は、高電流負荷の活性
化よりも前に第１の状態に切換えられ、高電流負荷が不
活性化されるよりも前に第２の状態に切換えられる。第
１の状態においては、ヒステリシス電圧が基準電圧に加
えられる。第２の状態においては、ヒステリシス電圧は
電圧出力フィードバック信号に加えられる。

【００１０】この発明は、外部電圧を受ける入力ノード
と、駆動制御信号に応答して入力ノードを内部電圧供給
ノードに選択的に結合するドライバユニットとを含む電
圧ダウンコンバータに関する。ヒステリシスタイミング
ユニットが、外部制御信号に応答し、第１の制御信号Ｖ
ＨＹＳＴ−および第２の制御信号ＶＨＹＳＴ＋を発生す
る。比較器ユニットが、内部電圧供給ノード、ＶＲＥ
Ｆ、ＶＨＹＳＴ−およびＶＨＹＳＴ＋と結合され、ドラ
イバユニットと結合されて、駆動制御信号を発生する。
比較器ユニットは、ＶＨＹＳＴ−信号およびＶＨＹＳＴ
＋信号により選択される、第１のモード、第２のモード
および第３のモードを有する。

【００１１】

【詳細な説明】この発明による電圧ダウンコンバータを
図１にブロック図で示す。図１から図５に示す実現例は
単なる例として提供されているのであり、この発明はバ
イポーラおよびＢｉＣＭＯＳ技術を含む他の技術におい
て実現可能であり、ここに説明する機能性を実現するた
めにより多くのまたはより少数のコンポーネントを有す
る回路を使用してもよいことが理解されねばならない。
したがって、これらの他の実現例は、ここに説明する特
定の実現例と均等である。

【００１２】４入力ヒステリシスコンパレータ１０１
が、ライン１０５上で制御信号を生成し、ライン１０５
はドライバユニット１０３に結合される。ドライバユニ
ット１０３は制御信号に応答して外部電源電圧Ｖ_CCEXT
からの電流を供給し、フィルタキャパシタ１０６を充電
する。電力を節約するため、ダウンコンバータの主要な
電力消費コンポーネントは、望ましくはＶＤＣＥＮ制御
信号により選択的に可能化される。

【００１３】出力電圧ＶＣＣＩは、基準電圧（ＶＲＥ
Ｆ）とＶＴＲＩＭとを比較することにより制御される。
ＶＲＥＦは、適度に安定した基準電圧を提供する禁制帯
幅参照回路などの電圧発生コンポーネントを使用して従
来の態様で発生される。ＶＴＲＩＭは、ＶＴＲＩＭ発生
器１０４によりＶＣＣＩから導出される。好都合には、
ＶＴＲＩＭはＶＣＣＩの２分の１に設定されるが、任意
の値が選択可能である。ＶＴＲＩＭ発生器１０４は、た
とえば簡単な分圧器回路を含んでよい。

【００１４】さしあたり、ヒステリシスタイマ１０２の
効果を無視すると、特定の例では、ＶＴＲＩＭがＶＲＥ
Ｆよりも低いときにコンパレータ１０１（すなわち図２
のライン１０５）の出力がハイとなり、ドライバ１０３
が活性化される。同様に、ＶＴＲＩＭがＶＲＥＦよりも
高いとき、コンパレータ１０１の出力はローとなりドラ
イバ１０３をオフにする。ドライバ１０３は、オンのと
きフィルタキャパシタ１０６へＶＣＣＥＸＴから電荷を
供給し内部電圧ＶＣＣＩを発生させる、バイポーラトラ
ンジスタまたはＭＯＳトランジスタなどの従来のスイッ
チコンポーネントを含む。

【００１５】コンパレータ１０１は、いつヒステリシス
電圧がコンパレータ１０１により加算されるかまたは減
算されるかを示すＶＨＹＳＴ−制御信号およびＶＨＹＳ
Ｔ＋制御信号を含む。ＶＨＹＳＴ−信号が活性のとき、
ヒステリシス電圧は実効的にＶＴＲＩＭに加算され、そ
れによって、ＶＣＣＩが目標ＶＣＣＩよりもやや下まで
上がったときコンパレータ１０１をオフさせる。同様
に、ＶＨＹＳＴ＋信号が活性のとき、ヒステリシス電圧
が実効的にＶＲＥＦに加算され、それによって、ＶＣＣ
ＩがＶＣＣＩ目標値よりもやや上まで下がったときコン
パレータ１０１をオンさせる。ヒステリシスタイマユニ
ット１０２は、図１に示すＶＤＣＰＲＥなどの外部で発
生されるタイミング信号を使用してＶＨＹＳＴ−制御信
号およびＶＨＹＳＴ＋制御信号を発生する。ＶＤＣＰＲ
Ｅは外部で発生されると述べるが、これはすなわち、Ｖ
ＤＣＰＲＥがコンパレータ１０１の外部で発生されると
いうことを意味し、ＶＤＣＰＲＥはコンパレータ１０１
と同じＩＣ上の制御回路により発生されることが好まし
いことが理解されねばならない。特定の実現例において
は、ＶＤＣＰＲＥは、感知よりも前にハイとなり、感知
が始まったすぐ後にローとなる、メモリデバイス内の制
御信号である。他の制御信号がＶＨＹＳＴ−およびＶＨ
ＹＳＴ＋を発生させるため有用であり得、このような制
御信号はここに提供する特定の例と等価である。

【００１６】図２は、図１に示すドライバ１０３とＶＴ
ＲＩＭ発生器１０４とを実現する例示的回路を示す。ノ
ード１０５は、インバータ２０１を介してスイッチ２０
２の制御入力に結合される。スイッチ２０２は、ＶＣＣ
ＥＸＴに結合される第１の電流ノードと、ＶＣＣＩを与
えるよう結合される第２の電流ノードとを有するｐチャ
ネルＭＯＳＦＥＴである。この態様で、ノード１０５上
の信号が論理ハイであるとき、インバータ２０１の出力
はローであり、ＦＥＴ２０２はオンされる。図２の、２
０７で示すＲ１にかかる電圧が、ＶＣＣＩからのＶＴＲ
ＩＭを決定する。Ｒ１抵抗器２０６の値とＲ２抵抗器２
０７の値とは、コンパレータ１０１の入力回路によって
ノード２０８に負荷がかからないように、所望の電圧を
提供しかつ十分な電流が流れることを可能にするよう選
択される。インバータ２０３はバー可能化（ＶＤＣＥＮ
Ｂ）信号を受取り、トランジスタ２０４を制御する非反
転可能化（ＶＤＣＥＮ）信号を発生する。この態様で、
ＶＤＣＥＮＢ信号の適切な印加により、インバータ２０
１が不能化され得る。

【００１７】図３は、図１に示すコンパレータ１０１の
特定のＣＭＯＳ実現例を概略的に示す。コンパレータ１
０１は、本質的に拡張差動比較器として構成される。左
側には、負荷トランジスタ３０１と入力トランジスタ３
０２とが第１の電流レッグを形成する。右側には、負荷
トランジスタ３１１と入力トランジスタ３１２とが第２
の電流レッグを形成する。第１の電流レッグはＶＴＲＩ
Ｍに応答し、第２の電流レッグはＶＲＥＦに応答する。
トランジスタ３０２および３１２は、負荷トランジスタ
３０１および３１１と同様に整合させられる。トランジ
スタ３１６はＶＤＣＥＮ信号に応答して、スタンバイモ
ードに間にコンパレータ１０１を接地から減結合し、電
力消費を減じる。

【００１８】トランジスタ３０３および３０４の直列組
合せが、入力トランジスタ３０２と並列に結合される。
トランジスタ３０３はＶＨＹＳＴ−信号に制御される。
トランジスタ３０４はＶＲＥＦ信号に結合され、ＶＨＹ
ＳＴ−およびＶＤＣＥＮがオンであるときは常に一定電
流を流すであろう。したがって、ＶＨＹＳＴ−がオンで
あるときは、差動比較器が不均衡となり、ＶＴＲＩＭが
実際よりも高いかのように挙動する。結果的に、ノード
１０５の出力は、ＶＴＲＩＭがＶＲＥＦよりも（たとえ
ば特定例においては０．２ボルトなど）やや低いとき、
ローからハイに切換わるであろう。動作中、メモリ回路
内のセンス増幅器がオフにされているときなどオーバシ
ュートが予期されるときは、ＶＨＹＳＴ−は活性であ
る。この態様において、オーバシュート条件が発生する
かまたは予期されるときは、ドライバ１０３は、目標レ
ベルよりも低いＶＣＣＩレベルにおいてオフにし始める
ので、ＶＣＣＩが目標レベルに達したときには実質的に
オフとなる。この態様で、ＶＣＣＩは許容されるレベル
よりも高くなることがない。

【００１９】トランジスタ３１３および３１４の直列組
合せが、入力トランジスタ３１２と並列に結合される。
トランジスタ３１３はＶＨＹＳＴ＋信号に制御される。
トランジスタ３１４はＶＲＥＦ信号に結合され、ＶＨＹ
ＳＴ＋およびＶＤＣＥＮがオンであるときは常に電流を
流すであろう。したがって、ＶＨＹＳＴ＋がオンである
ときは、差動比較器は不均衡となり、ＶＲＥＦが実際よ
りも高いかのように挙動する。結果的に、ＶＴＲＩＭが
ＶＲＥＦよりも（たとえば特定例においては０．２ボル
トなど）やや高くなるまでノード１０５の出力はハイか
らローに切換わらないであろう。動作においては、メモ
リ回路内のセンス増幅器がオンにされているときなど垂
下が予想されるときはＶＨＹＳＴ＋は活性である。この
態様で、高負荷条件が発生するかまたは予測されるとき
は、ドライバ１０３は、目標レベルよりも高いＶＣＣＩ
レベルにおいてオンして電荷をフィルタキャパシタ１０
６に結合させ、これによって、ＶＣＣＩを許容されるレ
ベルよりも下に下げなくとも、フィルタキャパシタ１０
６は高負荷電流を供給することができる。

【００２０】比較器１００の出力が切換わる電圧を、
「トリップ−ポイント」と呼ぶ。図４に示すように、ト
リップ−ポイントはＶＲＥＦを中心とする。（図４にΔ
Ｖで示す）ヒステリシス電圧は、特定の応用の必要に合
わせて比較器１０１が設計されるときに決定される、ト
ランジスタ３０４および３１４の大きさにより選択され
る。トランジスタの幅が広いほどヒステリシス電圧は高
くなる。特定例においては、トランジスタ３０４および
３１４は両方とも同様の大きさとされ、対称なヒステリ
シスを与える。しかし所望であれば、非対称なヒステリ
シスを与えるようトランジスタを異なった大きさにでき
る。代替的に、トランジスタ３０４は、たとえばマスク
プログラマブル技術またはフィールドプログラマブル技
術によって、個別にＶＲＥＦ信号にプログラム可能に結
合させられ得る複数の並列に結合されたトランジスタに
より実現できる。フィールドプログラマブル技術ではヒ
ステリシス電圧をプログラムすることができる。この発
明の利点は、比較器の正確さおよび速度が重要であるヒ
ステリシスＤＣ−ＤＣコンバータにおいて大いに生かさ
れる。

【００２１】図５は、この発明によるヒステリシスタイ
ミングユニット１０２の特定のＣＭＯＳでの実現例を示
す。特定例においては、ＶＨＹＳＴ＋は上に説明したＶ
ＤＣＰＲＥ信号から直接導出される。好ましい実現例に
おいては、ＶＤＣＰＲＥは、ＶＣＣＩ電圧レベルで動作
する内部制御信号である。図３に示すトランジスタ３１
３が確実に完全にオンされるように、ＶＤＣＰＲＥ信号
をＶＣＣＥＸＴから駆動される論理レベルにシフトする
ことが望ましい。電圧シフトユニット５０２を実現する
ためには任意の利用可能な電圧シフト技術を使用してよ
い。電圧シフトユニット５０２の実現においては、電圧
シフトユニット５０２と関連づけられるどのような遅延
も確実に許容可能なものとなるよう（すなわち、ＶＤＣ
ＰＲＥが高電流負荷が活性化されていることを示すとき
には、十分迅速にＶＨＹＳＴ＋が反応してトランジスタ
３１３をオンにするように）、注意が払われなければな
らない。

【００２２】同様に、ＮＯＲゲート５０３は、図３に示
すトランジスタ３０３が確実に完全にオンとされるよ
う、ＶＣＣＥＸＴから駆動されるべきである。ノード１
０５上の信号は、ＮＯＲゲート５０３によって電圧シフ
トユニット５０２の電圧変換出力と論理的に組合わさ
れ、ＶＨＹＳＴ−信号を発生する。やはり、ＮＯＲゲー
ト５０２と関連づけられるどのような遅延も、ＶＤＣＰ
ＲＥが高電流負荷がオフにされていることを示すとき
は、トランジスタ３０３をオンにするために確実に許容
可能なタイミングマージンを与えるよう、注意が払われ
なければならない。

【００２３】図６（従来技術）および図７は、この発明
による電圧ダウンコンバータの改良された性能を示す波
形である。時刻００の直後に比較器１０１はＶＤＣＥＮ
Ｂ信号により可能化される。この時点で、ＶＴＲＩＭは
ＶＲＥＦよりもやや大きいため、ＶＤＲＩＶＥは、ドラ
イバ１０３がオンするのを防ぐため降下する。ほぼ時刻
１０において、高電流負荷が活性化され、ＶＣＣＩは、
ＶＣＣＩに追従するＶＴＲＩＭとともに降下し始める。
ＶＴＲＩＭがＶＲＥＦよりも下がるとき、ＶＤＲＩＶＥ
信号がオンする。しかし、タイムドライバ１０３がオン
するときまでには、ＶＣＣＩは、ほぼ時刻１５からほぼ
時刻３０までの間で最も悪い顕著な垂下を既に経験して
いる。ドライバ１０３は、ＶＴＲＩＭがほぼ時刻４０に
おいてＶＲＥＦよりも上がるまで、フィルタキャパシタ
１０６に電荷を供給し続ける。しかし、時刻４０までに
は、高電流負荷がオフにされているため、ＶＣＣＩは既
にオーバシュートを経験している。一旦負荷がオフされ
ると、ほとんど負荷電流が必要ないためしばらくの間Ｖ
ＣＣＩは過電圧状態のままであり得、フィルタキャパシ
タ１０６が充電されたままとなる。

【００２４】対照的に、図７は、この発明による電圧ダ
ウンコンバータにより処理される同様の高負荷切換状態
を示す。この場合には、時刻００の直後にハイとなるＶ
ＤＣＰＲＥ信号によって、高電流負荷のオンが予測され
る。ＶＨＹＳＴ＋は、ＶＨＹＳＴ−がローのままである
間に、ＶＣＣＥＸＴレベルと同時にハイとなる。ＶＨＹ
ＳＴ＋がハイとなった後、ＶＣＣＩの電圧垂下が顕著に
なるより前にほぼ時刻０５においてＶＤＲＩＶＥがハイ
となる。この作用は、ＶＣＣＩが垂下し始めた後までＶ
ＤＲＩＶＥが応答できなかった図６に示す従来技術とは
対照的である。

【００２５】ＶＤＣＰＲＥおよびＶＨＹＳＴ＋が時刻１
５の直後に降下すると、ＶＨＹＳＴ−はハイとなって図
３に示すトランジスタ３０３をオンする。やはり、高電
流負荷がオフされるとき生じる電圧オーバシュート条件
を予測するため、ＶＨＹＳＴ−タイミングが選択され
る。ＶＨＹＳＴ−がハイとなりＶＴＲＩＭがＶＲＥＦの
すぐ下の電圧に上昇したことに応答して、ＶＤＲＩＶＥ
が時刻２０の直前に降下し、ドライバ１０３をオフす
る。結果的に、この発明による方法および装置を使用す
ると、ＶＣＣＩ波形は著しく平坦となり、高負荷電流切
換イベントを通じて目標ＶＣＣＩ仕様に一貫して近くな
る。

【００２６】この発明を一定の特定性を持って説明し例
示したが、本開示は例として行われたに過ぎず、前掲特
許請求の範囲に示すように、この発明の精神および範囲
から逸脱することなく、当業者には部品の組合せおよび
配置の数多くの変更が想起され得ることが理解されねば
ならない。

【図面の簡単な説明】

【図１】 この発明による電圧ダウンコンバータのブロ
ック図である。

【図２】 図１に示すダウンコンバータの第１の部分を
さらに詳細に示す図である。

【図３】 図１に示すダウンコンバータの第２の部分を
さらに詳細に示す図である。

【図４】 この発明によるヒステリシスコンパレータの
切換挙動を示す電圧の図である。

【図５】 図１に示すダウンコンバータの第３の部分を
さらに詳細に示す図である。

【図６】 従来技術の電圧ダウンコンバータの動作を示
す波形図である。

【図７】 この発明による電圧ダウンコンバータの動作
を示す波形図である。

【符号の説明】

１０１ ４入力ヒステリシスコンパレータ、１０２ ヒ
ステリシスタイマ、１０３ ドライバユニット、１０４
ＶＴＲＩＭ発生器、１０５ ライン、１０６フィルタ
キャパシタ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部電圧ＶＥＸＴを受ける入力ノード
   と、 駆動制御信号に応答して入力ノードを内部電圧供給ノー
   ドに選択的に結合するドライバユニットと、 電圧ＶＲＥＦを提供する基準電圧発生器と、 第１の制御信号に応答して、第２の制御信号ＶＨＹＳＴ
   −および第３の制御信号ＶＨＹＳＴ＋からなるグループ
   から選択される１以上の制御信号を発生するヒステリシ
   スタイミングユニットと、 内部電圧供給ノード、ＶＲＥＦ、ＶＨＹＳＴ−およびＶ
   ＨＹＳＴ＋に結合され、ドライバユニットに結合され
   て、駆動制御信号を発生する比較器ユニットとを含み、
   比較器ユニットは第２および第３の制御信号に応答して
   比較器のトリップポイントをシフトする、電圧ダウンコ
   ンバータ。
2. 【請求項２】 比較器ユニットはさらに、 内部電圧供給ノード上の電圧に比例する信号に結合され
   る第１の入力と、ＶＨＹＳＴ−に結合される第２の入力
   と、ＶＲＥＦに結合される第３の入力と、ＶＨＹＳＴ＋
   に結合される第４の入力と、出力とを有する差動入力段
   を含み、入力段は駆動制御信号を発生する、請求項１に
   記載の電圧ダウンコンバータ。
3. 【請求項３】 差動入力段は、 第１の負荷デバイスと、内部電圧供給ノード上の電圧に
   比例する電流を第１の負荷デバイスを通じて供給する主
   要電流経路と、ＶＨＹＳＴ−信号が活性のとき第１の負
   荷デバイスを通じて電流を供給する補助電流経路とを含
   む、差動入力段内の第１の分岐と、 第２の負荷デバイスと、基準電圧に応答する第２の負荷
   デバイスを通じて電流を供給する主要電流経路と、ＶＨ
   ＹＳＴ＋信号が活性のとき第２の負荷デバイスを通じて
   電流を供給する補助電流経路とを含む、差動入力段内の
   第２の分岐とを含む、請求項２に記載の電圧ダウンコン
   バータ。
4. 【請求項４】 第１の分岐の主要電流経路は、第１の負
   荷デバイスと直列に結合され、内部電圧供給ノード上の
   電圧に比例する信号と結合されるゲート電極を有する第
   １の電界効果トランジスタを含み、 第１の分岐の補助電流経路は、互いにかつ第１の負荷デ
   バイスと直列に結合される第２および第３の電界効果ト
   ランジスタを含み、第２の電界効果トランジスタのゲー
   トはＶＨＹＳＴ−信号と結合され、第３の電界効果トラ
   ンジスタのゲートは基準電圧発生器と結合される、請求
   項３に記載の電圧ダウンコンバータ。
5. 【請求項５】 第２の分岐の主要電流経路は、第２の負
   荷デバイスと直列に結合され基準電圧発生器と結合され
   るゲート電極を有する第１の電界効果トランジスタを含
   み、 第２の電流経路の補助分岐は、互いにかつ第２の負荷デ
   バイスと直列に結合される第２および第３の電界効果ト
   ランジスタを含み、第２の電界効果トランジスタのゲー
   トはＶＨＹＳＴ＋信号と結合され、第３の電界効果トラ
   ンジスタのゲートは基準電圧発生器と結合される、請求
   項３に記載の電圧ダウンコンバータ。
6. 【請求項６】 ヒステリシスタイミングユニットはさら
   に、駆動制御信号と結合される第１の入力と、 クロック信号を受けるよう結合される第２の入力とを含
   み、クロック信号は内部電圧供給ノードに結合される高
   電流負荷の活性化および不活性化を予測するよう選択さ
   れ、前記ヒステリシスタイミングユニットはさらに、 第１および第２の入力上の信号を組合わせて第１の制御
   信号ＶＨＹＳＴ−を発生する論理回路を含む、請求項１
   に記載の電圧ダウンコンバータ。
7. 【請求項７】 ヒステリシスタイミングユニットはさら
   に、 第２の入力に結合され、第２の入力上の信号を内部供給
   電圧に基づく論理レベルから外部電圧と両立可能な論理
   レベルにシフトする電圧シフト回路を含む、請求項６に
   記載の電圧ダウンコンバータ。
8. 【請求項８】 集積回路のピンに供給される電圧ＶＣＣ
   を内部電圧供給ノードにおいてより低い内部電圧ＶＣＣ
   Ｉに変換するための方法であって、前記方法は、 内部電圧に比例する第１の信号を発生するステップと、 比較器に第１の信号を結合するステップとを含み、比較
   器はいつ第１の信号がトリップポイントよりも高くなる
   かまたは低くなるかを示す第２の信号を発生するよう動
   作し、前記方法はさらに、 クロック信号をモニタして集積回路内の電流負荷を予測
   するステップと、 クロック信号に応答してトリップポイントをシフトする
   ステップとを含む、電圧ＶＣＣを変換するための方法。