JP2008541507A - 電力用電界効果トランジスタ（ｆｅｔ）の駆動システムおよびその方法 - Google Patents

電力用電界効果トランジスタ（ｆｅｔ）の駆動システムおよびその方法 Download PDF

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Abstract

電界効果トランジスタ（ＦＥＴ）を駆動するためのシステムおよび方法が提供される。１つの実施の形態で、システムは、電力用ＦＥＴのゲート電圧を供給するための制御信号（５６）を生成する制御回路（５４）を含む。システムは、更に制御回路と電力用ＦＥＴとの間に接続されて、電力用ＦＥＴのゲート電圧の変化率を動的に制御して、電力用ＦＥＴをスイッチングすることで生じる電磁妨害（ＥＭＩ）放射および電力損失を低減するように動作する傾斜制御回路（６２）を含む。

Description

本発明は、電子回路に関するものであって、更に詳細には、電力用電界効果トランジスタ（ＦＥＴ）を駆動するためのシステムおよび方法に関する。
（背景）
電子式携帯型の装置が益々小型化するにつれて、それに対応するように低消費電力、高効率で動作する電力変換および制御回路に対する需要が増え続けている。多くの場合、それらの装置は、電池から電力を供給するものであり、電池の寿命を延ばすために、そのような装置を可能な限り少ない電力で使用することが望ましい。電源に制御された出力を提供するための効率的な構成として、スイッチング・レギュレータが採用されている。そのようなレギュレータの１つのタイプは、スイッチング・レギュレータ又はスイッチング電力供給として知られており、それは、負荷への電力の流れを負荷に接続された１又は複数の高側スイッチのオンおよびオフのデューティ・サイクルを制御することによって制御している。今日では、多くの異なる分類のスイッチング・レギュレータが存在する。
１つのタイプのスイッチング・レギュレータは、同期式スイッチング・レギュレータとして知られている。同期式スイッチング・レギュレータでは、２つの別々の電流源から切り替えて電流の流れを維持するためにインダクタが使用される。２つの電流源は、高側電界効果トランジスタ（ＦＥＴ）のような高側スイッチと、低側ＦＥＴのような低側スイッチと、フリーホイール・ダイオード（ｆｒｅｅ ｗｈｅｅｌｉｎｇ ｄｉｏｄｅ）とを含むことができる。一旦高側ＦＥＴがターン・オフすれば、インダクタに蓄えられた磁気的電力がインダクタの電圧をソース・ノードからアースに対して負になるまで変化させることによってインダクタを通る電流を強制的に流すように消費される。フリーホイール・ダイオードは、このとき、高側がターン・オフされたあと、低位側ＦＥＴがターン・オンされる前にアースからインダクタに電流を通す。このように、高側スイッチの活性化と低側スイッチの活性化との間の期間、インダクタを通って連続的に電流が流れる。
スイッチング・レギュレータ回路の設計者は、与えられたスイッチング・レギュレータ回路内の電流から発生する電磁妨害（ＥＭＩ）放射に気を配る必要がある。スイッチング・レギュレータのＥＭＩ放射の１つの原因は、電力用ＦＥＴが活性化されるときの入力電流の急な変化（ｄｉ／ｄｔ）と電力用ＦＥＴが不活性化されるときの電流の急な減衰から生じるものである。電力用ＦＥＴのゲート電圧がそれの閾値に達すると、電力用ＦＥＴを通って電流が流れ、ＥＭＩ放射が発生し得る。電力用ＦＥＴのゲート電圧が閾値電圧よりも高くまで急速に増大すると、ＦＥＴを通る入力電流の流れの急な変化から生じるＥＭＩ放射は、許容できる設計限界を超える大きな振幅のものとなる場合がある。許容できないＥＭＩ放射のこの問題に対する解決策は、例えば、電力用ＦＥＴのゲートとソースの間に容量を付加するなどして、電力用ＦＥＴのゲート電圧の増大を遅くすることである。この結果、入力電流がより遅く増大することになって、スイッチング・レギュレータからのＥＭＩ放射を少なくできる。
図１は、電圧の時間変化のグラフ１０を示しており、スイッチング・レギュレータの電力用ＦＥＴのゲート電圧の相対的な増加率を実証している。グラフ１０のモデルである電力用ＦＥＴは、閾値電圧ＶＴ（図１の例では、約２ボルトと示されている）を有し、その電圧で電力用ＦＥＴが活性化し始める。電力用ＦＥＴのドレインからソースに電流が流れ始めるのは、この時点である。閾値電圧ＶＴから電力用ＦＥＴが完全に活性化される電圧ＶＦ（図１の例では、約４ボルト）までの電圧範囲は、活性化領域１２と示されている。
破線１４（グラフ１０の凡例１６では、「高速」と示されている）は、電力用ＦＥＴのゲート電圧のより急峻なほうの増加率（すなわち、大きな傾斜）を表している。ゲート電圧が急速に増大すると、電力用ＦＥＴを通って流れる入力電流の変化率が非常に大きくなり、許容できないレベルのＥＭＩ放射が発生する。破線１８（グラフ１０の凡例１６には、「低速」と示されている）は、電力用ＦＥＴのゲート電圧のより低速のほうの増大率（すなわち、小さい傾斜）を表している。ゲート電圧が低速で増大すると、電力用ＦＥＴを通って流れる入力電流の変化率が小さくなって、その結果、発生するＥＭＩ放射は、許容できるレベルになる。
しかし、破線１８によって表されたゲート電圧のより低速の増大からは、別の問題が発生する。破線１８に対応するゲート電圧は、より低速で増大するので、ゲート電圧が閾値電圧ＶＴに達するまでにより長い時間が掛かる。同期式スイッチング・レギュレータの上の例では、このことは、インダクタを通って流れる伝導電流が、ゲート電圧がより急速に増大する場合よりもより長い時間、フリーホイール・ダイオードを通って流れることを意味する。電力用ＦＥＴがオフの間は、インダクタの磁場が崩壊することによってフリーホイール・ダイオードの電流が維持されるので、スイッチング・レギュレータは、フリーホイール・ダイオードが電流を流している間も電力損失を生ずる。このように、破線１８は、活性化領域１２より下で破線１４よりも大きい対応する電力損失を有する。スイッチング・レギュレータのこの電力損失は、グラフ１０に電力損失領域２０で表されている。
電力損失領域２０によって表される電力損失に加えて、スイッチング・レギュレータは、電力用ＦＥＴが完全に活性化されたあとも電力をロスする（すなわち、伝導損失）。ゲート電圧が、完全活性化電圧ＶＦから最大電圧ＶＭＡＸ（図１の例では、１０ボルトと示されている）まで増大する間に、電力用ＦＥＴは、ドレインとソースとの間で可変抵抗として動作する。完全活性化電圧ＶＦより上の低いほうの電圧レベルで、電力用ＦＥＴのドレイン−ソース間の抵抗値ＲＤＳｏｎは、それが最大電圧ＶＭＡＸで有する値よりも大きい。すなわち、全抵抗値の時間変化（ｄｒ／ｄｔ）は、ゲート電圧がゲート最大電圧ＶＭＡＸに達するまでに要する時間に逆比例する。例えば、破線１４は、破線１８よりも小さいＲＤＳｏｎの時間変化を示す。抵抗負荷は、熱の形で電力損失を発生するので、破線１８は、完全活性化電圧ＶＦよりも上で破線１４よりも大きい対応する電力損失を有する。この電力損失は、グラフ１０に電力損失領域２２で表されている。
図１のグラフ１０は、このようにスイッチング・レギュレータの電力用ＦＥＴを活性化する２つの異なる方法を実証している。１つの方法は、電力用ＦＥＴのゲート電圧を急に増大させるもので、その結果として許容できないレベルのＥＭＩ放射が発生する。もう一つの方法は、電力用ＦＥＴのゲート電圧をゆっくりと増大させるもので、その結果として、望ましくない電力損失が発生する。このように、スイッチング・レギュレータの電力用ＦＥＴを活性化する２つの方法は、競合する設計上の制約を受ける。
（概要）
本発明の１つの実施の形態は、電力用ＦＥＴを駆動するためのシステムを含む。システムは、電力用ＦＥＴのゲート電圧を供給するための制御信号を発生する制御回路を含む。システムは、更に制御回路と電力用ＦＥＴとの間に接続されて、電力用ＦＥＴをスイッチングすることから生ずる電力損失および電磁妨害（ＥＭＩ）放射を低減するように電力用ＦＥＴのゲート電圧の変化率を動的に制御するように動作する傾斜制御回路を含む。
本発明の別の実施の形態は、電力用ＦＥＴを駆動するための方法を含み、それは、第１の増大率で電力用ＦＥＴのゲート電圧をアサートする工程と、電力用ＦＥＴのゲート電圧をモニタする工程とを含む。その方法は、またゲート電圧が電力用ＦＥＴの閾値電圧に達したときに、電力用ＦＥＴのゲート電圧の第１の増大率を第２の増大率に下げる工程を含む。その方法は、更に電力用ＦＥＴが本質的に完全に活性化されたときに、電力用ＦＥＴのゲート電圧の第２の増大率を第３の増大率に上げる工程を含む。
本発明の別の実施の形態は、電力用ＦＥＴを駆動するための方法を含み、それは、第１の減少率で電力用ＦＥＴのゲート電圧をアサート停止（ｄｅ−ａｓｓｅｒｔ）する工程と、電力用ＦＥＴのソース電圧をモニタする工程と、電力用ＦＥＴが不活性化され始めたときに、電力用ＦＥＴのゲート電圧の第１の減少率を第２の減少率に下げる工程とを含む。
本発明の別の実施の形態は、電力用ＦＥＴを駆動することから生ずるＥＭＩ放射および電力損失を減少させるシステムを含み、それは、電力用ＦＥＴのゲート電圧を測定する手段を含む。システムは、また電力用ＦＥＴの測定されたゲート電圧に基づいて、電力用ＦＥＴのゲート電圧の変化率を動的に調節する手段を含む。
本発明は、電子回路に関するものであって、更に詳細には、電力用ＦＥＴのスイッチングに付随する電力損失およびＥＭＩ放射の低減に関する。これまでの議論に照らすと、「電力損失」および「電力の損失」という用語は、効率の低下を意味し、電力ＦＥＴに供給される電力の損失、電力用ＦＥＴから供給される電流の損失、あるいは、電力用ＦＥＴを含むシステムの電力の損失と解釈されるべきでないことを理解されるべきである。電力用ＦＥＴをスイッチング・オン又はスイッチング・オフすることに付随するＥＭＩ放射を減少させるために、電力用ＦＥＴがターン・オン又はオフを開始する時点で電力用ＦＥＴのゲート電圧の変化率を傾斜制御回路によって下げることが行われる。例えば、ゲート電圧のゆっくりした増加によって電力用ＦＥＴを通って流れるドレイン−ソース電流がよりゆっくり変化すれば、電力用ＦＥＴの活性化中のＥＭＩ放射が低減される。
しかし、過剰な電力損失を回避するために、傾斜制御回路は、電力用ＦＥＴのゲート電圧が閾値電圧よりも小さい間に第１の速度でゲート電圧を変化させ、閾値電圧と本質的に完全に活性化された電圧との間に第２の速度でゲート電圧を変化させ、そして本質的に完全に活性化されたあとに第３の速度で電圧を変化させる。第２の速度は、第１の速度および第３の速度よりも遅い。この結果、アースから、フリーホイール・ダイオードなどの低側デバイスを通って流れる電流から生じる電力損失が低減され、他方、高側ＦＥＴ又は低側ＦＥＴが第１の速度でよりも速く活性化されるので、電力用ＦＥＴは、活性化されない。よりゆっくりした第２の速度において入力電流の変化も小さくなるため、これによって、第２の速度におけるＥＭＩ放射が低減される。加えて、電力用ＦＥＴの完全な活性化のあとのゲート電圧の急な増大は、ドレイン−ソース間の抵抗ＲＤＳｏｎのより急峻な低下をもたらし、それによって、熱として発生する電力損失が低減される。
本発明に従う例について、以下に高側ＦＥＴの活性化に関して説明する。しかし、本発明に従えば、高側ＦＥＴの不活性化に関しても同じ原理および特徴が当て嵌まることを理解されよう。更に、後に図４に関して実証されるように、本発明の態様に従えば、低側ＦＥＴの活性化に関しても同じ原理および特徴が当て嵌まることを理解されよう。
図２は、本発明に従う、高側ＦＥＴ５２を活性化するためのシステム５０を示している。図２に示された高側ＦＥＴ５２は、Ｎ型のＭＯＳＦＥＴスイッチとして示されているが、Ｐ型のＭＯＳＦＥＴスイッチを使用することも可能であることを理解されよう。ゲート端子Ｇにおいて信号をアサートする（すなわち、信号を強制的に論理１にする）ことによって高側ＦＥＴ５２が活性化されるとき、ドレイン端子ＤであるＶＩＮノードから高側ＦＥＴ５２を通ってソース端子ＳであるＶＳＷＩＴＣＨノードに電流が流れる。図２の例で、制御回路５４は、制御信号５６を発生するが、それは、矩形波でよい。制御回路５４によって生成される制御信号５６は、通常は、図２に示すように接地電位を基準にしている。また高側ＦＥＴ５２は、通常は、モータやスイッチング・レギュレータ（図示されていない）のような何らかの能動デバイスの出力を駆動するために用いられる。従って、システム５０は、ＶＳＷＩＴＣＨを基準とする高側ＦＥＴ５２を正しく活性化するために、制御信号５６をより高い電圧基準レベルに調節するレベル・シフタ回路５８を含む。図２の例で、レベル・シフタ回路５８は、ＶＳＷＩＴＣＨに対してフローティング状態にある電源電圧でよい入力信号ＶＢＯＯＴを受信して、高側ＦＥＴ５２活性化のための調節された制御信号６０を出力する。
クロック信号又はタイミング信号のような矩形波制御信号は、典型的には、非常に大きい傾斜（すなわち、電圧の時間に対する変化（ｄｖ／ｄｔ））を有する。調節された制御信号６０のような典型的な矩形波が高側ＦＥＴ５２に供給されると、ゲート端子における電圧の急な増大のために、高側ＦＥＴ５２の活性化中に高側ＦＥＴ５２を通ってＶＩＮからＶＳＷＩＴＣＨに流れる入力電流は、急速に変化（ｄｉ／ｄｔ）する。望ましくない多量のＥＭＩ放射を引き起こすのは、入力電流のこの急な変化である。先に説明したように、この問題を克服するために、高側ＦＥＴ５２のゲート端子Ｇとソース端子Ｓとの間に容量がしばしば付加される。これは、矩形波制御信号の傾斜を下げて、より少ないＥＭＴ放射を伴うより小さい入力電流を生じさせる。しかし、制御信号の傾斜を減らすことによって、ＥＭＩ放射は、低減されるものの、上で述べたように、それには、電力損失の増大という犠牲が伴う。
図２のシステム５０は、このような相反する設計上の制約を、レベル・シフタ回路５８と高側ＦＥＴ５２との間に傾斜制御回路６２を含めることによって軽減している。高側ＦＥＴ５２が活性化される前の時点で、高側ＦＥＴ５２のゲート電圧が閾値電圧にまだ達していない間は、調節された制御信号６２の傾斜は、非常に大きく、従って、電流を流しているフリーホイール・ダイオードによって引き起こされる電力損失は、小さい。傾斜制御回路６２は、高側ＦＥＴ５２が活性化されるまでの期間に、調節された制御信号６０の傾斜を下げることによって調節された制御信号６０の傾斜を動的に制御し、それによって入力電流の急な変化によって生ずるＥＭＩ放射を低減する。更に、高側ＦＥＴ５２が完全に活性化されたあとの時点では、ＦＥＴが飽和領域から線形領域に切り替わり、ドレイン−ソース間に電流の全量が流れるとき、調節された制御信号６０の傾斜は、非常に大きく、従って、より大きい抵抗値ＲＤＳｏｎによって引き起こされる熱によって生じる伝導性電力損失が低減される。
図３は、発明の１つの態様に従う高側ＦＥＴのゲート電圧の相対的な増加率を実証する時間対電圧のグラフ１００を示す。グラフ１００のモデルである高側ＦＥＴは、閾値電圧ＶＴ（図３の例では、２ボルトと示されている）を有し、その電圧で、ゲート電圧は、高側ＦＥＴを活性化し始める。高側ＦＥＴのドレインからソースに電流が流れ始めるのは、この時点である。閾値電圧ＶＴから高側ＦＥＴが完全に活性化される電圧ＶＦ（図３の例では、約４ボルト）までの電圧範囲は、傾斜制御領域１０２と示されている。アースから低側デバイス、例えば、フリーホイール・ダイオードを通って電流が流れる上の例で、完全活性化電圧ＶＦは、高側ＦＥＴの出力がアースに対して正になる時点を表すことができる。このように、高側ＦＥＴが完全活性化電圧ＶＦにおいて完全に活性化されると、高側ＦＥＴは、飽和領域から線形領域への切り替えを開始し、ゲートに供給される付加的な電圧量の如何に関わらず、高側ＦＥＴを通って最大量の電流が流れ始める。更に、図３の例で、高側ＦＥＴは、約２ボルトの閾値電圧ＶＴと、約４ボルトの完全活性化電圧ＶＦとを有することを理解されよう。しかし、発明に従えば、任意のタイプのＦＥＴを使用することができ、それらの値は、高側ＦＥＴとして使用されるＦＥＴのタイプに依存する。
破線１０４（グラフ１００の凡例１０６には、「高速」と示されている）は、高側ＦＥＴのゲート電圧のより急峻な増加率（すなわち、より大きい傾斜）を表している。傾斜制御領域１０２を通ってゲート電圧が急に増加するので、高側ＦＥＴを通って流れる入力電流は、非常に大きくなり、その結果、許容できないレベルのＥＭＩ放射が生じる。破線１０８（グラフ１００の凡例１０６には、「制御」と示されている）は、高側ＦＥＴのゲート電圧の制御された増加率（すなわち、制御された傾斜）を表している。制御された傾斜の破線１０８は、図２に関連して上で説明した傾斜制御システムによって実現できるような、ゲート電圧の制御された増加率の傾斜を表す。ゲート電圧の制御された増加率の傾斜は、傾斜制御領域１０２の間でゲート電圧の傾斜を下げることによって高側ＦＥＴの活性化中の許容できないＥＭＩ放射の問題を軽減する。言い換えると、ゲート電圧が本質的に閾値電圧ＶＴに等しい時点から完全活性化電圧ＶＦまでの期間に、ゲート電圧の増加率が下げられる。ゲート電圧がよりゆっくりと増加するので、高側ＦＥＴを通る入力電流の変化率がより小さくなって、ＥＭＩ放射は、許容できるレベルになる。
発明の１つの態様に従う、入力電流の変化率のこの制御は、特定の応用における要求に合致するように調節できることを理解されよう。例えば、与えられた応用の環境因子は、制御された傾斜の破線１０８の傾斜を決定する場合に考慮すべきであり、傾斜が小さくなれば、ＥＭＩ放射は、少なくなるが、反面で高側ＦＥＴの内部温度上昇という犠牲を払うことになる。例えば、低い雰囲気温度を有する環境では、制御された傾斜の破線１０８は、ゲート電圧のよりゆっくりした増加に対応するより小さい傾斜を有し、その結果、ＥＭＩ放射のレベルは、本質的により減少する。しかし、より高い雰囲気温度を有する環境では、制御された傾斜の破線１０８に関してより大きい傾斜を持つ必要がある。制御された傾斜の破線１０８に関してより大きい傾斜を必要とする理由の一例は、ＥＭＩ放射を低減すると同時に、高側ＦＥＴの内部温度も制御する要求が存在することであるが、そのために、ＥＭＩ放射低減が犠牲にされて高側ＦＥＴの内部温度が低減される。従って、温度のような環境因子から依存して、制御された傾斜の破線１０８の傾斜を制御することが可能である。例えば、図２の例の傾斜制御回路６２は、環境因子を決定するための温度センサを含み、傾斜制御回路６２は、制御された傾斜の破線１０８に関する傾斜をそれに従って設定することができる。
高側ＦＥＴは、高側ＦＥＴが完全に活性化されたあとも、電力をロスする。ゲート電圧が完全活性化電圧ＶＦからゲート最大電圧ＶＭＡＸ（図３の例では、１０ボルトと示されている）まで増加する間に、高側ＦＥＴは、ドレインとソースとの間で可変抵抗として動作する。完全活性化電圧ＶＦより上で低いほうの電圧レベルで、高側ＦＥＴのドレイン−ソース間の抵抗値ＲＤＳｏｎは、それが最大電圧ＶＭＡＸにあるときよりも大きい。すなわち、全抵抗値の時間変化（ｄｒ／ｄｔ）は、ゲート電圧がゲート最大電圧ＶＭＡＸに達するまでに要する時間長に逆比例する。抵抗性負荷は、熱の形で電力損失を発生するので、できる限り早くゲート電圧を完全活性化電圧ＶＦよりも高くまで増加させて、負のｄｒ／ｄｔを増やし、高側ＦＥＴを可能な限り小さい抵抗値ＲＤＳｏｎとなるようにすることが望ましい。従って、図２に関して上で説明したような傾斜制御システムは、高側ＦＥＴが完全に活性化されたあとでゲート電圧の増加率を上げる。このより急な増加率の結果、高レベルの抵抗値ＲＤＳｏｎから生じる熱による電力損失は、低減される。このように、破線１０８は、図１に関して上で説明した高側ＦＥＴを活性化する先の方法の特徴を組み合わせたものとなっており、高側ＦＥＴのより最適な活性化を表している。破線１０８は、図１の破線１０４から生じる電力損失の低減の特徴と、図１の破線１０８から生じる低いＥＭＩ放射の特徴とを有する。
図３の例で、破線１０８は、完全活性化電圧ＶＦを超えるゲート電圧の増加率と閾値電圧ＶＴより下の増加率とが同じ傾斜を有することを示している。しかし、この２つの傾斜は、同じである必要がなく、低減された電力損失を示すように、傾斜制御領域１０２中のゲート電圧の傾斜よりも急な増加率を単に示しただけであることを理解されよう。更に、電圧ＶＴ、ＶＦおよびＶＳとともに、破線１０８の複数の傾斜は、すべて高側ＦＥＴおよび発明の１つの態様に従って使用される図２のレベル・シフタ回路５８および制御回路５４などの付随回路のタイプに依存して変化する。
図３の例で、傾斜制御回路は、発明の１つの態様に従ってそれを活性化する場合と本質的に同じやり方で、図２の例の高側ＦＥＴ５２のような高側ＦＥＴを不活性化できる。例えば、より大きい抵抗値ＲＤＳｏｎに付随する伝導性損失を減らすために、傾斜制御システムは、ゲート電圧を最大電圧ＶＭＡＸから完全活性化電圧ＶＦまで急速に下げることができる。ゲート電圧が完全活性化電圧ＶＦに本質的に等しい時点と閾値電圧ＶＴに等しい時点との間の期間に、傾斜制御回路は、電流の急な減少から生じる許容できないレベルのＥＭＩ放射を回避するためにゲート電圧の減少率を下げる。
図４は、発明の１つの態様に従う、Ｎ型高側ＦＥＴ１５４用の高側傾斜制御回路１５２とＮ型低側ＦＥＴ１５８用の低側傾斜制御回路１５６とを含むスイッチング・レギュレータ１５０（例えば、同期式バック・コンバータ）を示す。高側傾斜制御回路１５２は、高側ＦＥＴ１５４のゲート端子に接続されて、高側ＦＥＴ１５４のゲート電圧の変化率を制御するように動作する。低側傾斜制御回路１５６は、低側ＦＥＴ１５８のゲート端子に接続されて、低側ＦＥＴ１５８のゲート電圧の変化率を制御するように動作する。スイッチング・レギュレータ１５０は、高側傾斜制御回路１５２を通して高側ＦＥＴ１５４と、低側傾斜制御回路１５６を通して低側ＦＥＴ１５８との両方に供給されるパルスのデューティ・サイクルを制御するように動作する制御回路１６０を含む。制御回路１６０は、クロック信号又はタイミング信号のような矩形波のスイッチング信号を傾斜制御回路１５２および１５６に供給する。
高側ＦＥＴ１５４は、電圧源ＶＩＮに接続されたドレイン端子を有し、低側ＦＥＴ１５８は、アースに接続されたソース端子を有する。高側ＦＥＴ１５４のソース端子と、低側ＦＥＴ１５８のドレイン端子は、対応する電圧ＶＳＷＩＴＣＨを有し、高側傾斜制御回路１５２および低側傾斜制御回路１５６にも接続された共通ノードＳＷＩＴＣＨを共有する。出力端子が電圧ＶＯＵＴを有するスイッチング・レギュレータ１５０の出力端子とノードＳＷＩＴＣＨとの間にインダクタ１６４が接続される。ノードＳＷＩＴＣＨとアースとの間には、フリーホイール・ダイオード１６６が接続されて、アノードがアースに、またカソードがノードＳＷＩＴＣＨに接続されている。
制御回路１６０が高側を活性化するとき、高側傾斜制御回路１５２の出力は、高レベル（例えば、論理１）になって、高側ＦＥＴ１５４のゲートをソースよりも高くプルして、高側ＦＥＴ１５４をターン・オンする。高側ＦＥＴ１５４がオンすると、ソース・ドレイン間の入力インピーダンスが低くなって、ＶＳＷＩＴＣＨがＶＩＮにほぼ等しくなる。ＶＳＷＩＴＣＨがＶＩＮにほぼ等しくなると、インダクタ１６４を通って流れるインダクタ電流ＩＬが増加し始める。電流ＩＬは、ＶＳＷＩＴＣＨが変化するまで増加し続ける。
制御回路１６０は、それが低側を活性化する前に、ＶＩＮとアースとの間の短絡を避けるために高側を不活性化する。制御回路１６０が高側を不活性化すると、高側傾斜制御回路１５２の出力が低レベル（例えば、論理０）になって、高側ＦＥＴ１５４は、ターン・オフする。インダクタ１６４を通る電流ＩＬは、変化しないままに留まる傾向があるので、ＶＳＷＩＴＣＨがアースに対して負になって、電流ＩＬがフリーホイール・ダイオード１６６を通して供給されるようになる。制御回路１６０が低側を活性化するまで、フリーホイール・ダイオード１６６を通って電流が流れ続ける。一旦低側が活性化されると、低側傾斜制御回路１５６の出力は、高レベル（例えば、論理１）になって、低側ＦＥＴ１５８のゲートをソースよりも高くプルして、低側ＦＥＴ１５８をターン・オンする。低側ＦＥＴ１５８がオンすると、ソース−ドレイン間の入力インピーダンスは、低レベルになって、ＶＳＷＩＴＣＨは、アースにほぼ等しくなる。上で説明したのと同じように、制御回路１６０は、高側を再び活性化する前に、低側を不活性化する。従って、同期式スイッチング・レギュレータ１５０は、インダクタ１６４を通る電流ＩＬを維持するように動作することによって、キャパシタ１６８および負荷抵抗１７０の両端電圧ＶＯＵＴをほぼ一定に保つ。
電力は、フリーホイール・ダイオード１６６がアースからノードＳＷＩＴＣＨに電流を流している間にロスすることを理解されよう。従って、スイッチング・レギュレータ１５０は、高側および低側の活性化の間の期間にそれぞれ電力を失う。この電力損失は、図１に示された電力損失領域２０で表される。従って、発明の１つの態様に従えば、高側の活性化時に高側ＦＥＴ１５４のゲート電圧をゼロ・ボルトから高側ＦＥＴ１５４の閾値電圧にまで急速に増大させることによってこの電力損失を最小化することができる。同様に、低側の活性化時に低側ＦＥＴ１５８のゲート電圧をゼロ・ボルトから低側ＦＥＴ１５８の閾値電圧にまで急速に増大させることによってもこの電力損失を最小化することができる。しかし、高側傾斜制御回路１５２および低側傾斜制御回路１５６を利用すれば、高側ＦＥＴ１５４および低側ＦＥＴ１５８の活性化で生じる電力損失量を低減しながら、ＥＭＩ放射を許容レベルに留めて、高側ＦＥＴ１５４および低側ＦＥＴ１５８の活性化を実現できる。
図４に示されたスイッチング・レギュレータが、典型的なスイッチング・レギュレータ回路の適正な機能を発揮するために必要な電源電圧および回路部品のすべては、含んでいない簡略化されたものであることを理解されよう。それらの部品および電圧は、それらが発明の１つの態様に従うスイッチング・レギュレータ１５０の機能について適切に説明するために必要でないことから、分かり易くするために図４の説明から省略されている。図４は、発明の１つの態様に従って、高側および低側の両方に傾斜制御が利用できることを単に例証するものである。
図５は、発明の１つの態様に従って、高側ＦＥＴ２０２を駆動するための傾斜制御を提供するシステム２００の一例を示す。システム２００は、例えば、制御回路（図示されていない）から生成されるような制御信号ＣＳを用いて高側ＦＥＴ２０２を活性化することで、図４に関して上で説明したような同期式スイッチング・レギュレータに採用できる。図５の例で、制御信号ＣＳは、アースＧＮＤとして示された負の電源電圧を基準とした矩形波でよい。負の電源電圧は、アースである必要がないことを理解されよう。システム２００は、レベル・シフタ回路２０４および傾斜制御回路２０８を含む。傾斜制御回路２０８は、高側ＦＥＴ２０２のゲート電圧の傾斜を変化させる部品だけでなく、ゲート電圧の傾斜を変化させるべき時点を感知する部品も含む。例えば、傾斜制御回路２０８は、図３の例で傾斜制御領域１０２の電圧ＶＴを超える場合のような、ゲート電圧の増加率を高速からより低速に変化させるべき時点を感知する部品を有し、更に、図３の例で完全活性化電圧ＶＦを超える場合のような、ゲート電圧の増加率をより高速の増加率に戻すべき時点を感知する部品も含む。それらの回路部品は、すべて傾斜制御回路２０８を含み、それは、単一の集積回路（ＩＣ）でよい。あるいは、図５に実証されるように、傾斜制御回路２０８は、高側ＦＥＴ２０２と電流感知抵抗２１０とを除いて、単一のＩＣでよく、後者は、高精度な抵抗で、高側ＦＥＴ２０２のドレイン端子と電圧源ＶＩＮとの間に接続される。高側ＦＥＴ２０２と電流感知抵抗２１０が傾斜制御回路２０８の外部に構成できるので、傾斜制御回路２０８は、外部監視傾斜制御回路と呼ぶことができる。
レベル・シフタ回路２０４は、２つのＮ型ＭＯＳＦＥＴスイッチ、Ｎ１およびＮ２を含む。両スイッチＮ１およびＮ２は、アースＧＮＤとレベル・シフタ回路２０４との間に接続される。各々のソース端子は、アースＧＮＤに接続され、スイッチＮ１のドレイン端子は、レベル・シフタ回路２０４のＰ型ＭＯＳＦＥＴスイッチＰ３のドレイン端子に接続され、スイッチＮ２のドレイン端子は、レベル・シフタ回路２０４のＰ型ＭＯＳＦＥＴスイッチＰ４のドレイン端子に接続されている。スイッチＮ１のゲート端子は、インバータ２１２の出力に接続され、後者は、制御信号ＣＳを反転するように動作する。スイッチＮ２のゲート端子は、制御信号ＣＳに直接接続されている。
レベル・シフタ回路２０４は、４つのＰ型ＭＯＳＦＥＴスイッチＰ１、Ｐ２、Ｐ３およびＰ４を含む。スイッチＰ１およびＰ２は、それぞれソース端子をブートストラップ電圧源ＶＢＯＯＴに接続されている。スイッチＰ１およびＰ２の各々のゲート端子は、スイッチＰ１およびＰ２のそれぞれ他方のもののドレイン端子に接続されている。スイッチＰ３およびＰ４のそれぞれのソース端子もまた、それぞれ、スイッチＰ１のドレインおよびスイッチＰ２のドレインを含むノードに接続されている。スイッチＰ３のドレイン端子は、レベル・シフタ回路２０４のＮ１のドレイン端子に接続され、スイッチＰ４のドレイン端子は、レベル・シフタ回路２０４のスイッチＮ２のドレイン端子に接続されている。両スイッチＰ３およびＰ４は、ゲート端子を互いに接続されて、それが更に高側ＦＥＴ２０２のソース端子に接続されている。高側ＦＥＴ２０２のソース端子は、図５にＶＳＷＩＴＣＨと示された高側の出力信号を運ぶ。レベル・シフタ回路２０４の出力は、スイッチＰ１のゲート、スイッチＰ２のドレインおよびスイッチＰ４のソースによってノードを共有されており、図５にＬＳＯＵＴと示されている。
レベル・シフタ回路２０４は、制御信号ＣＳを反転および調節したものを傾斜制御回路２０８に供給するように動作する。レベル・シフタ回路２０４は、ＶＳＷＩＴＣＨを基準にした高側ＦＥＴ２０２を正しく活性化できるように、制御信号ＣＳをより高い電圧基準レベルに調節する。図５の例で、信号ＶＢＯＯＴは、電圧源ＶＩＮよりも絶対値の大きいフローティング状態の基準電圧でよく、またレベル・シフタ回路２０４は、高側ＦＥＴ２０２の正しい活性化のために調節および反転された制御信号をＬＳＯＵＴに出力する。
レベル・シフタ回路２０４および傾斜制御回路２０８は、それぞれ入力として制御信号ＣＳを受信する。制御信号ＣＳが高レベルになると、スイッチＮ２が活性化されてノードＬＳＯＵＴにおける出力をプル・ダウンする。ノードＬＳＯＵＴは、Ｐ型ＭＯＳＦＥＴスイッチＰ５のゲート端子に接続されている。スイッチＰ５は、ドレイン端子を高側ＦＥＴ２０２のゲート端子に接続され、ソース端子を定電流源２１４に接続されている。定電流源２１４は、例えば、カレント・ミラーから生成することができ、図５では、簡単のために定電流源として表されている。定電流源２１４は、ＰＳとブートストラップ電圧源ＶＢＯＯＴとの間に接続され、ミリ・アンペア領域で測定可能な大きさを有する非常に小さい電流を供給するように電流制限されている。更に、定電流源２１４が、高側ＦＥＴ２０２のトランスコンダクタンス（ｇｍ）に逆比例する値を有することによって、高側ＦＥＴ２０２の電流の変化率は、温度およびプロセス変数に本質的に依存しないようになる。ＬＳＯＵＴの電圧が低レベルになると、Ｐ５がターン・オンして、定電流源２１４に最小量の電流を高側ＦＥＴ２０２のゲート端子に供給させるようにする。高側ＦＥＴ２０２のゲート端子に供給される最小量の電流は、ゲートへの唯一の電流源として供給された場合、発明の１つの態様に従って、図3の例の傾斜制御領域１０２でのように、ゲート電圧の傾斜を低下させる。定電流源２１４によって発生する電流量は、図３で実証された傾斜制御領域１０２で必要とされる傾斜量に依存して調節できることを理解されよう。そのような調整可能性は、例えば、定電流源２１４を含むカレント・ミラーを構成する回路部品を改良することによって得られる。
スイッチＰ５が活性化されるのと同時に、制御信号ＣＳも、ＮＡＮＤゲート２１６への入力を駆動する。ＮＡＮＤゲート２１６は、電流感知比較器２１８からの出力信号である入力も受信する。電流感知比較器２１８は、外部電流感知抵抗２１０（負の端子は、入力電圧ＶＩＮに接続されている）の対向する各端子からの２入力を受信する。ＮＡＮＤゲート２１６の出力は、Ｐ型ＭＯＳＦＥＴスイッチＰ６のゲート端子に接続されている。スイッチＰ６は、電圧源ＶＢＯＯＴに接続されたソース端子と、高側ＦＥＴ２０２のゲート端子に接続されたドレイン端子とを有する。
電流感知抵抗２１０両端に電圧差がないとき、電流感知比較器２１８の出力は高レベル（すなわち、論理１）になる。しかし、感知抵抗２１０を通って電流が流れると、感知抵抗２１０両端に電圧降下が生じて、それによって電流感知比較器２１８の出力が低レベル（すなわち、論理０）になる。初期に、制御信号ＣＳが高レベルになると、高側ＦＥＴ２０２のゲート電圧は、ゼロで、そのため高側ＦＥＴ２０２は、まだ活性化されない。高側ＦＥＴ２０２が活性化されないため、電流感知抵抗２１０を通って電流が流れない。電流感知比較器２１８の出力は、従って高レベルになり、制御信号ＣＳからの高レベル入力と電流感知比較器２１８からの高レベル入力を有するＮＡＮＤゲートの出力は、低レベルになる。このように、スイッチＰ６は、制御信号ＣＳが元々高レベルになるのと本質的に同時に活性化する。スイッチＰ６が活性化されると、電圧源ＶＢＯＯＴは、高側ＦＥＴ２０２のゲート端子と短絡して、高側ＦＥＴ２０２のゲート電圧を急速に増大させ、ゲート電圧が閾値ＶＴに到達次第、高側ＦＥＴ２０２を活性化する。ゲート電圧のこの急速な増大は、図４のスイッチング・レギュレータについて述べたように、アースから高側出力ＶＳＷＩＴＣＨに電流を流すフリーホイール・ダイオードのような、高側ＦＥＴ２０２の出力ノードに電流を供給する低側デバイスによって引き起こされる電流損失を低減する。図５の例で、スイッチＰ５とスイッチＰ６が本質的に同時にオープンすることを理解されよう。しかし、電圧源ＶＢＯＯＴからスイッチＰ６を流れる電流のほうがかなり大きいので、電圧源ＶＢＯＯＴからスイッチＰ６を通って流れる電流と定電流源２１４からの電流との差は、十分大きい。
ゲート電圧が閾値電圧ＶＴに達して、高側ＦＥＴ２０２が活性化され始めるのと本質的に同時に感知抵抗２１０を通って電流が流れ始める。上で説明したように、電流感知抵抗２１０を通って電流が流れるとき、電流感知比較器２１８の出力は、低レベルになる。これは、ＮＡＮＤゲート２１６の出力を高レベルにし、スイッチＰ６をシャット・オフさせる。これは、電圧源ＶＢＯＯＴと高側ＦＥＴ２０２のゲート端子との間を開回路にする。この時点で、スイッチＰ６がシャット・オフされたあとは、スイッチＰ５のみが活性化されており、高側ＦＥＴ２０２のゲート端子には、定電流源２１４から非常に小さい最小量の電流が供給されて、高側ＦＥＴ２０２が活性化されたあとの高側ＦＥＴ２０２のゲート電圧の増加率が低減される。従って、電流感知比較器２１８は、高側ＦＥＴ２０２のゲート電圧が閾値電圧ＶＴに到達次第、スイッチＰ６を不活性化することによって高側ＦＥＴ２０２のゲート電圧の傾斜を減らすように、高側ＦＥＴ２０２のゲート電圧をモニタする。ゲート電圧の傾斜のこの低減は、高側ＦＥＴ２０２の活性化時の急速な入力電流によって引き起こされる許容できないＥＭＩ放射を低減する。
ＮＡＮＤゲート２２０は、入力として制御信号ＣＳを受信し、同時にアース交差比較器２２２からの出力信号を受信する。ＮＡＮＤゲート２２０からの出力は、Ｐ型ＭＯＳＦＥＴスイッチＰ７のゲート端子に接続される。スイッチＰ７は、電圧源ＶＢＯＯＴに接続されたソース端子と、高側ＦＥＴ２０２のゲート端子に接続されたドレイン端子とを有する。アース交差比較器２２２は、負端子の入力をアースから受信し、正端子の入力を高側出力ＶＳＷＩＴＣＨから受信する。
図４に関して上で説明したような同期式スイッチング・レギュレータで、高側ＦＥＴが活性化されないとき、フリーホイール・ダイオードは、アースからの電流を流す。従って、フリーホイール・ダイオードが電流を流している間、高側ＦＥＴの出力における電圧レベルは、アースに対して負になる。高側ＦＥＴが完全に活性化されてしまうと、高側ＦＥＴの出力における電圧レベルは、正になるが、それは、フリーホイール・ダイオードが最早アースからの電流を流さなくなるのとほとんど同時である。従って、図５の例で、ＶＳＷＩＴＣＨの電圧レベルは、高側ＦＥＴ２０２がまだ完全に活性化されない間は、アースに対して負であり、従ってゲート電圧は、完全活性化電圧ＶＦにまだ達していない。アース交差比較器２２２は、高側出力ＶＳＷＩＴＣＨの電圧をモニタして、それがアースＧＮＤに対して正になる時点を判定するように動作する。電圧ＶＳＷＩＴＣＨが負である間、アース交差比較器２２２の出力は、低レベルである。しかし、電圧ＶＳＷＩＴＣＨがゼロより高いレベルに達すると、アース交差比較器２２２の出力は、高レベルになる。
従って、高側ＦＥＴ２０２のゲート電圧が閾値電圧ＶＴに達する前の時点で、制御信号ＣＳは、高レベルであり、アース交差比較器２２２の出力は、低レベルであって、ＮＡＮＤゲート２２０の出力を高レベルにさせる。こうしてスイッチＰ７は、開回路となる。ゲート電圧が閾値電圧ＶＴにほとんど等しくなると、高側ＦＥＴ２０２は、ゆっくりと活性化されて、高側ＦＥＴ２０２を通って電流が流れ始める。これによって、ＶＳＷＩＴＣＨの負電圧は、ゼロに向かってゆっくりと増加し始める。ＶＳＷＩＴＣＨの電圧がゼロより大きくなると、高側ＦＥＴ２０２のゲート電圧は、完全活性化電圧ＶＦにほとんど等しくなり、高側ＦＥＴ２０２は、完全に活性化される。そうすると、アース交差比較器２２２の出力が高レベルになって、ＮＡＮＤゲート２２０の出力を低レベルにさせる。これは、スイッチＰ７を活性化し、高側ＦＥＴ２０２のゲート端子を電圧源ＶＢＯＯＴと短絡させる。従って、高側ＦＥＴ２０２のゲート電圧の傾斜は、図３の例で傾斜制御領域１０２を超えるような完全活性化電圧よりも高く最大電圧ＶＭＡＸまでの電圧レベルにおける本質的により急速な増加率に戻る。このように、アース交差比較器２２２は、高側ＦＥＴ２０２のゲート電圧をモニタして、高側ＦＥＴ２０２が完全に活性化される時点を検出し、それに従ってゲート電圧の傾斜を調節してより高いレベルの抵抗値ＲＤＳｏｎによってもたらされる伝導性電力損失を減らすようにする。
閾値電圧ＶＴおよび完全活性化電圧ＶＦの感知のほか、高側ＦＥＴ２０２の活性化のために、その他、あるいは、付加的な回路部品を使用することも可能であることを理解されよう。例えば、Ｎ型ＭＯＳＦＥＴスイッチの代わりにＰ型ＭＯＳＦＥＴスイッチを使用し、Ｐ型ＭＯＳＦＥＴスイッチの代わりにＮ型ＭＯＳＦＥＴスイッチを使用することもできる。
図６は、発明の１つの態様に従って、高側ＦＥＴ２５２を駆動するための傾斜制御を提供するシステム２５０の別の例を示す。システム２５０は、制御回路（図示されていない）から発生するような制御信号ＣＳを用いて高側ＦＥＴ２５２を活性化することで、図４に関して上で述べたように、例えば、同期式スイッチング・レギュレータに採用することができる。図６の例で、制御信号ＣＳは、アースＧＮＤとして示された負の電源電圧を基準とする矩形波でよい。負の電源電圧は、アースである必要がないことを理解されよう。システム２５０は、レベル・シフタ回路２５４、レベル・シフタ回路２５４および傾斜制御回路２５８を含む。傾斜制御回路２５８は、高側ＦＥＴ２５２のゲート電圧の傾斜を変化させる部品だけでなく、ゲート電圧の傾斜を変化させるべき時点を感知する部品も含む。例えば、傾斜制御回路２５８は、図３の例で傾斜制御領域１０２の電圧ＶＴを超える場合のような、ゲート電圧の増加率を高速からより低速に変化させるべき時点を感知する部品を有し、更に、図３の例で完全活性化電圧ＶＦを超える場合のような、ゲート電圧の増加率をより高速な増加率に戻すべき時点を感知する部品も含んでいる。それらの回路部品は、高側ＦＥＴ２５２も含めて、すべて傾斜制御回路２０８に収容されており、それは、単一の集積回路（ＩＣ）でよい。高側ＦＥＴ２５２および高側ＦＥＴ２５２のゲート電圧の傾斜変化点を感知するための回路部品をすべて単一のパッケージに収容できるので、傾斜制御回路２５８は、内部監視傾斜制御回路と呼ぶことができる。
図６の例のレベル・シフト回路２５４は、図５の例で上述したものと本質的に同一である。従って、内部の回路部品を説明するために同様な参照符号およびスイッチ番号が用いられており、図６の例でそれらがどのように動作するのかについてこれ以上説明しない。
レベル・シフタ回路２５４および傾斜制御回路２５８は、それぞれ入力として制御信号ＣＳを受信する。制御信号ＣＳが高レベルになると、スイッチＮ２が活性化されて、ノードＬＳＯＵＴにおける出力をプル・ダウンする。ノードＬＳＯＵＴは、Ｐ型ＭＯＳＦＥＴスイッチＰ８のゲート端子に接続されている。スイッチＰ８は、ドレイン端子を高側ＦＥＴ２５２のゲート端子に接続され、ソース端子を定電流源２６４に接続されている。定電流源２６４は、例えば、カレント・ミラーから生成することができ、図６では、簡単のために定電流源として表されている。定電流源２６４は、Ｐ８とブートストラップ電圧源ＶＢＯＯＴとの間に接続され、ミリ・アンペア領域で測定可能な大きさを有する非常に小さい電流を供給するように電流制限されている。更に、定電流源２６４が高側ＦＥＴ２０２のトランスコンダクタンス（ｇｍ）に逆比例する値を有することによって、高側ＦＥＴ２０２の電流の変化率は、温度およびプロセス変数に本質的に依存しないようになる。ＬＳＯＵＴの電圧が低レベルになると、Ｐ８がターン・オンして、定電流源２６４に最小量の電流を高側ＦＥＴ２５２のゲート端子に供給させるようにする。高側ＦＥＴ２５２のゲート端子に供給される最小量の電流は、ゲートへの唯一の電流源として供給された場合、発明の１つの態様に従って、図３の例で傾斜制御領域１０２の間でのように、ゲート電圧の傾斜を低下させる。定電流源２６４によって発生する電流量は、図３で実証された傾斜制御領域１０２で必要とされる傾斜量に依存して調節できることを理解されよう。そのような調整可能性は、例えば、定電流源２６４を含むカレント・ミラーを構成する回路部品を改良することによって得られる。
ノードＬＳＯＵＴは、Ｐ型ＭＯＳＦＥＴスイッチＰ９のゲート端子にも接続される。そうすると、ノードＬＳＯＵＴにおける出力が低レベルになることでスイッチＰＳが活性化するのと同時に、スイッチＰ９も活性化する。スイッチＰ９は、電圧源ＶＢＯＯＴに接続されたソース端子と、抵抗２６６に接続されたドレイン端子とを有する。抵抗２６６と高側の出力ＶＳＷＩＴＣＨとの間には、一対のＮ型ＭＯＳＦＥＴであるＮ３およびＮ４が接続される。ＦＥＴのＮ３は、ソース端子を高側出力ＶＳＷＩＴＣＨに接続され、またゲート端子およびドレイン端子の両方をスイッチＮ４のソース端子に接続されている。ＦＥＴのＮ４は、ゲート端子およびドレイン端子の両方をノード２６８に接続されている。ＦＥＴのＮ３およびＮ４は、各々のゲート端子をそれ自身の対応するドレイン端子に接続するように構成することによって、各々が常に活性化されているようにできることを理解されよう。従って、ＦＥＴのＮ３およびＮ４は、それぞれ対応するドレイン−ソース間の電圧ＶＤＳに等しいゲート−ソース間の電圧ＶＧＳを有し、それは、ＦＥＴの対応する閾値電圧にほぼ等しい。
ノード２６８は、スイッチＮ４のゲートおよびドレイン端子を、抵抗２６６およびＮ型ＭＯＳＦＥＴスイッチＮ５のゲート端子に接続する。スイッチＮ５は、電圧源ＶＢＯＯＴに接続されたドレイン端子と、高側ＦＥＴ２５２のゲート端子に接続されたソース端子とを有する。
図６の例で、内部監視傾斜制御回路２５８は、整合デバイスを使用しており、それは、高側ＦＥＴ２５２の閾値電圧を測定するための整合したＦＥＴのシステムであることを理解されよう。図６の例で、３つのスイッチＮ３、Ｎ４およびＮ５は、すべて高側ＦＥＴ２５２と整合しており、それら４個のＮ型ＭＯＳＦＥＴスイッチは、すべて閾値ＶＴを含めて本質的に同じ電気的特性を有している。従って、スイッチＰ９が活性化すると、スイッチＰ９および抵抗２６６を通ってノード２６８に電流が流れる。スイッチＮ３およびＮ４は、両方とも常にオンであって、両者とも高側ＦＥＴ２５２と整合しているので、スイッチＰ９が活性化されたときのノード２６８における電圧レベルは、ほとんど２＊ＶＴに等しい。
スイッチＰ９が活性化すると、ノード２６８における約２＊ＶＴの電圧レベルは、スイッチＰ８およびＰ９の活性化と本質的に同時にスイッチＮ５を活性化する。このように、スイッチＮ５は、制御信号ＣＳが元々高レベルになるのとほとんど同時に活性化する。Ｎ５が活性化すると、電圧源ＶＢＯＯＴは、高側ＦＥＴ２５２のゲート端子と短絡して、高側ＦＥＴ２５２のゲート電圧を急速に増大させ、ゲート電圧が閾値電圧ＶＴに到達次第、高側ＦＥＴ２５２を活性化させる。ゲート電圧のこの急速な増大は、図４の電圧スイッチング・レギュレータについて述べたように、アースから高側出力ＶＳＷＩＴＣＨに電流を流すフリーホイール・ダイオードのような、高側ＦＥＴ２０２の出力ノードに電流を供給する低側デバイスによって引き起こされる電流損失を低減する。図６の例で、スイッチＰ８とスイッチＮ５が本質的に同時にオープンすることを理解されよう。しかし、電圧源ＶＢＯＯＴからスイッチＮ５を流れる電流のほうがかなり大きいので、電圧源ＶＢＯＯＴからスイッチＮ５を通って流れる電流と定電流源２６４からの電流との差は、十分大きい。
高側ＦＥＴ２５２のゲート電圧が閾値電圧ＶＴに本質的に等しいか、あるいは、わずかにそれを超えると、スイッチＮ５がシャット・オフする。これは、ノード２６８における電圧レベルが依然として２＊ＶＴに本質的に等しく、従って高側ＦＥＴ２５２のゲート電圧が閾値電圧ＶＴに達したときに、スイッチＮ５のゲート−ソース間電圧ＶＧＳがそれの閾値電圧ＶＴよりも低くなるためである。この時点で、スイッチＮ５がシャット・オフされたあとは、スイッチＰ８のみが活性化されており、定電流源２６４から高側ＦＥＴ２５２のゲート端子に非常に小さい最小量の電流が供給され、その結果、高側ＦＥＴ２５２が活性化されたあとの高側ＦＥＴ２５２のゲート電圧の増加率が低減される。従って、スイッチＮ５は、高側ＦＥＴ２５２のゲート電圧が閾値電圧ＶＴに到達次第、不活性化されることによって高側ＦＥＴ２５２のゲート電圧の傾斜を低減させるように、高側ＦＥＴ２５２のゲート電圧をモニタするソース・フォロワとして動作する。ゲート電圧の傾斜のこの低減は、高側ＦＥＴ２５２の活性化時に急速な入力電流によって引き起こされる許容できないＥＭＩ放射を低減する。
比較器２７０は、正の端子をノード２６８に接続され、負の端子を高側ＦＥＴ２５２のゲート端子に接続される。比較器２７０は、電圧源ＶＢＯＯＴに接続されたソース端子と高側ＦＥＴ２５２のゲートに接続されたドレイン端子とを有するＰ型ＭＯＳＦＥＴスイッチＰ１０のゲート端子に接続された出力を有する。
比較器２７０は、高側ＦＥＴ２５２のゲート電圧をモニタして、ゲート電圧が本質的にノード２６８における電圧（２＊ＶＴ）に等しくなる時点を判断するように動作する。ゲート電圧が２＊ＶＴよりも低い間、比較器２７０の出力は、高レベルである。しかし、ゲート電圧が本質的に２＊ＶＴに等しいレベルに達すると、比較器２７０の出力は、低レベルに移行する。これがスイッチＰ１０を活性化して、高側ＦＥＴ２５２のゲート端子を電圧源ＶＢＯＯＴと短絡させる。こうして、高側ＦＥＴ２５２のゲート電圧の傾斜は、図３の傾斜制御領域１０２を超えるような完全活性化電圧ＶＦよりも高く最大電圧ＶＭＡＸまでの電圧レベルにおける本質的により高い増加率に戻る。このように、比較器２７０は、高側ＦＥＴ２５２のゲート電圧をモニタして、高側ＦＥＴ２５２が完全に活性化される時点を検出し、それに従ってゲート電圧の傾斜を調節し、より高いレベルの抵抗値ＲＤＳｏｎによってもたらされる伝導性電力損失を減らすようにする。図６の内部監視傾斜制御回路２５８が高側ＦＥＴ２５２の完全に活性化される時点を検出するのでは、ないことを理解されよう。その代わり、傾斜制御回路２５８は、任意の完全活性化電圧ＶＦを検出する。それは、図３で実証されたように、閾値電圧ＶＴの２倍に本質的に等しいので、高側ＦＥＴ２５２が完全に活性化される時点を判定するのに十分である。更に、異なる整合したＦＥＴを選ぶことによって、閾値電圧ＶＴ、従って任意の完全活性化電圧ＶＦを必要に応じて応用に適したものに調節できる。
閾値電圧ＶＴおよび完全活性化電圧ＶＦの感知のほかに、高側ＦＥＴ２５２の活性化のために、その他、あるいは、付加的な回路部品を使用することも可能であることを理解されよう。例えば、Ｎ型ＭＯＳＦＥＴスイッチの代わりにＰ型ＭＯＳＦＥＴスイッチを使用し、Ｐ型ＭＯＳＦＥＴスイッチの代わりにＮ型ＭＯＳＦＥＴスイッチを使用することもできる。更に、図５の外部監視傾斜制御回路の要素は、図６の内部監視傾斜制御回路の要素と組み合わせて、高側ＦＥＴのゲート電圧の傾斜変化点を正確にモニタできることも理解されよう。一例は、図６の例の整合したＦＥＴを図５の例のアース交差比較器と組み合わせるもので、それによって、整合したＦＥＴが高側ＦＥＴの閾値電圧ＶＴを感知する間に、アース交差比較器が高側ＦＥＴの完全活性化電圧ＶＦを感知するようにできる。
システム２５０は、更に発明の１つの態様に従う負の傾斜制御回路２７２を含み、それによって上述の傾斜制御回路２５８は、正の傾斜制御回路となる。負の傾斜制御回路２７２は、高側が不活性化された時点で、高側ＦＥＴ２５２のゲート電圧の減少率を動的に変化させるように動作する。制御信号ＣＳが低レベルになると、スイッチＮ２は、不活性化されて、ノードＬＳＯＵＴにおける出力をプル・アップし、スイッチＰ８およびＰ９に高レベルの信号を供給することによって正の傾斜制御回路を不活性化する。しかし、ノードＬＳＯＵＴは、Ｎ型ＭＯＳＦＥＴスイッチＮ６のゲート端子にも接続されている。スイッチＮ６は、高側ＦＥＴ２５２のゲート端子に接続されたドレイン端子と、定電流源２７４に接続されたソース端子とを有する。定電流源２７４は、例えば、カレント・ミラーから生成することができ、図６の例では、簡単のために定電流源として表されている。定電流源２７４は、Ｎ６と高側出力ＶＳＷＩＴＣＨとの間に接続され、ミリ・アンペア領域で測定可能な大きさを有する非常に小さい電流を供給するように電流制限されている。更に、定電流源２７４は、一定のトランスコンダクタンス（ｇｍ）を有することによって、それが供給する最小量の電流が温度およびプロセス変数に依存しないようにする。ＬＳＯＵＴにおける電圧が高レベルになると、Ｎ６がターン・オンして、定電流源２７４に最小量の電流を高側ＦＥＴ２５２のゲート端子から高側出力ＶＳＷＩＴＣＨへ供給させるようにし、それによって、ゲートから出力への唯一の電流源として供給された場合、高側ＦＥＴ２５２のゲート電圧をゆっくりと減少させるようにする。定電流源２７４によって発生する電流量は、高側ＦＥＴ２５２を不活性化するために必要な負の傾斜の大きさに依存して調節できることを理解されよう。そのような調整可能性は、例えば、定電流源２７４を含むカレント・ミラーを構成する回路部品を修正することによって得られる。
ノードＬＳＯＵＴは、またＮ型ＭＯＳＦＥＴスイッチＮ７のゲート端子に接続される。そうすると、ノードＬＳＯＵＴにおける出力が高レベルになることでスイッチＮ６が活性化するのと同時に、スイッチＮ７も活性化する。スイッチＮ７は、高側ＦＥＴ２５２のゲートに接続されたドレイン端子と、キャパシタ２７６に接続されたソース端子とを有する。直列接続された一対のＮ型ＭＯＳＦＥＴであるＮ８およびＮ９もまたＮ７のソース端子に接続される。トランジスタＮ９は、アースに接続されたソース端子を有し、またインバータ２１２の出力に接続されたゲート端子を有することによって、制御信号ＣＳが低レベルに移行することでＮ９のゲート端子が活性化されるようになっている。トランジスタＮ８は、キャパシタ２７６に接続され、またＮ型ＭＯＳＦＥＴであるＮ１０のソース端子と、本質的に高い抵抗値（例えば、１００ｋΩ）を有する抵抗２７８とにつながる１つのノードに接続されたゲート端子を有する。トランジスタＮ１０は、高側ＦＥＴ２５２のゲート端子に接続されたドレイン端子と、約５ボルトでよい電圧源ＶＲＥＦを受信するゲート端子とを有する。
トランジスタＮ７、Ｎ８およびＮ９は、シャット・オフ・トランジスタである。すなわち、ノードＬＳＯＵＴおよびインバータ２１２の出力が高レベルに移行すると、高側ＦＥＴ２５２のゲート端子がアースにプル・ダウンされることになって、高側ＦＥＴ２５２のゲートからアースに電流が流れるようにされる。これによって、高側ＦＥＴ２５２のゲート電圧は、急速に低下する。トランジスタＮ１０が電圧源ＶＲＥＦによって活性化されること、そしてトランジスタＮ１０、キャパシタ２７６および抵抗２７８の配置は、トランジスタＮ８が高側のシャット・オフの最初に活性化されるが、トランジスタＮ８のゲート電圧は、トランジスタＮ８のドレイン−ソース間の電流を制限してトランジスタＮ８およびＮ９を過剰な電流で生じる損傷から保護するように、分離している。
電流は、図４のインダクタ１６４を通って流れる電流ＩＬのように、インダクタ電流を維持するのに十分大きい電流が高側ＦＥＴ２５２を通って流れる限り、高側ＦＥＴ２５２のゲートからアースに流れ続ける。高側ＦＥＴ２５２を通って流れる電流がインダクタ電流を維持するために十分でなくなると、インダクタを通って流れる電流は、変わらないままでいようとする傾向があるため、図４のフリーホイール・ダイオード１６６のような何らかの他のソースから電流の不足分が供給される。アースから高側出力ＶＳＷＩＴＣＨへ電流を流すフリーホイール・ダイオードのせいで、高側出力ＶＳＷＩＴＣＨにおける電圧は、アースに対して負になる。高側ＦＥＴ２５２のソース端子とゲート端子との間の内部容量のせいで、高側ＦＥＴ２５２のゲート−ソース間電圧は、一定のままに留まろうとし、それによって、高側ＦＥＴ２５２のゲート電圧は、高側ＦＥＴ２５２のソース電圧に追随して、アースに対して負になる。高側ＦＥＴ２５２のソース電圧が急速な負の変化率になるときの高側ＦＥＴ２５２のゲート電圧のこの急速な減少は、図３の例の電圧ＶＦにほぼ対応して、高側ＦＥＴ２５２が不活性化される時点付近で発生する。
高側ＦＥＴ２５２のソース電圧がアースに対して負になる時点での高側ＦＥＴ２５２のゲート電圧の急速な減少は、シャット・オフ・トランジスタＮ８のゲート電圧に対しても大きな低下（トランジスタＮ７を通して）を引き起こす。こうして、トランジスタＮ８が不活性化され、高側ＦＥＴ２５２のゲート端子からアースへの急速な電流の流れをシャット・オフする。しかし、定電圧源２７４から供給される最小電流が、尚もトランジスタＮ６を通って高側ＦＥＴ２５２のゲート端子から高側出力ＶＳＷＩＴＣＨへ流れる。従って、発明の１つの態様に従って、負の傾斜制御回路２７２は、高側ＦＥＴ２５２のゲート電圧の減少率を下げることによって、高側ＦＥＴ２５２を通って流れる電流の急速な減少によって生じるＥＭＩ放射を低減する。図６の例で、トランジスタＮ６およびＮ７が本質的に同時に活性化することを理解されよう。しかし、高側ＦＥＴ２５２のゲート端子からアースへ流れる電流のほうがかなり大きいので、高側ＦＥＴ２５２のゲート端子からトランジスタＮ７を通ってアースへ流れる電流と定電流源２７４からの電流との差は、十分大きい。負の傾斜制御回路２７２の動作についての上の説明は、単に高側ＦＥＴ２５２のゲート電圧の２つの減少率を実証するものであるが、発明の１つの態様に従えば、与えられた応用の根拠として付加的な減少率を追加するために付加的な回路を含めることができることを理解されよう。更に、負の傾斜制御回路２７２は、図６のみに示したが、図５に示された外部監視傾斜制御回路と一緒に使用することもできるし、あるいは、正の傾斜制御回路を全く必要とせずに、それ単独で使用することもできる。
上で述べた構造的および機能的特徴に照らせば、特定の方法は、図７を参照することでより良く理解されよう。他の実施の形態では、提示されたアクションを異なる順序でおよび／又は他のアクションと同時に実行できることを理解および評価されるべきである。更に、１つの方法を実施するときに、提示されたすべての特徴が必要となるわけではない。
図７は、発明の１つの態様に従って電力用ＦＥＴを活性化する方法３００を示す。３０２において、矩形波又は論理信号でよい制御信号がアサート（すなわち、論理１）される。この制御信号は、制御信号を電力用ＦＥＴ出力に対して調整するためのレベル・シフタ回路および／又はドライバ回路を通って送られる。３０４において、電力用ＦＥＴのゲート電圧が増加する。ゲート電圧のこの増加は、非常に高速、あるいは、時間に対するゲート電圧の高い傾斜を持って発生するため、電力用ＦＥＴの出力ノードに電流を供給するフリーホイール・ダイオードで発生する電力損失を低減する。このことは、電力用ＦＥＴのゲートをスイッチを介して本質的に高い電圧源に接続することによって得られる。
３０６において、方法は、ゲート電圧をモニタして、ゲート電圧が電力用ＦＥＴの閾値電圧ＶＴに達する時点を判定する。このことは、電力用ＦＥＴと整合した付加的内部ＦＥＴの構成を通して、あるいは、傾斜制御回路の外部に構成された感知抵抗を通って流れる電流を感知する電流感知比較器を通して、傾斜制御回路中で行われる。３０８において、電力用ＦＥＴのゲート電圧が閾値電圧ＶＴに本質的に等しいと方法が感知すると、方法は、ゲート電圧の増加率を下げる。方法は、電力用ＦＥＴのゲートから本質的に高い電圧源への回路を開放して、またカレント・ミラーなどから電力用ＦＥＴのゲートへ最小電流を供給することによってこの増加率低下を行うことができる。このことは、スイッチング・レギュレータへの応用のために、ＥＭＩ放射を許容できるレベルにまで低減できる。
３１０において、方法は、ゲート電圧をモニタして、ゲート電圧が電力用ＦＥＴの完全活性化電圧ＶＦに達する時点を判定する。このことは、比較器を用いて、電力用ＦＥＴのゲート電圧が閾値電圧ＶＴの約２倍に達する時点、あるいは、電力用ＦＥＴの出力における電圧がほぼゼロに達する時点を測定することによって傾斜制御回路中で行われる。３１２において、電力用ＦＥＴが完全活性化電圧ＶＦに達すると、方法は、電力用ＦＥＴのゲート電圧の傾斜を増加させて、電力用ＦＥＴをスイッチングすることによって生じる抵抗値ＲＤＳｏｎで発生する電力損失を減らすようにする。時間に対するゲート電圧の傾斜のこの増加は、電力用ＦＥＴのゲートを本質的に高い電圧源に短絡させることによって得られる。
発明が関係する分野の当業者は、特許請求された発明の範囲から外れることなく、説明した実施の形態例に対して各種の追加、削除、置換およびその他の改良を行うことができることを理解されよう。
電力用電界効果トランジスタ（ＦＥＴ）に関するゲート電圧の時間変化を示すグラフである。 本発明の１つの態様に従う、高側ＦＥＴを駆動するための傾斜制御回路を採用したシステムのブロック図である。 発明の１つの態様に従う、ゲート電圧の時間変化を示す別のグラフである。 発明の１つの態様に従う、高側スイッチおよび低側スイッチを駆動するための傾斜制御回路を採用した同期式スイッチング・レギュレータを示す図。 発明の１つの態様に従う、外部監視傾斜制御回路を含む高側ＦＥＴを駆動するためのシステムを示す図。 発明の１つの態様に従う、内部監視の正の傾斜制御回路および負の傾斜制御回路を含む高側ＦＥＴを駆動するためのシステムを示す図。 発明の１つの態様に従う、電力用ＦＥＴを駆動するための方法を示す図。

Claims (12)

  1. 電力用電界効果トランジスタ（ＦＥＴ）を駆動するためのシステムであって、
    電力用ＦＥＴのゲート電圧を供給するための制御信号を生成する制御回路と、
    制御回路と電力用ＦＥＴとの間に接続されて、電力用ＦＥＴのゲート電圧の変化率を動的に制御して、電力用ＦＥＴをスイッチングすることから生じる電力損失および電磁妨害（ＥＭＩ）放射を低減するように動作する傾斜制御回路と、
    を含むシステム。
  2. 請求項１記載のシステムであって、前記傾斜制御回路は、前記ゲート電圧が前記電力用ＦＥＴの閾値電圧に達したときに、前記ゲート電圧の増加率を下げるように動作する正の傾斜制御回路であり、前記傾斜制御回路は、また電力用ＦＥＴが本質的に活性化されたときに、電力用ＦＥＴのゲート電圧の増加率を上げるように動作する前記システム。
  3. 請求項１記載のシステムであって、前記傾斜制御回路は、電力用ＦＥＴが不活性化され始めたことを感知したときに、前記ゲート電圧の減少率を下げるように動作する負の傾斜制御回路であり、前記電力用ＦＥＴは、ソース電圧が急速な負の変化率になったときに、不活性化され始める前記システム。
  4. 請求項１記載のシステムであって、前記傾斜制御回路は、前記電力用ＦＥＴのゲート端子とカレント・ミラーとを接続するスイッチを含み、前記カレント・ミラーは、前記スイッチが閉じられたときに、前記電力用ＦＥＴのゲート電圧の変化率を下げるために最小の定電流を供給し、ここで、最小の定電流は、前記電力用ＦＥＴのトランスコンダクタンス値に逆比例する大きさを有しており、その結果、前記電力用ＦＥＴのドレイン−ソース間の電流の変化率がプロセスおよび温度変化に依存しないものとなる前記システム。
  5. 請求項１記載のシステムであって、前記傾斜制御回路は、前記電力用ＦＥＴを通って流れる電流を感知して前記電力用ＦＥＴが活性化されたことを判定するように動作する感知回路を含み、前記感知回路は、電流感知抵抗および比較器を含み、前記比較器は、前記電流感知抵抗の第２の端子に対する前記電流感知抵抗の第１の端子の電圧差を感知することによって前記電力用ＦＥＴを通って流れる電流を感知するように動作する前記システム。
  6. 請求項５記載のシステムであって、前記外部感知回路は、前記電力用ＦＥＴが本質的に活性化されたときに前記電力用ＦＥＴのゲート電圧の増加率を上げるためのスイッチを活性化するように動作するアース交差比較器を含み、前記電力用ＦＥＴは、ソース電圧が負の電源電圧に対して正になったときに本質的に活性化される前記システム。
  7. 請求項１記載のシステムであって、前記傾斜制御回路は、前記電力用ＦＥＴのゲート端子と負の電源電圧との間に接続された複数のシャット・オフ・トランジスタを含み、前記シャット・オフ・トランジスタは、前記電力用ＦＥＴのゲート電圧の減少率を上げるように動作する前記システム。
  8. 電力用電界効果トランジスタ（ＦＥＴ）を駆動するための方法であって、
    第１の増加率の電力用ＦＥＴのゲート電圧をアサートする工程と、
    前記電力用ＦＥＴのゲート電圧をモニタする工程と、
    ゲート電圧が前記電力用ＦＥＴの閾値電圧に達したときに、前記電力用ＦＥＴのゲート電圧の第１の増加率を第２の増加率に下げる工程と、
    前記電力用ＦＥＴが本質的に完全に活性化されたときに、前記電力用ＦＥＴのゲート電圧の第２の増加率を第３の増加率に上げる工程と、
    を含む方法。
  9. 請求項８記載の方法であって、前記ゲート電圧をモニタする工程は、前記電力用ＦＥＴを通って流れる電流を感知して前記電力用ＦＥＴが活性化された時点を判定する工程を含み、電流の感知は、感知抵抗の第２の端子に対する感知抵抗の第１の端子の電圧差を感知するように動作する電流感知比較器を用いて、前記感知抵抗を通って流れる電流を感知する工程を含む前記方法。
  10. 請求項８記載の方法であって、前記ゲート電圧の第２の増加率を上げる工程は、前記電力用ＦＥＴが本質的に活性化されたことをアース交差比較器が感知したときにスイッチを活性化する工程を含み、前記電力用ＦＥＴは、ソース電圧が負の電源電圧に対して正になったときに本質的に活性化される前記方法。
  11. 請求項８記載の方法であって、前記ゲート電圧をモニタする工程は、複数の整合したＦＥＴを配置して前記電力用ＦＥＴの閾値電圧の約２倍の電圧である基準電圧を供給する工程を含み、前記複数の整合したＦＥＴは、電力用ＦＥＴと本質的に同一の電気的特性を有する前記方法。
  12. 電力用電界効果トランジスタ（ＦＥＴ）を駆動するための方法であって、
    第１の減少率の電力用ＦＥＴのゲート電圧をアサート停止する工程と、
    前記電力用ＦＥＴのソース電圧をモニタする工程と、
    前記電力用ＦＥＴが不活性化され始めたときに、前記電力用ＦＥＴのゲート電圧の第１の減少率を第２の減少率に下げる工程と、
    を含む方法。
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