JP6707477B2

JP6707477B2 - コンパレータ

Info

Publication number: JP6707477B2
Application number: JP2017020663A
Authority: JP
Inventors: 誠一呉屋; 内田　英明; 英明内田; 昇広植田
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Filing date: 2017-02-07
Publication date: 2020-06-10
Anticipated expiration: 2037-02-07
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Description

本発明の実施形態は、コンパレータに関する。

従来より、アナログ半導体集積回路の入力回路として、差動対回路の入力電圧レベルを電源電圧からグラウンドレベルまでの広い範囲にするレール・トゥ・レール型の入力回路がある。ＮＭＯＳトランジスタからなる差動対回路とＰＭＯＳトランジスタからなる差動対回路を組み合せ、入力電圧レベルが電源電圧付近のときはＮＭＯＳ差動対回路の出力を利用し、入力電圧レベルがグラウンド付近のときはＰＭＯＳ差動対回路の出力を利用するようにして、入力回路の広い入力電圧レンジが確保される。

このようなレール・トゥ・レール型の入力回路をコンパレータの入力回路として利用する場合、２つの入力信号の一方が直流バイアス信号のリファレンス信号で、他方が監視対象信号となる場合がある。コンパレータは、監視対象信号がリファレンス信号以上になる、あるいは以下になると、出力信号が反転するように動作する。

ところで、低電圧レベルの直流のリファレンス信号を受けるＰＭＯＳトランジスタは、負バイアス温度不安定性（ＮＢＴＩ：ＮｅｇａｔｉｖｅＢｉａｓＴｅｍｐｅｒａｔｕｒｅＩｎｓｔａｂｉｌｉｔｙ。以下、ＮＢＴＩと略す）劣化の影響を受け易いという問題がある。
コンパレータのＰＭＯＳ差動対回路のうち、直流のリファレンス信号を受ける側のＰＭＯＳトランジスタは、監視対象信号を受ける側のＰＭＯＳトランジスタに比べて、ＮＢＴＩ劣化が大きくなる。そのため、ＰＭＯＳ差動対回路の２つの入力におけるＮＢＴＩ劣化の度合いの差は、差動対のバランスを崩し、コンパレータの検出精度の低下に繋がる。

そこで、ＮＢＴＩ劣化を避けるために、ＰＭＯＳ差動対回路をＮＭＯＳ差動対回路に置き換える回路が考えられる。この場合、ＰＭＯＳ差動対回路をＮＭＯＳ差動対回路に置き換えただけでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの入力レンジの違いにより、ＮＭＯＳ差動対回路は、グラウンドに近い低電圧帯の信号を受けられない。そのため、２つのＮＭＯＳトランジスタの各ゲートに、レベルシフト回路を挿入して、入力信号の電圧レベルをシフトアップして、ＮＭＯＳ差動対回路の入力レンジに合わせる回路構成が取られる。

しかし、そのような構成の回路の場合、電源電圧付近の高い入力電圧を受けるための、ＮＭＯＳ差動対回路がさらに必要となり、結果としてコンパレータの回路規模が大きくなるという問題がある。

特開２０１３−９０１３６号公報特開２００８−２１９６５５号公報特開２０１２−１９９６６４号公報

そこで、実施形態は、広い入力電圧レンジの入力信号に対応可能で、ＮＢＴＩ劣化の影響を受けにくく、かつ回路規模を小さくすることができるコンパレータを提供することを目的とする。

実施形態のコンパレータは、デジタル信号をアナログ信号に変換して第１の入力信号を生成するデジタルアナログ変換器と、前記デジタル信号の値が所定の値以上であるか否かに応じた選択信号を出力する選択信号出力回路と、第１及び第２のＮＭＯＳトランジスタにより構成され、前記第１の入力信号と第２の入力信号との差に応じた信号を出力する差動対回路と、前記第１の入力信号が入力され、前記第１の入力信号の電圧レベルを上げるようにシフトアップする第１のレベルシフト回路を有し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低いときには、前記第１の入力信号の電圧レベルを上げるために前記第１のレベルシフト回路によりシフトアップされた前記第１の入力信号を前記第１のＮＭＯＳトランジスタのゲートへ供給し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低くないときには、前記第１の入力信号をそのまま前記第１のＮＭＯＳトランジスタのゲートへ供給する第１の入力回路と、前記第２の入力信号が入力され、前記第２の入力信号の電圧レベルを上げるようにシフトアップする第２のレベルシフト回路を有し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低いときには、前記第２のレベルシフト回路によりシフトアップされた前記第２の入力信号を前記第２のＮＭＯＳトランジスタのゲートへ供給し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低くないときには、前記第２の入力信号をそのまま前記第２のＮＭＯＳトランジスタのゲートへ供給する第２の入力回路と、を有する。

実施形態に係わる電圧監視装置のブロック図である。実施形態に係わるＤＡＣ部とコンパレータの回路図である。実施形態に係わる、リファレンス信号Ｖｒｅｆと閾値電圧ＶＴＨの関係を示す図である。実施形態に係わる電圧監視回路の作用を説明するための２つの入力信号の波形図である。

以下、図面を参照して実施形態を説明する。
（構成）
図１は、本実施形態に係わる電圧監視装置のブロック図である。

電圧監視装置１は、デジタルアナログ変換部（以下、ＤＡＣ部という）２と、コンパレータ３と、制御回路４とを含む。電圧監視装置１には、２つの入力信号が入力される。２つの入力信号の一方は、デジタル信号のリファレンスコード信号ＲＣであり、他方は、監視対象である入力信号Ｖｍｏｎである。リファレンスコード信号ＲＣは、閾値としてのリファレンス信号Ｖｒｅｆの電圧レベルを示すデジタル信号であり、例えばレベル設定コードＣＯＤＥにより設定される。

電圧監視装置１は、コンパレータ３を利用して入力信号Ｖｍｏｎを監視し、例えば、入力信号Ｖｍｏｎがリファレンス信号Ｖｒｅｆの電圧レベル以下になると、所定の検出信号ＡＳを制御回路４へ出力する。例えば、電圧監視装置１は、入力信号Ｖｍｏｎがリファレンス信号Ｖｒｅｆの電圧レベル以下になると、所定の検出信号ＡＳを異常検出信号として制御回路４へ出力する電圧異常検出装置として用いることができる。コンパレータ３は、差動対回路を有するアナログ半導体集積回路である。制御回路４は、検出信号ＡＳに基づいて、図示しない他の装置への制御信号を出力する。

図２も加えて、電圧監視装置１の具体的な回路構成につき詳述する。図２は、ＤＡＣ部２とコンパレータ３の回路図である。
ＤＡＣ部２は、デコーダ１１と、デジタルアナログ変換器（以下、ＤＡＣと略す）１２とを有する。ＤＡＣ部２には、リファレンスコード信号ＲＣが入力される。

デコーダ１１は、入力されたリファレンスコード信号ＲＣの値に応じて所定の選択信号ＳＳを生成して、コンパレータ３へ出力する。ここでは、リファレンスコード信号ＲＣの値が、所定の値ＴＨ以上であるか否かに応じた選択信号ＳＳが出力される。

ＤＡＣ１２は、デジタル信号のリファレンスコード信号ＲＣを入力し、アナログ信号のリファレンス信号Ｖｒｅｆに変換してコンパレータ３へ出力する。
ＤＡＣ部２は、デジタル信号であるリファレンスコード信号ＲＣを受信して、選択信号ＳＳを生成してコンパレータ３へ出力すると共に、リファレンスコード信号ＲＣに応じたリファレンス信号Ｖｒｅｆを生成してコンパレータ３へ出力する。ＤＡＣ１２は、デジタル信号のリファレンスコード信号ＲＣをアナログ信号に変換してリファレンス信号Ｖｒｅｆを生成する。よって、リファレンス信号Ｖｒｅｆの電圧は、レベル設定コードＣＯＤＥにより設定変更可能である。

図１に示すように、コンパレータ３は、入力回路１３Ａ，１３Ｂと、差動増幅器１４を含む。ＤＡＣ１２の出力が、リファレンス信号Ｖｒｅｆとして、入力回路１３Ａを介して差動増幅器１４へ入力される。
リファレンス信号Ｖｒｅｆが入力される入力回路１３Ａは、バッファ回路１５Ａと、マルチプレクサ１６Ａを有する。入力信号Ｖｍｏｎが入力される入力回路１３Ｂは、バッファ回路１５Ｂと、マルチプレクサ１６Ｂを有する。選択信号ＳＳは、マルチプレクサ１６Ａ及び１６Ｂに入力される。

リファレンス信号Ｖｒｅｆは、バッファ回路１５Ａに入力される。図２に示すように、バッファ回路１５Ａは、電源電圧（ＶＤＤ）とグラウンド（ＧＮＤ）の間に設けられた電流源１７Ａ及びＰＭＯＳトランジスタ１８Ａを有する。ＰＭＯＳトランジスタ１８Ａは、ドレイン接地され、電流源１７Ａがソースに接続されている。リファレンス信号Ｖｒｅｆは、ＰＭＯＳトランジスタ１８Ａのゲートに供給される。電流源１７Ａは、ＰＭＯＳトランジスタ１８Ａを飽和させる定電流を供給する。

バッファ回路１５Ａは、リファレンス信号Ｖｒｅｆの電圧レベルを上げるようにシフトアップするレベルシフト回路を構成する。バッファ回路１５Ａは、ＰＭＯＳトランジスタ１８Ａにより構成される。

マルチプレクサ１６Ａは、２つのスイッチ１９Ａ、２０Ａを有する。２つのスイッチ１９Ａ、２０Ａは、アナログスイッチである。スイッチ１９Ａの一端は、リファレンス電圧信号（以下、リファレンス信号という）Ｖｒｅｆが供給されるように、ＰＭＯＳトランジスタ１８Ａのゲートと接続されている。スイッチ１９Ａの他端は、スイッチ１９Ａと２０Ａの接続点ＣＡに接続されている。

スイッチ２０Ａの一端は、バッファ回路１５Ａの出力であるＰＭＯＳトランジスタ１８Ａのソースと接続されている。スイッチ２０Ａの他端は、スイッチ１９Ａと２０Ａの接続点ＣＡに接続されている。

マルチプレクサ１６Ａは、選択信号ＳＳに応じて、スイッチ１９Ａと２０Ａを切り替えて、バッファ回路１５Ａの出力あるいはリファレンス信号Ｖｒｅｆのいずれか一方を接続点ＣＡに与えるように動作する。図２に示すように、マルチプレクサ１６Ａの出力となる接続点ＣＡが、ＰＭＯＳトランジスタ１８Ａのゲートと接続されるか、ＰＭＯＳトランジスタ１８Ａのソースと接続されるかが、選択信号ＳＳに応じて切り替えられる。

具体的には、選択信号ＳＳに応じて、マルチプレクサ１６Ａは、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低いときには、バッファ回路１５Ａによりシフトアップされたリファレンス信号Ｖｒｅｆを選択し、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低くないときには、リファレンス信号Ｖｒｅｆを選択して、ＮＭＯＳ差動対回路２１へ供給する選択回路を構成する。
監視対象である入力信号Ｖｍｏｎの入力経路も、リファレンス信号Ｖｒｅｆの入力経路との対称性を持たせるため、バッファ回路１５Ｂとマルチプレクサ１６Ｂを有している。

入力信号Ｖｍｏｎは、バッファ回路１５Ｂに入力される。監視対象である入力信号Ｖｍｏｎが入力されるバッファ回路１５Ｂは、電源電圧（ＶＤＤ）とグラウンド（ＧＮＤ）の間に設けられた電流源１７Ｂ及びＰＭＯＳトランジスタ１８Ｂを有する。ＰＭＯＳトランジスタ１８Ｂは、ドレイン接地され、電流源１７Ｂがソースに接続されている。入力信号Ｖｍｏｎは、ＰＭＯＳトランジスタ１８Ｂのゲートに供給される。
ＰＭＯＳトランジスタ１８Ａと１８Ｂは、ペアを成し、トランジスタのサイズ及び閾値電圧Ｖｔｈなどの物理パラメータが完全に一致している。
電流源１７Ｂは、ＰＭＯＳトランジスタ１８Ｂを飽和させる定電流を供給する。電流源１７Ａと１７Ｂの定電流Ｉｄの電流値は等しく設定される。

バッファ回路１５Ｂは、入力信号Ｖｍｏｎの電圧レベルを上げるようにシフトアップするレベルシフト回路を構成する。バッファ回路１５Ｂは、ＰＭＯＳトランジスタ１８Ｂにより構成される。

マルチプレクサ１６Ｂは、２つのスイッチ１９Ｂ、２０Ｂを有する。スイッチ１９Ｂの一端は、監視対象である入力信号Ｖｍｏｎが供給されるように、ＰＭＯＳトランジスタ１８Ｂのゲートと接続されている。スイッチ１９Ｂの他端は、スイッチ１９Ｂと２０Ｂの接続点ＣＢに接続されている。

スイッチ２０Ｂの一端は、バッファ回路１５Ｂの出力であるＰＭＯＳトランジスタ１８Ｂのソースと接続されている。スイッチ２０Ｂの他端は、スイッチ１９Ｂと２０Ｂの接続点ＣＢに接続されている。

マルチプレクサ１６Ｂは、選択信号ＳＳに応じて、スイッチ１９Ｂと２０Ｂを切り替えて、バッファ回路１５Ｂの出力あるいは入力信号Ｖｍｏｎのいずれか一方を接続点ＣＢに与えるように動作する。図２に示すように、マルチプレクサ１６Ｂの出力となる接続点ＣＢが、ＰＭＯＳトランジスタ１８Ｂのゲートと接続されるか、ＰＭＯＳトランジスタ１８Ｂのソースと接続されるかが、選択信号ＳＳに応じて切り替えられる。

具体的には、マルチプレクサ１６Ｂは、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低いときには、バッファ回路１５Ｂによりシフトアップされた入力信号Ｖｍｏｎを選択し、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低くないときには、入力信号Ｖｍｏｎを選択して、ＮＭＯＳ差動対回路２１へ供給する第２の選択回路を構成する。

このとき、選択回路である各マルチプレクサ１６Ａ、１６Ｂは、選択信号ＳＳに基づいて、レベルシフト回路によりシフトアップされた入力信号あるいはそのままの入力信号を選択して、ＮＭＯＳ差動対回路２１へ供給する。よって、デコーダ１１は、リファレンス信号Ｖｒｅｆのデジタル信号に基づいて、選択信号ＳＳをマルチプレクサ１６Ａ、１６Ｂに出力する選択指示回路を構成する。
なお、バッファ回路１５Ａ及び１５Ｂは、ソースフォロワであるが、ボルテージフォロワ回路でもよい。

図２に示すように、コンパレータ３の差動増幅器１４は、ＮＭＯＳトランジスタ２１Ａと２１ＢからなるＮＭＯＳ差動対回路２１と、電流源２２と、電流電圧変換回路２３を含む。

ＮＭＯＳトランジスタ２１Ａのゲートは、接続点ＣＡと接続されている。ＮＭＯＳトランジスタ２１Ｂのゲートは、接続点ＣＢと接続されている。
２つのＮＭＯＳトランジスタ２１Ａ及び２１Ｂのソースは、電流源２２に接続されている。２つのＮＭＯＳトランジスタ２１Ａ及び２１Ｂのドレインは、電流電圧変換回路２３に接続されている。

差動増幅器１４は、ＮＭＯＳトランジスタにより構成されるＮＭＯＳ差動対回路２１を有し、ＮＭＯＳ差動対回路２１は、第１の入力信号であるリファレンス信号Ｖｒｅｆと第２の入力信号である入力信号Ｖｍｏｎが入力され、リファレンス信号Ｖｒｅｆと入力信号Ｖｍｏｎとの差に応じた信号を出力する。

電流電圧変換回路２３は、アンプなどを含み、２つのＮＭＯＳトランジスタ２１Ａ及び２１Ｂに流れる電流に基づいて、入力信号Ｖｍｏｎが、リファレンスコード信号ＲＣに対応するリファレンス信号Ｖｒｅｆ以上になると、あるいはリファレンス信号Ｖｒｅｆ以下になると、検出信号ＡＳを生成して制御回路４へ出力する。
（作用）
次に、上述した電圧監視装置１の動作について説明する。

コンパレータの閾値を示すリファレンスコード信号ＲＣがＤＡＣ部２に入力されると、デコーダ１１は、リファレンスコード信号ＲＣが所定の値ＴＨ以上であるか否かに応じた選択信号ＳＳを出力する。

ここでは、所定の値ＴＨに対応する閾値電圧ＶＴＨが、例えば、電源電圧ＶＤＤの半分、すなわちＶＤＤ／２に応じた値であるとする。リファレンスコード信号ＲＣが所定の値ＴＨ以上であると、デコーダ１１は、スイッチ１９Ａ及び１９Ｂをオンし、スイッチ２０Ａ及び２０Ｂをオフする選択信号ＳＳを、マルチプレクサ１６Ａ及び１６Ｂに供給する。リファレンスコード信号ＲＣが所定の値ＴＨ未満であると、デコーダ１１は、スイッチ１９Ａ及び１９Ｂをオフし、スイッチ２０Ａ及び２０Ｂをオンする選択信号ＳＳを、マルチプレクサ１６Ａ及び１６Ｂに供給する。

すなわち、デコーダ１１は、リファレンスコード信号ＲＣに応じた選択信号ＳＳを生成してマルチプレクサ１６Ａ，１６Ｂに出力し、リファレンス信号Ｖｒｅｆ及び入力信号ＶｍｏｎをそのままＮＭＯＳ差動対回路２１に供給するか、あるいはリファレンス信号Ｖｒｅｆ及び入力信号Ｖｍｏｎをそれぞれレベルシフトして供給するかの切り替えが行われる。

よって、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低いときには、入力回路１３Ａは、リファレンス信号Ｖｒｅｆの電圧レベルを上げてＮＭＯＳ差動対回路２１へ入力し、入力回路１３Ｂは、入力信号Ｖｍｏｎの電圧レベルを上げてＮＭＯＳ差動対回路２１へ入力する。

具体的には、入力回路１３Ａは、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低いときには、リファレンス信号Ｖｒｅｆの電圧レベルを上げるためにバッファ回路１５Ａによりシフトアップされたリファレンス信号ＶｒｅｆをＮＭＯＳ差動対回路２１へ供給し、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低くないときには、リファレンス信号ＶｒｅｆをそのままＮＭＯＳ差動対回路２１へ供給する。

入力回路１３Ｂは、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低いときには、入力信号Ｖｍｏｎの電圧レベルを上げるためにバッファ回路１５Ｂによりシフトアップされた入力信号ＶｍｏｎをＮＭＯＳ差動対回路２１へ供給し、リファレンス信号Ｖｒｅｆの電圧レベルが所定の閾値である電圧ＶＴＨよりも低くないときには、入力信号ＶｍｏｎをそのままＮＭＯＳ差動対回路２１へ供給する。

図３は、リファレンス信号Ｖｒｅｆと閾値電圧ＶＴＨの関係を示す図である。図３において、リファレンス信号Ｖｒｅｆは、電源電圧（ＶＤＤ）とグラウンド（ＧＮＤ）の間の所定の範囲Ｒｖ内の任意の電圧レベルを取り得る。上述したように、閾値電圧ＶＴＨは、リファレンスコード信号ＲＣの所定の値ＴＨに対応する電圧レベルである。

リファレンス信号Ｖｒｅｆが閾値電圧ＶＴＨ以上であると、デコーダ１１は、スイッチ１９Ａ及び１９Ｂをオンしてスイッチ２０Ａ及び２０Ｂをオフする選択信号ＳＳを、マルチプレクサ１６Ａ及び１６Ｂに供給する。その結果、ＮＭＯＳトランジスタ２１Ａのゲートには、リファレンス信号Ｖｒｅｆがそのまま与えられ、ＮＭＯＳトランジスタ２１Ｂのゲートには、入力信号Ｖｍｏｎがそのまま与えられる。

図３に示すように、リファレンス信号ＶｒｅｆがＶＤＤ／２から電源電圧ＶＤＤまでの範囲Ｒｎにあるときは、リファレンス信号Ｖｒｅｆ及び入力信号ＶｍｏｎがそのままＮＭＯＳ差動対回路２１へ入力され、入力信号Ｖｍｏｎがリファレンス信号Ｖｒｅｆの電圧レベルと交差すると検出信号ＡＳを出力する。

リファレンス信号Ｖｒｅｆが閾値電圧ＶＴＨ未満であると、デコーダ１１は、スイッチ１９Ａ及び１９Ｂをオフしてスイッチ２０Ａ及び２０Ｂをオンする選択信号ＳＳを、マルチプレクサ１６Ａ及び１６Ｂに供給する。その結果、ＮＭＯＳトランジスタ２１Ａのゲートには、バッファ回路１５Ａの出力が与えられ、ＮＭＯＳトランジスタ２１Ｂのゲートには、バッファ回路１５Ｂの出力が与えられる。

よって、リファレンス信号Ｖｒｅｆ及び入力信号Ｖｍｏｎの各電圧レベルが、ＶＤＤ／２からグラウンド（ＧＮＤ）までの範囲Ｒｐにあるときは、各々がレベルシフトされた入力信号Ｖｍｏｎ及びリファレンス信号ＶｒｅｆがＮＭＯＳ差動対回路２１へ入力され、入力信号Ｖｍｏｎがリファレンス信号Ｖｒｅｆの電圧レベルと交差すると検出信号ＡＳを出力する。

ここで、リファレンス信号Ｖｒｅｆが与えられるＰＭＯＳトランジスタ１８Ａに着目すると、ＰＭＯＳトランジスタ１８Ａに流れる電流Ｉｄは、次の式（１）で表される。

ここで、βは、次の式（２）で表される。

Ｖｇｓは、ＰＭＯＳトランジスタ１８Ａのゲート・ソース間電圧であり、Ｖｔｈは、ＰＭＯＳトランジスタ１８Ａのスレッショルド電圧であり、μは、正孔の移動度であり、Ｃｏｘは、酸化膜の静電容量であり、Ｗは、ゲート幅であり、Ｌは、ゲート長である。

また、ＰＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓは、次の式（３）で表される。

Ｖｉｎは、ＰＭＯＳトランジスタ１８Ａのゲートに与えられる電圧であり、Ｖｏｕｔは、ＰＭＯＳトランジスタ１８Ａの出力電圧すなわちソース電圧である。

式（１）と式（３）から、ＰＭＯＳトランジスタ１８Ａのソース電圧は、次の式（４）で表される電圧となる。

すなわち、ＰＭＯＳトランジスタ１８Ａのソース電圧は、ゲート電圧であるリファレンス信号Ｖｒｅｆを、ＰＭＯＳトランジスタ１８Ａのゲート・ソース間電圧Ｖｇｓ分だけレベルシフトして電圧レベルを上げる。よって、ＮＭＯＳ差動対回路２１の入力レンジは、ＰＭＯＳソースフォロワによるゲート・ソース間電圧Ｖｇｓ分のレベルシフトより、グラウンド（ＧＮＤ）側に低下し、結果として、ＰＭＯＳ差動対回路と同等の入力レンジを有する。
式（４）から次のことが分かる。電流Ｉｄは、電流源１７Ａ（１７Ｂ）により、定量として与えられる。Ｖｔｈ及びβは、ＰＭＯＳトランジスタ１８Ａ（１８Ｂ）の物理パラメータにより決まる定数であるため、式（４）の右辺の第２及び第３項は、定数となる。これは、ＶｏｕｔとＶｉｎとの差が常に一定値となることを意味する。
電流源１７Ａと１８Ａ並びにＰＭＯＳトランジスタ１８Ａと１８Ｂは、それぞれ合同となるように設計されるため、双方の式（４）の定数値は一致する。ＰＭＯＳトランジスタ１８Ａ及び１８Ｂのゲート入力の直・交流性や電圧絶対値の違いは、Ｖｇｓでは、打ち消される。ＰＭＯＳトランジスタ１８Ａ及び１８Ｂでは、ＮＢＴＩ劣化が生じるが、Ｖｇｓが同一値ならばＮＢＴＩ劣化の差は付きづらい。同等に劣化することにより、コンパレータの精度が大きく損なわれることはない。

すなわち、リファレンス信号Ｖｒｅｆは、その信号レベルに応じて、ＮＭＯＳ差動対回路の一方のＮＭＯＳトランジスタのゲートに供給するときに、そのまま供給されるか、あるいはレベルシフトして供給される。特に、リファレンス信号Ｖｒｅｆが低い値であるとき、ドレイン接地されたＰＭＯＳトランジスタによりリファレンス信号Ｖｒｅｆをレベルシフトして、リファレンス信号ＶｒｅｆをＮＭＯＳトランジスタのゲートに供給する。

図４は、電圧監視装置１の作用を説明するための２つの入力信号の波形図である。
低電圧レベルの直流のリファレンス信号Ｖｒｅｆに対して、入力信号Ｖｍｏｎの電圧レベルが高く、入力信号Ｖｍｏｎが一定周期で所定の変化をするときに、入力信号Ｖｍｏｎがリファレンス信号Ｖｒｅｆを超えるかが監視される。入力信号Ｖｍｏｎは、例えば、モータに設けられたセンサの正弦波の出力信号である。

すなわち、電圧監視装置１は、異常電圧検出のために利用されるときに、時間ｔの経過と共に、周期的に変化する入力信号Ｖｍｏｎに対して、リファレンス信号Ｖｒｅｆは、一定電圧である。

入力信号Ｖｍｏｎの電圧値が、リファレンス信号Ｖｒｅｆと一致したときに、異常発生として、異常検出信号としての検出信号ＡＳが制御回路４へ出力される。図４では、点ＡＰにおいて異常検出信号が出力されて、電圧異常が検出される。

以上のように、上述した実施形態によれば、広い入力電圧レンジの入力信号に対応可能で、ＮＢＴＩ劣化の影響を受けにくく、かつ回路規模を小さくすることができるコンパレータを実現することができる。

特に、ＮＭＯＳ差動対回路を使用していながら従来のレール・トゥ・レール並みの入力電圧レンジを実現可能であり、結果として回路規模も大きくならない。
そして、リファレンス信号Ｖｒｅｆは、デジタル信号のリファレンスコード信号ＲＣによって設定され、そのリファレンス信号Ｖｒｅｆの設定と、各マルチプレクサ１６Ａ，１６Ｂにおける入力の切り替えとが連動して、リファレンス信号Ｖｒｅｆの電圧レベルに応じた入力回路の経路が選択される。

なお、上述した実施形態では、選択信号ＳＳは、ＤＡＣ部２のデコーダ１１の出力信号から生成しているが、選択信号ＳＳは、電圧監視装置１の外部から得るようにしてもよい。

さらになお、上述した実施形態では、２つの入力回路１３Ａ，１３Ｂが設けられているが、入力回路１３Ｂはなくてもよい。例えば、監視対象である入力信号Ｖｍｏｎの電圧が、電源電圧に近い、中電圧帯から高電圧帯に限定できる場合などは、あえて入力信号Ｖｍｏｎをシフトアップする必要はなく、そのような場合は、入力回路１３Ｂは省略してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１電圧監視装置、２デジタルアナログ変換部、３コンパレータ、４制御回路、１１デコーダ、１２デジタルアナログ変換器、１３Ａ，１３Ｂ入力回路、１４差動増幅器、１５Ａ、１５Ｂバッファ回路、１６Ａ，１６Ｂマルチプレクサ、１７Ａ、１７Ｂ電流源、１８Ａ、１８Ｂトランジスタ、１９Ａ、１９Ｂ、２０Ａ、２０Ｂスイッチ、２１差動対回路、２１Ａ、２１Ｂトランジスタ、２２電流源、２３電流電圧変換回路。

Claims

デジタル信号をアナログ信号に変換して第１の入力信号を生成するデジタルアナログ変換器と、
前記デジタル信号の値が所定の値以上であるか否かに応じた選択信号を出力する選択信号出力回路と、
第１及び第２のＮＭＯＳトランジスタにより構成され、前記第１の入力信号と第２の入力信号との差に応じた信号を出力する差動対回路と、
前記第１の入力信号が入力され、前記第１の入力信号の電圧レベルを上げるようにシフトアップする第１のレベルシフト回路を有し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低いときには、前記第１の入力信号の電圧レベルを上げるために前記第１のレベルシフト回路によりシフトアップされた前記第１の入力信号を前記第１のＮＭＯＳトランジスタのゲートへ供給し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低くないときには、前記第１の入力信号をそのまま前記第１のＮＭＯＳトランジスタのゲートへ供給する第１の入力回路と、
前記第２の入力信号が入力され、前記第２の入力信号の電圧レベルを上げるようにシフトアップする第２のレベルシフト回路を有し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低いときには、前記第２のレベルシフト回路によりシフトアップされた前記第２の入力信号を前記第２のＮＭＯＳトランジスタのゲートへ供給し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低くないときには、前記第２の入力信号をそのまま前記第２のＮＭＯＳトランジスタのゲートへ供給する第２の入力回路と、
を有するコンパレータ。
前記第１及び前記第２のＮＭＯＳトランジスタに流れる電流に基づいて、前記第２の入力信号が前記第１の入力信号以上あるいは以下になると所定の信号を出力する電流電圧変換回路を、さらに有する、請求項１に記載のコンパレータ。
デジタル信号をアナログ信号に変換して第１の入力信号を生成するデジタルアナログ変換器と、
前記デジタル信号の値が所定の値以上であるか否かに応じた選択信号を出力する選択信号出力回路と、
ＮＭＯＳトランジスタにより構成され、前記第１の入力信号と第２の入力信号との差に応じた信号を出力する差動対回路と、
前記第１の入力信号の電圧レベルをシフトアップする第１のレベルシフト回路と、
前記第２の入力信号の電圧レベルをシフトアップする第２のレベルシフト回路と、
前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低いときには、前記第１のレベルシフト回路によりシフトアップされた前記第１の入力信号を選択し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低くないときには、前記第１の入力信号を選択して、前記差動対回路へ供給する第１の選択回路と、
前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低いときには、前記第２のレベルシフト回路によりシフトアップされた前記第２の入力信号を選択し、前記選択信号に応じて前記デジタル信号の値が前記所定の値よりも低くないときには、前記第２の入力信号を選択して、前記差動対回路へ供給する第２の選択回路と、
を有するコンパレータ。
前記差動対回路は、第１及び第２のＮＭＯＳトランジスタにより構成され、
前記第１のＮＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタに流れる電流に基づいて、前記第２の入力信号が前記第１の入力信号以上あるいは以下になると所定の信号を出力する電流電圧変換回路を、さらに有する、請求項３に記載のコンパレータ。