JP3676904B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に半導体集積回路の正又は負の高電圧を検出する高電圧検出回路に関する。
【０００２】
【従来の技術】
電源電圧が印加されていなくとも記憶データを保持できるメモリとしてフラッシュメモリがあり、フラッシュメモリにおいては、データの記憶を行うメモリセル内のフローティングゲートに電荷を保持することで不揮発性の記憶を行っている。フラッシュメモリでは、電荷を保持するフローティングゲートに電荷を注入、又はフローティングゲートから電荷を引き抜いて“１”又は“０”のデータ記憶状態を作る。このとき、ファウラーノルドハイム（Fowler-Nordheim）トンネル現象や、チャネルホットエレクトロンを利用してフローティングゲートとの間で電荷のやり取りを行う。このような状態を発生させるためには、一般的にデバイスの動作電源電圧よりも高い電圧が必要となる。
【０００３】
図８は、正の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。図８において、高電圧検出回路２００は、カレントミラー型負荷の差動増幅回路２０１と、該差動増幅回路２０１を制御するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳトランジスタと呼ぶ）２０２と、高電圧入力端子２０３から入力される正の高電圧Ｖhを分圧するための抵抗２０４及び２０５と、インバータ回路２０６とで形成されている。高電圧入力端子２０３は、抵抗２０４及び２０５を介して接地されており、差動増幅回路２０１の一方の入力端子には基準電圧発生回路２０７で生成され出力された基準電圧Ｖrefが入力され、他方の入力端子は、抵抗２０４及び２０５の接続部に接続されて高電圧入力端子２０３から入力された高電圧Ｖhを分圧した電圧Ｖdivが入力される。
【０００４】
差動増幅回路２０１の出力はインバータ回路２０６の入力に接続され、インバータ回路２０６の出力は、高電圧検出回路２００の出力をなし、チャージポンプ回路を備え正の高電圧Ｖhを出力する高電圧発生回路２０８の入力に接続されている。高電圧発生回路２０８の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子２０３に接続されている。また、ｎＭＯＳトランジスタ２０２のゲートには２値の信号が入力され、ｎＭＯＳトランジスタ２０２がオンすると差動増幅回路２０１は作動し、ｎＭＯＳトランジスタ２０２がオフすると差動増幅回路２０１は動作を停止する。
【０００５】
上記のような構成において、抵抗２０４及び抵抗２０５で分圧された分圧電圧Ｖdivは、
Ｖdiv＝Ｖh×Ｒb／(Ｒa＋Ｒb)
で表すことができる。なお、上記Ｒaは抵抗２０４の抵抗値を、Ｒbは抵抗２０５の抵抗値を示している。
【０００６】
差動増幅回路２０１は、分圧電圧Ｖdivと、基準電圧Ｖrefとの比較を行っており、Ｖdiv＜Ｖrefのとき出力が「Ｌ」レベルとなり、インバータ回路２０６の出力が「Ｈ」レベルとなって、高電圧発生回路２０８は、チャージポンプ回路を作動させて高電圧Ｖhの昇圧を行う。一方、差動増幅回路２０１は、Ｖdiv＞Ｖrefのとき出力が「Ｈ」レベルとなり、インバータ回路２０６の出力が「Ｌ」レベルとなって、高電圧発生回路２０８は、チャージポンプ回路の動作を停止させる。このように、高電圧検出回路２００は、Ｖdiv＝Ｖh×Ｒb／(Ｒa＋Ｒb)＞Ｖrefのとき、すなわち、Ｖh＞Ｖref×(Ｒa＋Ｒb)／Ｒbのとき、出力が「Ｌ」レベルとなり、高電圧ＶhがＶref×(Ｒa＋Ｒb)／Ｒb以下であるか否かを検出することができる。
【０００７】
しかし、図８で示した高電圧検出回路２００では、高電圧Ｖhを２つの抵抗２０４及び２０５で分圧するため、１つの分圧電圧Ｖdivの値しか検出することができず、種々の高電圧を検出することができなかった。そこで、図９で示すように、抵抗２０４を、ｎ（ｎは自然数）個の抵抗Ｒ1〜Ｒnを直列に接続した直列回路に置き換え、各抵抗Ｒ1〜Ｒnには、ゲートサイズが十分に小さいｎＭＯＳトランジスタＴ1〜Ｔnがそれぞれ対応して並列に接続される。
【０００８】
更に、各ｎＭＯＳトランジスタＴ1〜Ｔnのゲートは、それぞれ制御回路２１１に接続され、制御回路２１１によって各ｎＭＯＳトランジスタＴ1〜Ｔnのオンオフを制御することにより、抵抗Ｒ1〜Ｒnで形成された直列回路におけるトータルの抵抗値を変えるようにした。このようにすることにより、分圧電圧Ｖdivを制御回路２１１で制御することができ、種々の高電圧値を検出することができた。
【０００９】
次に、負の高電圧を検出する従来の回路について説明する。図１０は、負の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。図１０において、高電圧検出回路２２０は、カレントミラー型負荷の差動増幅回路２２１、該差動増幅回路２２１を制御するｎＭＯＳトランジスタ２２２及びインバータ回路２２３からなる差動センスアンプ２２４と、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタと呼ぶ）２２５及び２２６からなるレベルコンバータ２２７と、ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９とで形成されている。
【００１０】
ｐＭＯＳトランジスタ２２５，２２６及びｎＭＯＳトランジスタＭ1〜Ｍn，２２９は、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。また、ｐＭＯＳトランジスタ２２６及びｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９は、それぞれダイオード接続されている。
【００１１】
ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９を直列に接続し、該直列回路は、負の高電圧Ｖlが入力される高電圧入力端子２３０と電源電圧Ｖddが入力される電源端子２３１との間に接続されている。ｎＭＯＳトランジスタ２２８のゲートには基準電圧発生回路２３２で生成された基準電圧ＶrefAが入力され、ｎＭＯＳトランジスタ２２８と電源端子２３１との間にｎＭＯＳトランジスタ２２９が接続されている。レベルコンバータ２２７を形成するｐＭＯＳトランジスタ２２５及び２２６は直列に接続されて、電源端子２３１と接地間に接続され、電源端子２３１側に接続されたｐＭＯＳトランジスタ２２５のゲートは、ｎＭＯＳトランジスタ２２８及び２２９との接続部に接続されている。
【００１２】
レベルコンバータ２２７におけるｐＭＯＳトランジスタ２２５及び２２６の接続部は、差動センスアンプ２２４における差動増幅回路２２１の一方の入力に接続され、他方の入力には基準電圧発生回路２３２で生成された基準電圧ＶrefBが入力されている。また、差動増幅回路２２１の出力はインバータ回路２２３の入力に接続され、インバータ回路２２３の出力は、高電圧検出回路２２０の出力をなし、チャージポンプ回路を備え負の高電圧Ｖlを出力する高電圧発生回路２３３の入力に接続されている。高電圧発生回路２３３の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子２３０に接続されている。また、ｎＭＯＳトランジスタ２２２のゲートには２値の信号が入力され、ｎＭＯＳトランジスタ２２２がオンすると差動増幅回路２２１は作動し、ｎＭＯＳトランジスタ２２２がオフすると差動増幅回路２２１は動作を停止する。
【００１３】
上記のような構成において、ダイオード接続されたｎＭＯＳトランジスタＭ1〜Ｍn、及びゲートに基準電圧ＶrefAが入力されるｎＭＯＳトランジスタ２２８で形成された直列回路は、基準電圧ＶrefAと負の高電圧Ｖlとの電圧差に応じて電流が流れる。該電流は、ダイオード接続されたｎＭＯＳトランジスタ２２９から流れ、ｎＭＯＳトランジスタ２２９のソースとドレインとの間に電圧Ｖａが発生する。ここで、ｎＭＯＳトランジスタＭ1〜Ｍn、２２８及び２２９は、各ゲートサイズがすべて同一であり、すべてオンしている場合、下記（１）式が成り立つ。
(ＶrefA−Ｖl)／(ｎ＋１)＝Ｖａ ……………………（１）
【００１４】
上記レベルコンバータ２２７は、入力された電圧Ｖａを接地電位から見た電圧Ｖａに変換し、差動増幅回路２２１は、レベルコンバータ２２７で変換された電圧Ｖａと、基準電圧ＶrefBとの比較を行う。すなわち、(ＶrefA−Ｖl)／(ｎ＋１)とＶrefBとの比較を行うことになり、更に、Ｖlと{ＶrefA−(ｎ＋１)×ＶrefB}との比較を行うことになり、ｎに大きな整数値を使用することによって負の高電圧を検出することができる。
【００１５】
【発明が解決しようとする課題】
しかし、図９で示した正の高電圧検出回路２１０では、分圧電圧Ｖdivを微調整できるようにするには抵抗Ｒ1〜Ｒnの段数を増やす必要があり、制御回路２１１の出力が増加して回路規模が大きくなると共に、チップの大きさが大きくなる要因である抵抗の数を増やすことからチップの大きさが大きくなり、これらのことから、コストが増加するという問題があった。また、図１０で示した負の高電圧検出回路２２０では、回路を構成する素子数が多いことから、検出精度の低下を招くと共にコストが増加するという問題があった。更に、半導体集積回路において、消費電流の低減を図ることは常に課せられた課題である。
【００１６】
本発明は、上記問題を解決するためになされたものであり、検出精度を向上させることができると共に、コストの低減及び消費電流の低減を図ることができる高電圧検出回路を備えた半導体集積回路を得ることを目的とする。
【００１７】
なお、本発明の半導体集積回路と目的及び構成が異なるが、検出電圧と共に、ＶＲＥＦも調整して比較器に入力する、磁気記録再生装置におけるバッテリ電圧検出回路が、特開平５―１６４７９２号公報で開示されており、ＶＲＥＦをステップ的に切り替える内部電圧発生回路が、アメリカ特許第５２８３７６２号の明細書で開示されている。
【００１８】
【課題を解決するための手段】
この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、入力された高電圧を電圧降下させて出力する高電圧降下部と、複数の基準電圧を生成して出力する基準電圧発生部と、該基準電圧発生部から入力された複数の基準電圧を切り換えて出力する基準電圧切換部と、上記高電圧降下部から出力された電圧と上記基準電圧切換部から出力された基準電圧との比較を行って高電圧の検出を行う高電圧検出部と、上記高電圧降下部における高電圧の電圧降下を制御すると共に、基準電圧切換部による基準電圧の切換制御を行う制御部とを備えるものである。
【００１９】
また、この発明に係る半導体集積回路は、請求項１において、上記高電圧降下部は、ダイオード接続された１つもしくは直列に接続された複数のＭＯＳＦＥＴが上記高電圧降下部の入力と出力の間に接続され、高電圧の電圧降下を行う電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路部とで形成され、上記制御部は、該各スイッチング回路部のスイッチング動作を制御して上記電圧降下回路部による電圧降下値を変えるものである。
【００２０】
また、この発明に係る半導体集積回路は、請求項１において、上記高電圧降下部は、複数の抵抗を直列に接続して形成される、高電圧の電圧降下を行う電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、上記電圧降下回路部を形成する各抵抗にそれぞれ並列に接続された、スイッチング動作によって抵抗を短絡させる各スイッチング回路部とで形成され、上記制御部は、該各スイッチング回路部のスイッチング動作を制御して上記電圧降下回路部による電圧降下値を変えるものである。
【００２１】
また、この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、入力された高電圧を電圧降下させて出力する高電圧降下部と、基準電圧を生成して出力する基準電圧発生部と、高電圧降下部から出力された電圧と上記基準電圧発生部から出力された基準電圧との比較を行って高電圧の検出を行う高電圧検出部と、上記高電圧降下部における高電圧の電圧降下を制御する制御部とを備え、上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定の電圧の整数倍未満の電圧降下を行う微調整部と、上記電圧降下部及び微調整部にそれぞれ電流を供給する電流源とからなり、上記制御部は、電圧降下部及び微調整部におけるそれぞれの電圧降下を制御するものである。
【００２２】
また、この発明に係る半導体集積回路は、請求項４において、上記電圧降下部は、ダイオード接続された１つもしくは直列に接続された複数の第１のＭＯＳＦＥＴが上記高電圧降下部の入力と出力の間に接続された電圧降下回路と、該電圧降下回路を形成する上記各第１のＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第１スイッチング回路とからなり、上記制御部は、第１スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御して高電圧の電圧降下を制御するものである。
【００２３】
また、この発明に係る半導体集積回路は、請求項５において、上記微調整部は、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される１つもしくは直列に接続された複数の第２のＭＯＳＦＥＴを含み、上記電圧降下回路と直列に接続される微調整回路と、該微調整回路を形成する上記各第２のＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第２スイッチング回路とからなり、上記制御部は、第２スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御するものである。
【００２４】
また、この発明に係る半導体集積回路は、請求項５において、上記微調整部は、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される第２のＭＯＳＦＥＴとスイッチング用の第３のＭＯＳＦＥＴとが直列に接続された直列回路を１つもしくは複数並列に接続して形成される、上記電圧降下回路と直列に接続される微調整回路からなり、上記制御部は、上記スイッチング用の上記第３のＭＯＳＦＥＴのスイッチング動作を制御するものである。
【００２５】
また、この発明に係る半導体集積回路は、請求項５において、上記微調整部は、抵抗とスイッチング用の第２のＭＯＳＦＥＴとが直列に接続された直列回路をゲート―ドレイン間及びゲート―ソース間にそれぞれ接続された第３のＭＯＳＦＥＴからなる、上記電圧降下回路と直列に接続される微調整回路からなり、上記制御部は、上記スイッチング用の上記第２のＭＯＳＦＥＴのスイッチング動作を制御するものである。
【００２６】
また、この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、第１基準電圧及び第２基準電圧を生成して出力する基準電圧発生部と、該第１基準電圧と上記高電圧との電圧差を電流に変換する電流変換部と、上記第２基準電圧に応じて一定の電流を生成して出力する定電流発生部と、上記電流変換部で変換された電流と、該定電流発生部から出力される定電流との電流差を電圧に変換する電圧変換部と、該電圧変換部で変換された電圧から高電圧値の検出を行う高電圧検出部とを備えるものである。
【００２７】
また、この発明に係る半導体集積回路は、請求項９において、上記電圧変換部はカレントミラー回路で形成され、該カレントミラー回路は、電流変換部で変換された電流を定電流発生部の出力に入力し、上記高電圧検出部は、定電流発生部の出力における電圧から高電圧の検出を行うものである。
【００２８】
また、この発明に係る半導体集積回路は、請求項１０において、上記電流変換部は、ダイオード接続された１つもしくは直列に接続された複数のＭＯＳＦＥＴを含む電圧レベル変換回路と、該電圧レベル変換回路の出力に接続されると共にゲートに第１基準電圧が入力され、電流変換部の出力をなすＭＯＳＦＥＴとで形成され、上記電圧レベル変換回路の入力は負の高電圧が入力されるものである。
【００２９】
また、この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、ダイオード接続された１つもしくは直列に接続された複数の第１のＭＯＳＦＥＴを含み、入力が接地される第１電圧降下回路部と、ダイオード接続された１つもしくは直列に接続された複数の第２のＭＯＳＦＥＴを含み、入力に負の高電圧が印加される第２電圧降下回路部と、所定の基準電圧を生成して出力する基準電圧発生部と、該第１電圧降下回路部の出力が上記所定の基準電圧になるように一定の電流を生成すると共に、上記第１及び第２電圧降下回路部にそれぞれ電流を供給する定電流発生部と、上記第１電圧降下回路部の出力電圧と第２電圧降下回路部の出力電圧とを比較して高電圧値を検出する高電圧検出部とを備えるものである。
【００３０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図１は、正の高電圧を検出する高電圧検出回路を示している。
【００３１】
図１において、高電圧検出回路１は、カレントミラー型負荷の差動増幅回路２と、該差動増幅回路２を制御するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳトランジスタと呼ぶ）３と、差動増幅回路２の出力信号の信号レベルを反転するインバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路６と、複数の基準電圧、ここでは、例えばＶr1〜Ｖr4の４種類の電圧の基準電圧を生成して出力する基準電圧発生回路７と、基準電圧発生回路７から入力される各基準電圧Ｖr1〜Ｖr4のいずれか１つを差動増幅回路２に出力する基準電圧切換回路８と、高電圧降下回路６に対して降下電圧Ｖdの可変制御を行うと共に、基準電圧切換回路８を制御する制御回路９とからなる。
【００３２】
差動増幅回路２は、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタと呼ぶ）１１，１２及びｎＭＯＳトランジスタ１３，１４で形成されており、ｐＭＯＳトランジスタ１１及び１２でカレントミラー回路を形成しており、ｐＭＯＳトランジスタ１１及び１２の各ソースは、電源電圧Ｖddが入力される電源端子１５にそれぞれ接続されている。ｐＭＯＳトランジスタ１１及び１２の各ゲートは互いに接続され、該接続部はｐＭＯＳトランジスタ１１のドレインに接続されている。
【００３３】
ｐＭＯＳトランジスタ１１のドレインはｎＭＯＳトランジスタ１３のドレインに接続され、ｐＭＯＳトランジスタ１２のドレインはｎＭＯＳトランジスタ１４のドレインに接続され、該接続部は差動増幅回路２の出力をなし、インバータ回路４の入力に接続されている。インバータ回路４の出力は、高電圧検出回路１の出力をなし、チャージポンプ回路を備え正の高電圧Ｖhを出力する高電圧発生回路１６の入力に接続されている。高電圧発生回路１６の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子５に接続されている。
【００３４】
また、ｎＭＯＳトランジスタ１３及び１４の各ソースは接続され、該接続部はｎＭＯＳトランジスタ３のドレインに接続され、ｎＭＯＳトランジスタ３のソースは接地されている。ｎＭＯＳトランジスタ３のゲートには２値の信号が入力され、ｎＭＯＳトランジスタ３がオンすると差動増幅回路２は作動し、ｎＭＯＳトランジスタ３がオフすると差動増幅回路２は動作を停止する。ｎＭＯＳトランジスタ１３のゲートは、高電圧降下回路６の出力に接続されて降下電圧Ｖdが入力される。ｎＭＯＳトランジスタ１４のゲートは、基準電圧切換回路８の出力に接続されている。基準電圧切換回路８は、基準電圧発生回路７に接続されて、各基準電圧Ｖr1〜Ｖr4がそれぞれ入力され、更に制御回路９に接続されている。
【００３５】
高電圧降下回路６は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan及びｎＭＯＳトランジスタＭbで形成されている。ダイオード接続されたｎＭＯＳトランジスタＭa1〜Ｍanは直列に接続されており、ｎＭＯＳトランジスタＭa1のドレインは高電圧入力端子５に接続され、ｎＭＯＳトランジスタＭanのソースはｎＭＯＳトランジスタＭbのドレインに接続され、該接続部は差動増幅回路２のｎＭＯＳトランジスタ１３のゲートに接続されている。また、ｎＭＯＳトランジスタＭbのソースは接地され、ゲートには、所定の電圧Ｖcsが入力される。
【００３６】
更に、ｎＭＯＳトランジスタＭa1〜Ｍanには、ゲート長を十分に短くするか又はゲート幅を十分に広くした、オン抵抗が十分に小さいｎＭＯＳトランジスタＴa1〜Ｔanがそれぞれ対応して並列に接続され、ｎＭＯＳトランジスタＴa1〜Ｔanの各ゲートは、それぞれ制御回路９に接続されている。なお、ｎＭＯＳトランジスタＭa1〜Ｍanは、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。また、ｎＭＯＳトランジスタＭa1〜Ｍan，Ｍbは、各ゲートサイズがそれぞれ同一であり、飽和領域でそれぞれ動作する。なお、差動増幅回路２、ｎＭＯＳトランジスタ３及びインバータ回路４は高電圧検出部を、高電圧降下回路６は高電圧降下部を、基準電圧発生回路７は基準電圧発生部を、基準電圧切換回路８は基準電圧切換部を、制御回路９は制御部をなす。
【００３７】
上記のような構成において、ｎＭＯＳトランジスタＭbは電流源をなしており、制御回路９が、ｎＭＯＳトランジスタＴa1〜Ｔanをすべてオフさせている場合、ｎＭＯＳトランジスタＭbのゲートに所定の電圧Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1〜Ｍanの直列回路に電流が流れ、各ｎＭＯＳトランジスタＭa1〜Ｍanのドレイン―ソース間には、電圧Ｖcsの電圧降下がそれぞれ発生し、高電圧降下回路６の出力電圧である降下電圧Ｖdは、下記（２）式のようになる。
Ｖd＝Ｖh−ｎ×Ｖcs …………………（２）
【００３８】
ここで、制御回路９は、ｎ個のｎＭＯＳトランジスタＴa1〜Ｔanの内、Ｋ個をオフさせたとすると、高電圧検出回路１で検出される高電圧Ｖhは、下記（３）式のようになる。
Ｖh＝Ｖref＋Ｋ×Ｖcs …………………（３）
なお、Ｋは０〜ｎの整数である。
【００３９】
制御回路９は、基準電圧切換回路８を制御することにより、基準電圧発生回路７で生成された複数の基準電圧Ｖr1〜Ｖr4のいずれかを選択して差動増幅回路２の基準電圧Ｖrefとして出力させる。差動増幅回路２は、ｎＭＯＳトランジスタ３がオンすることによって作動し、高電圧降下回路６から入力される降下電圧Ｖd、及び基準電圧切換部８から入力される基準電圧Ｖrefに対して差動増幅を行う。
【００４０】
例えば、降下電圧Ｖdが基準電圧Ｖrefよりも小さい場合、インバータ回路４の入力は「Ｌ」レベルとなり、高電圧発生回路１６には「Ｈ」レベルの信号が入力されることから、高電圧発生回路１６は、チャージポンプ回路を作動させて高電圧Ｖhを上昇させる。次に、降下電圧Ｖdが基準電圧Ｖref以上になると、インバータ回路４の入力は「Ｈ」レベルとなり、高電圧発生回路１６には「Ｌ」レベルの信号が入力されることから、高電圧発生回路１６は、チャージポンプ回路の作動を停止させる。
【００４１】
これらのことから、制御回路９は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、オンさせたｎＭＯＳトランジスタの数Ｋを変えることにより、降下電圧Ｖdを変えると共に、基準電圧切換回路８を制御して、差動増幅回路２に入力される基準電圧Ｖrefを変えることによって、高電圧検出回路１で検出することができる高電圧Ｖh値の微調整を行う。
【００４２】
上記のように、本発明の実施の形態１における半導体集積回路は、高電圧降下回路６から差動増幅回路２に入力される降下電圧Ｖdを変えることができ、更に差動増幅回路２に入力される基準電圧Ｖrefを変えることができることから、検出することができる高電圧Ｖhの値の微調整を行うことができる。更に、高電圧降下回路６に抵抗を使用せず、ｎＭＯＳトランジスタで形成したことから、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００４３】
なお、本実施の形態１においては、高電圧降下回路６にダイオード接続したｎＭＯＳトランジスタを使用したが、該ｎＭＯＳトランジスタの代わりにダイオード接続したｐＭＯＳトランジスタを使用してもよく、同様の効果を得ることができる。また、高電圧降下回路６に使用したｎＭＯＳトランジスタＭa1〜Ｍanの代わりに抵抗を使用してもよく、この場合、従来の回路よりも抵抗の数を削減することができると共に、配線数の削減を行うことができる。
【００４４】
実施の形態２．
図２は、本発明の実施の形態２における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図２は、正の高電圧を検出する高電圧検出回路を示している。また、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図１との相違点のみ説明する。
図２における図１との相違点は、図１の基準電圧切換部８をなくし、図１の高電圧降下回路６内に降下電圧Ｖdの微調整を行う微調整回路２１を設けたことと、基準電圧発生回路７を所定の１つの基準電圧を生成して出力するようにしたことから、図１の高電圧降下回路６を高電圧降下回路２２とし、図１の基準電圧発生回路７を基準電圧発生回路２３とし、図１の制御回路９は、微調整回路２１の制御をも行うことから、制御回路２４とし、これらに伴って、図１の高電圧検出回路１を高電圧検出回路２５としたことにある。
【００４５】
図２において、高電圧検出回路２５は、差動増幅回路２と、該差動増幅回路２を制御するｎＭＯＳトランジスタ３と、差動増幅回路２の出力信号の信号レベルを反転するインバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路２２と、所定の基準電圧Ｖrefを生成して出力する基準電圧発生回路２３と、高電圧降下回路２２に対して降下電圧Ｖdの可変制御を行う制御回路２４とからなる。差動増幅回路２のｎＭＯＳトランジスタ１４のゲートは、基準電圧発生回路２３に接続されており、所定の基準電圧Ｖrefが入力される。
【００４６】
高電圧降下回路２２は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び微調整回路２１で形成されている。更に、微調整回路２１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭd1のソースは、ｎＭＯＳトランジスタＭbのドレインに接続され、該接続部は差動増幅回路２のｎＭＯＳトランジスタ１３のゲートに接続されている。
【００４７】
また、ｎＭＯＳトランジスタＭd1のドレインはｎＭＯＳトランジスタＭd2のソースに接続され、同様に、ｎＭＯＳトランジスタＭd2のドレインはｎＭＯＳトランジスタＭd3のソースに、ｎＭＯＳトランジスタＭd3のドレインはｎＭＯＳトランジスタＭd4のソースにそれぞれ接続されている。ｎＭＯＳトランジスタＭd4のドレインは、ｎＭＯＳトランジスタＭanのソースに接続されている。
【００４８】
更に、ｎＭＯＳトランジスタＭd1〜Ｍdnには、ｎＭＯＳトランジスタＴa1〜Ｔanと同様に、ゲート長を十分に短くするか又はゲート幅を十分に広くした、オン抵抗が十分に小さいｎＭＯＳトランジスタＴd1〜Ｔd4がそれぞれ対応して並列に接続され、ｎＭＯＳトランジスタＴd1〜Ｔd4の各ゲートは、それぞれ制御回路２４に接続されている。なお、ｎＭＯＳトランジスタＭd1〜Ｍd4は、ｎＭＯＳトランジスタＭa1〜Ｍan，Ｍbとゲートサイズが同一であり、それぞれ飽和領域で動作すると共に、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。
【００４９】
ｎＭＯＳトランジスタＭd2は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵抗Ｒd1が接続されている。ｎＭＯＳトランジスタＭd3は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵抗Ｒd2が接続されている。また、ｎＭＯＳトランジスタＭd4は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵抗Ｒd3が接続されている。ここで、抵抗Ｒd1の抵抗値をｒとすると、抵抗Ｒd2の抵抗値は２ｒ、抵抗Ｒd3の抵抗値は３ｒ、抵抗Ｒd4の抵抗値は４ｒとなる。なお、微調整回路２１は微調整部を、高電圧降下回路２２は高電圧降下部を、基準電圧発生回路２３は基準電圧発生部を、ｎＭＯＳトランジスタＭa1〜Ｍan及びＴa1〜Ｔanは電圧降下部をなす。
【００５０】
上記のような構成において、制御回路２４が、ｎＭＯＳトランジスタＴa1〜Ｔanをすべてオンさせると共に、微調整回路２１のｎＭＯＳトランジスタＴd1〜Ｔd3をオンさせ、ｎＭＯＳトランジスタＴd4のみオフさせた場合、ｎＭＯＳトランジスタＭbのゲートに所定の電圧Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1〜Ｍanの直列回路、及びｎＭＯＳトランジスタＭd4，Ｔd3，Ｔd2，Ｔd1の直列回路に電流が流れる。このことから、各ｎＭＯＳトランジスタＭa1〜Ｍanのドレイン―ソース間には、電圧Ｖcsの電圧降下がそれぞれ発生する。
【００５１】
更に、ｎＭＯＳトランジスタＭd4のゲート―ソース間には、電圧Ｖcsの電圧降下が発生し、ｎＭＯＳトランジスタＭd4のドレイン―ソース間の電圧降下Ｖd4、すなわち、微調整回路２１における電圧降下は、下記（４）式のようになる。
Ｖd4＝(７／４)×Ｖcs ＝１.７５×Ｖcs …………………（４）
【００５２】
同様に、ｎＭＯＳトランジスタＴd1，Ｔd2，Ｔd4がオンし、ｎＭＯＳトランジスタＴd3がオフした場合、微調整回路２１における電圧降下は１.５×Ｖcsとなり、ｎＭＯＳトランジスタＴd1，Ｔd3，Ｔd4がオンし、ｎＭＯＳトランジスタＴd2がオフした場合、微調整回路２１の電圧降下は１.２５×Ｖcsとなる。更に、ｎＭＯＳトランジスタＴd2〜Ｔd4がオンし、ｎＭＯＳトランジスタＴd1がオフした場合、微調整回路２１における電圧降下はＶcsとなる。なお、各抵抗Ｒd1〜Ｒd4に流れる電流が、電流源をなすｎＭＯＳトランジスタＭbがオンしたときに高電圧降下回路２２に流れる電流よりも十分に小さくなるように、各抵抗Ｒd1〜Ｒd4の各抵抗値が設定されている。
【００５３】
このように、微調整回路２１では、ｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下に対して、ｎＭＯＳトランジスタＭd4では１.７５倍の電圧降下を、ｎＭＯＳトランジスタＭd3では１.５倍の電圧降下を、ｎＭＯＳトランジスタＭd2では１.２５倍の電圧降下を、ｎＭＯＳトランジスタＭd1では同じ電圧降下を得ることができる。このことから、制御回路２４は、ｎＭＯＳトランジスタＴa1〜Ｔanの中からオンさせるｎＭＯＳトランジスタの数を選択すると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4のオンオフを制御することによって、降下電圧Ｖdを変え、高電圧検出回路２５で検出することができる高電圧Ｖh値の微調整を行う。
【００５４】
図３は、図２で示した微調整回路２１の他の例を用いた高電圧検出回路を示す概略の回路図である。なお、図３では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図３における図２との相違点は、図２の微調整回路２１の回路構成を変えたことにあり、このことから、図２の微調整回路２１を微調整回路３１とし、これに伴って、図２の高電圧降下回路２２を高電圧降下回路３２とし、図２の高電圧検出回路２５を高電圧検出回路３５としたことにある。
【００５５】
図３において、高電圧検出回路３５は、差動増幅回路２と、ｎＭＯＳトランジスタ３と、インバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路３２と、基準電圧発生回路２３と、高電圧降下回路３２に対して降下電圧Ｖdの可変制御を行う制御回路２４とからなる。なお、微調整回路３１は微調整部を、高電圧降下回路３２は高電圧降下部をなす。
【００５６】
高電圧降下回路３２は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び微調整回路３１で形成されている。更に、微調整回路３１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭd1のドレインは、ｎＭＯＳトランジスタＴd1のソースに接続されている。ｎＭＯＳトランジスタＭd2は、ドレインがｎＭＯＳトランジスタＴd2のソースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒd1が接続されている。
【００５７】
同様に、ｎＭＯＳトランジスタＭd3は、ドレインがｎＭＯＳトランジスタＴd3のソースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒd2が接続されている。ｎＭＯＳトランジスタＭd4は、ドレインがｎＭＯＳトランジスタＴd4のソースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒd3が接続されている。
【００５８】
ｎＭＯＳトランジスタＴd1〜Ｔd4は、各ドレインがｎＭＯＳトランジスタＭanのソースにそれぞれ接続され、各ゲートが制御回路２４に接続されている。ｎＭＯＳトランジスタＭd1〜Ｍd4の各ソースは、ｎＭＯＳトランジスタＭbのドレインにそれぞれ接続されており、該接続部は、差動増幅回路２のｎＭＯＳトランジスタ１３のゲートに接続されている。
【００５９】
上記のような構成において、制御回路２４は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だけオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4のいずれかをオンさせることにより、降下電圧Ｖdを変え、高電圧検出回路２５で検出することができる高電圧Ｖh値の微調整を行う。
【００６０】
図４は、図２で示した微調整回路２１の他の例を用いた高電圧検出回路を示す概略の回路図である。なお、図４では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図４における図２との相違点は、図２の微調整回路２１の回路構成を変えたことにあり、このことから、図２の微調整回路２１を微調整回路４１とし、これに伴って、図２の高電圧降下回路２２を高電圧降下回路４２とし、図２の高電圧検出回路２５を高電圧検出回路４５としたことにある。
【００６１】
図４において、高電圧検出回路４５は、差動増幅回路２と、ｎＭＯＳトランジスタ３と、インバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路４２と、基準電圧発生回路２３と、高電圧降下回路４２に対して降下電圧Ｖdの可変制御を行う制御回路２４とからなる。なお、微調整回路４１は微調整部を、高電圧降下回路４２は高電圧降下部をなす。
【００６２】
高電圧降下回路４２は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び微調整回路４１で形成されている。更に、微調整回路４１は、ｎＭＯＳトランジスタＭd1，Ｔd1〜Ｔd4及び抵抗Ｒd1〜Ｒd4で形成されている。ｎＭＯＳトランジスタＭd1，Ｔd1〜Ｔd4の各ドレインは接続されて、ｎＭＯＳトランジスタＭanのソースに接続されている。ｎＭＯＳトランジスタＴd2のソースは抵抗Ｒd1を介して、ｎＭＯＳトランジスタＴd3のソースは抵抗Ｒd2を介して、ｎＭＯＳトランジスタＴd4のソースは抵抗Ｒd3を介してｎＭＯＳトランジスタＭd1のゲートにそれぞれ接続されている。
【００６３】
更に、ｎＭＯＳトランジスタＴd1のドレインは抵抗Ｒd4を介してｎＭＯＳトランジスタＭd1に接続されている。ｎＭＯＳトランジスタＭd1及びＴd1の各ソースは接続され、該接続部はｎＭＯＳトランジスタＭbのドレインに接続されている。また、ｎＭＯＳトランジスタＴd1〜Ｔd4の各ゲートはそれぞれ制御回路２４に接続されている。
【００６４】
上記のような構成において、制御回路２４は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だけオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4のオン―オフを制御することにより、降下電圧Ｖdを変え、高電圧検出回路４５で検出することができる高電圧Ｖh値の微調整を行う。例えば、制御回路２４は、ｎＭＯＳトランジスタＴd2〜Ｔd4の少なくとも１つをオンさせると共にｎＭＯＳトランジスタＴd1をオフさせることにより、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下と同じ電圧降下を得ることができる。また、制御回路２４は、ｎＭＯＳトランジスタＴd1及びＴd2をオンさせると共にｎＭＯＳトランジスタＴd3及びＴd4をオフさせることによって、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下の１.２５倍の電圧降下を得ることができる。
【００６５】
更に、制御回路２４は、ｎＭＯＳトランジスタＴd1及びＴd3をオンさせると共にｎＭＯＳトランジスタＴd2及びＴd4をオフさせることによって、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下の１.５倍の電圧降下を、ｎＭＯＳトランジスタＴd1及びＴd4をオンさせると共にｎＭＯＳトランジスタＴd2及びＴd3をオフさせることによって、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下の１.７５倍の電圧降下を得ることができる。
【００６６】
一方、図２から図４においては、抵抗による分圧回路でゲート電位を制御したが、この場合、各抵抗に流れる電流を電流源の電流よりも十分に小さくする必要があり、すなわち、各抵抗の抵抗値を大きくする必要がある。しかし、ＣＭＯＳプロセスでは大きな抵抗値の抵抗を形成することは困難であり、高い抵抗値を得るためには長抵抗配線を使用しなければならず、チップ面積が増大するという問題がある。そこで、各抵抗の代わりに図５で示すようなデプリーション（depletion）型ＭＯＳＦＥＴを使用してもよい。しきい値電圧が負のデプリーション型を作ることはＣＭＯＳプロセスでは容易である。
【００６７】
なお、実施の形態２の説明における、抵抗Ｒd1〜Ｒd4の各抵抗値は一例であり、これに限定するものではない。また、微調整回路２１のｎＭＯＳトランジスタＭd2〜Ｍd4の各ドレイン―ソース間に接続された抵抗による分圧回路の分圧比においても、一例でありこれに限定するものではない。
【００６８】
上記のように、本発明の実施の形態２における半導体集積回路は、高電圧降下回路から差動増幅回路２に入力される降下電圧Ｖdをきめ細かく変えることができることから、検出することができる高電圧Ｖhの値の微調整を行うことができる。更に、高電圧降下回路に使用する抵抗の数を減少させることができ、減少させた抵抗の代わりにｎＭＯＳトランジスタで形成したことから、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００６９】
実施の形態３．
図６は、本発明の実施の形態３における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図６は、負の高電圧を検出する高電圧検出回路を示している。また、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略する。
【００７０】
図６において、高電圧検出回路５１は、ｎＭＯＳトランジスタＭf1〜Ｍfn，５２，５３、ｐＭＯＳトランジスタ５４，５５、インバータ回路５６及び基準電圧発生回路５７で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭf1〜Ｍfnは直列に接続されており、ｎＭＯＳトランジスタＭf1のドレインはｎＭＯＳトランジスタ５２のソースに接続され、ｎＭＯＳトランジスタＭfnのソースは、負の高電圧Ｖlが入力される高電圧入力端子５８に接続されている。
【００７１】
ｐＭＯＳトランジスタ５４及び５５は、カレントミラー回路を形成しており、ｐＭＯＳトランジスタ５４及び５５の各ゲートは接続され、該接続部はｐＭＯＳトランジスタ５４のドレインに接続されている。ｐＭＯＳトランジスタ５４及び５５の各ソースはそれぞれ電源端子１５に接続され、ｐＭＯＳトランジスタ５４のドレインはｎＭＯＳトランジスタ５２のドレインに接続されている。ｐＭＯＳトランジスタ５５のドレインはｎＭＯＳトランジスタ５３のドレインに接続され、該接続部はインバータ回路５６の入力に接続され、ｎＭＯＳトランジスタ５３のソースは接地されている。
【００７２】
インバータ回路５６の出力は、高電圧検出回路５１の出力をなし、チャージポンプ回路を備え負の高電圧Ｖlを出力する高電圧発生回路５９の入力に接続されている。高電圧発生回路５９の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子５８に接続されている。また、ｎＭＯＳトランジスタ５２のゲートには、基準電圧発生回路５７から基準電圧Ｖref1が入力され、ｐＭＯＳトランジスタ５３のゲートには、同じく基準電圧発生回路５７から基準電圧Ｖref2が入力されており、ｐＭＯＳトランジスタ５３は定電流発生回路をなしている。
【００７３】
なお、ｎＭＯＳトランジスタＭf1〜Ｍfn，５２，５３及びｐＭＯＳトランジスタ５４，５５は、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。ｎＭＯＳトランジスタＭf1〜Ｍfn，５２，５３は、各ゲートサイズがそれぞれ同一であり、飽和領域でそれぞれ動作する。また、ｎＭＯＳトランジスタ５２，Ｍf1〜Ｍfn及びｐＭＯＳトランジスタ５４は電流変換部を、ｎＭＯＳトランジスタ５３は定電流発生部を、ｐＭＯＳトランジスタ５４及び５５は電圧変換部を、インバータ回路５６は高電圧検出部を、基準電圧発生回路５７は基準電圧発生部をなす。更に、基準電圧Ｖref1は第１基準電圧を、基準電圧Ｖref2は第２基準電圧をなす。
【００７４】
上記のような構成において、定電流発生回路をなすｎＭＯＳトランジスタ５３のドレインに流れる電流Ｉrefは、下記（５）式のようになる。
Ｉref＝(Ｋp／２)×(Ｗ／Ｌ)×(Ｖref2−Ｖth)2 ………………（５）
なお、（５）式において、Ｗはゲート幅であり、Ｌはゲート長であり、ＫpはＫp＝μ×Ｃoxで表すことができる。この場合、μは移動度であり、Ｃoxはゲート酸化膜容量である。
【００７５】
ｐＭＯＳトランジスタ５４及び５５で形成したカレントミラー回路により、ｎＭＯＳトランジスタＭf1〜Ｍfn及び５２の直列回路に流れる電流ＩaがｎＭＯＳトランジスタ５３のドレインに流入する。このとき、ＩaがＩrefよりも小さい場合、インバータ回路５６の入力は「Ｌ」レベルになり、高電圧発生回路５９には「Ｈ」レベルの信号が入力されることから、高電圧発生回路５９は、チャージポンプ回路を作動させて負の高電圧Ｖlを低下させる。次に、ＩaがＩrefよりも大きい場合、インバータ回路５６の入力は「Ｈ」レベルになり、高電圧発生回路５９には「Ｌ」レベルの信号が入力されることから、高電圧発生回路５９は、チャージポンプ回路の作動を停止させる。
【００７６】
ここで、ｎＭＯＳトランジスタ５２及び５３のしきい値Ｖthは同じであり、この場合、ｎＭＯＳトランジスタ５３のドレインに流れる電流と同じ電流が、ｎＭＯＳトランジスタＭf1〜Ｍfn及び５２で形成した直列回路に流れ、該電流値は下記（６）式のようになる。
【００７７】
更に、（５）及び（６）式から、下記（７）式が得られ、
Ｖref2＝(Ｖref1−Ｖl)／(ｎ＋１) ……………………（７）
（７）式より下記（８）式が得られる。
Ｖl＝Ｖref1−(ｎ＋１)×Ｖref2 ………………………（８）
このように、高電圧検出回路５１は、（８）式で示したような高電圧Ｖlを検出することができる。
【００７８】
上記のように、本発明の実施の形態３における半導体集積回路は、簡単な回路構成で負の高電圧を検出することができることから、回路を構成する素子数を削減することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００７９】
実施の形態４．
図７は、本発明の実施の形態４における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図７は、負の高電圧を検出する高電圧検出回路を示している。また、図７では、図１及び図６と同じものは同じ符号で示しており、ここではその説明を省略する。
【００８０】
図７において、高電圧検出回路７１は、ｎ個のｎＭＯＳトランジスタＭg1〜Ｍgn、ｍ（ｍは自然数）個のｎＭＯＳトランジスタＭk1〜Ｍkm、ｐＭＯＳトランジスタ７２，７３及び差動増幅器７４，７５で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭg1〜Ｍgnは直列に接続されており、ｎＭＯＳトランジスタＭg1のドレインはｐＭＯＳトランジスタ７３のドレインに接続され、該接続部は差動増幅器７４の反転端子に接続されている。ｎＭＯＳトランジスタＭgnのソースは、負の高電圧Ｖlが入力される高電圧入力端子５７に接続され、ｐＭＯＳトランジスタ７３のソースは電源端子１５に接続されている。
【００８１】
また、ｐＭＯＳトランジスタ７２及び７３の各ゲートは接続され、該接続部は差動増幅器７５の出力に接続されている。ダイオード接続されたｎＭＯＳトランジスタＭk1〜Ｍkmは直列に接続されており、ｎＭＯＳトランジスタＭk1のドレインはｐＭＯＳトランジスタ７２のドレインに接続され、該接続部は差動増幅器７４及び７５の各非反転端子に接続され、ｎＭＯＳトランジスタＭkmのソースは接地されている。ｐＭＯＳトランジスタ７２のソースは電源端子１５に接続され、差動増幅器７５の反転端子には基準電圧Ｖrefが入力されている。差動増幅器７４の出力は、高電圧検出回路７１の出力をなし、高電圧発生回路５９の入力に接続されている。
【００８２】
なお、ｎＭＯＳトランジスタＭg1〜Ｍgn，Ｍk1〜Ｍkm及びｐＭＯＳトランジスタ７２，７３は、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。ｎＭＯＳトランジスタＭg1〜Ｍgn及びＭk1〜Ｍkmは、各ゲートサイズがそれぞれ同一であり、飽和領域でそれぞれ動作し、ｐＭＯＳトランジスタ７２及び７３においても、各ゲートサイズがそれぞれ同一である。また、ｎＭＯＳトランジスタＭk1〜Ｍkmは第１電圧降下回路部を、ｎＭＯＳトランジスタＭg1〜Ｍgnは第２電圧降下回路部を、ｐＭＯＳトランジスタ７２，７３及び差動増幅器７５は定電流発生部を、差動増幅器７４は高電圧検出部をなす。
【００８３】
上記のような構成において、差動増幅器７５は、フィードバックループを用いて、ｎＭＯＳトランジスタＭk1〜Ｍkmの直列回路にＶrefを発生させる電流がｐＭＯＳトランジスタ７２から流れるように、ｐＭＯＳトランジスタ７２のゲートに電圧を印加する。該印加した電圧は同時にｐＭＯＳトランジスタ７３のゲートにも印加され、ｐＭＯＳトランジスタ７３から、ｎＭＯＳトランジスタＭg1〜Ｍgnで形成された直列回路に電流が流れる。
【００８４】
ここで、差動増幅器７４の両入力が同電位になると、ｐＭＯＳトランジスタ７２及び７３はそれぞれ同一電流を供給し、ｎＭＯＳトランジスタＭg1〜Ｍgnの直列回路による電圧降下は、（Ｖref−Ｖl）となる。すなわち、下記（９）式が成り立つ。
Ｖref−Ｖl＝(ｎ／ｍ)×Ｖref ………………………………（９）
【００８５】
従って、高電圧検出回路７１は、下記（１０）式で示した負の高電圧を検出することができる
Ｖl＝−(ｎ／ｍ−１)×Ｖref ……………………………（１０）
（１０）式から分かるように、ｎＭＯＳトランジスタの数であるｎ及びｍを変えることによって、検出することができる高電圧Ｖlの微調整を行う。
【００８６】
上記のように、本発明の実施の形態４における半導体集積回路は、ｎＭＯＳトランジスタＭk1〜Ｍkmの直列回路に流れる電流、及びｎＭＯＳトランジスタＭg1〜Ｍgnの直列回路に流れる電流が、温度や電源電圧に左右されず原理的に同じになることから、環境変化に対してばらつきの少ない特性を得ることができ、高電圧の検出精度を向上させることができると共に、検出することができる高電圧Ｖlの値の微調整を行うことができる。
【００８７】
【発明の効果】
請求項１に係る半導体集積回路は、高電圧降下部における高電圧の電圧降下を制御すると共に、基準電圧切換部による基準電圧の切換制御を行って、高電圧検出部で検出する電圧値の設定を行うようにした。このことから、高電圧降下部から高電圧検出部に入力される降下電圧を変えることができ、更に高電圧検出部に入力される基準電圧を変えることができることから、検出することができる高電圧の値の微調整を行うことができる。
【００８８】
請求項２に係る半導体集積回路は、請求項１において、具体的には、ダイオード接続された少なくとも１つのＭＯＳＦＥＴを直列に接続して形成された電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路部とで上記高電圧降下部を形成し、各スイッチング回路部のスイッチング動作を制御して電圧降下回路部による電圧降下値を変えることによって、高電圧降下部から出力される電圧値を制御する。このことから、高電圧降下部に抵抗を使用せず、ＭＯＳＦＥＴで形成したことから、上記請求項１の効果に加えて、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００８９】
請求項３に係る半導体集積回路は、請求項１において、具体的には、複数の抵抗を直列に接続して形成された電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各抵抗にそれぞれ並列に接続された、スイッチング動作によって抵抗を短絡させる各スイッチング回路部とで上記高電圧降下部を形成し、各スイッチング回路部のスイッチング動作を制御して電圧降下回路部による電圧降下値を変えることによって、高電圧降下部から出力される電圧値を制御する。このことから、従来よりも抵抗の数を削減することができると共に、配線数の削減を行うことができ、コストの低減を図ることができる。
【００９０】
請求項４に係る半導体集積回路は、所定の電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定の電圧の整数倍未満の電圧降下を行う微調整部と、上記電圧降下部及び微調整部にそれぞれ電流を供給する電流源とで高電圧降下部を形成し、電圧降下部及び微調整部におけるそれぞれの電圧降下を制御して高電圧降下部から出力される電圧を制御し、高電圧検出部で検出する高電圧値の設定を行う。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９１】
請求項５に係る半導体集積回路は、請求項４において、具体的には、ダイオード接続された少なくとも１つのＭＯＳＦＥＴを直列に接続して形成された電圧降下回路と、該電圧降下回路を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第１スイッチング回路とで電圧降下部を形成し、第１スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御して高電圧の電圧降下を制御し、高電圧検出部で検出する高電圧値の設定を行う。このことから、高電圧降下部から高電圧検出部に入力される降下電圧を変えることができ、検出することができる高電圧の値を変えることができる。更に、電圧降下部に抵抗を使用せず、ＭＯＳＦＥＴで形成したことから、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９２】
請求項６に係る半導体集積回路は、請求項５において、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される少なくとも１つのＭＯＳＦＥＴを直列に接続して形成される、電圧降下部で電圧降下させた降下電圧の微調整を行う微調整回路を備えた。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９３】
請求項７に係る半導体集積回路は、請求項５において、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力されたＭＯＳＦＥＴにスイッチング用のＭＯＳＦＥＴをそれぞれ直列に接続した少なくとも１つの直列回路を並列に接続して形成される、上記電圧降下回路と直列に接続される微調整回路を備えた。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９４】
請求項８に係る半導体集積回路は、請求項５において、抵抗とスイッチング用のＭＯＳＦＥＴとの少なくとも１つの直列回路がゲート―ドレイン間及びゲート―ソース間に接続されたＭＯＳＦＥＴからなる、上記電圧降下回路と直列に接続される微調整回路を備えた。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９５】
請求項９に係る半導体集積回路は、第１基準電圧と高電圧との電圧差を電流に変換し、該電流と第２基準電圧に応じて生成した定電流との電流差を電圧に変換し、該変換された電圧から高電圧値の検出を行う。このことから、従来よりも簡単な回路構成で負の高電圧を検出することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００９６】
請求項１０に係る半導体集積回路は、請求項９において、具体的には、電圧変換部はカレントミラー回路で形成され、該カレントミラー回路によって、電流変換部で変換された電流が定電流発生部の出力に入力され、高電圧検出部は、定電流発生部の出力における電圧から高電圧の検出を行う。このことから、従来よりも簡単な回路構成で負の高電圧を検出することができ、回路を構成する素子数を削減することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００９７】
請求項１１に係る半導体集積回路は、請求項１０において、具体的には、電流変換部は、ダイオード接続された少なくとも１つのＭＯＳＦＥＴが直列に接続された電圧レベル変換回路と、該電圧レベル変換回路の入力に接続されると共にゲートに第１基準電圧が入力され、電流変換部の入力をなすＭＯＳＦＥＴとで形成され、上記電圧レベル変換回路の出力は負の高電圧が入力される。このことから、従来よりも簡単な回路構成で負の高電圧を検出することができ、回路を構成する素子数を削減することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００９８】
請求項１２に係る半導体集積回路は、ダイオード接続された少なくとも１つのＭＯＳＦＥＴが直列に接続されて形成され出力が接地された第１電圧降下回路部に流れる電流、及びダイオード接続された少なくとも１つのＭＯＳＦＥＴが直列に接続されて形成され出力に負の高電圧が印加される第２電圧降下回路部に流れる電流が、温度や電源電圧に左右されず原理的に同じになることから、環境変化に対してばらつきの少ない特性を得ることができ、高電圧の検出精度を向上させることができると共に、検出することができる負の高電圧の値の微調整を行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図２】 本発明の実施の形態２における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図３】 本発明の実施の形態２における半導体集積回路の高電圧検出回路の他の例を示した概略の回路図である。
【図４】 本発明の実施の形態２における半導体集積回路の高電圧検出回路の他の例を示した概略の回路図である。
【図５】 デプリーション型ＭＯＳＦＥＴを示した図である。
【図６】 本発明の実施の形態３における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図７】 本発明の実施の形態４における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図８】 正の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。
【図９】 正の高電圧を検出する従来の高電圧検出回路の他の例を示した概略の回路図である。
【図１０】 負の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。
【符号の説明】
１，２５，３５，４５，５１，７１ 高電圧検出回路、 ２ 差動増幅回路、３，Ｍa1〜Ｍan，Ｍb，Ｔa1〜Ｔan，Ｍd1〜Ｍd4，Ｔd1〜Ｔd4，Ｍf1〜Ｍfn，Ｍk1〜Ｍkm，Ｍg1〜Ｍgn，５２，５３ ｎＭＯＳトランジスタ、 ４，５６ インバータ回路、 ５，５７ 高電圧入力端子、 ６，２２，３２，４２ 高電圧降下回路、 ７，２３ 基準電圧発生回路、 ８ 基準電圧切換回路、 ９，２４ 制御回路、 ２１，３１，４１ 微調整回路、 ５４，５５，７２，７３ ｐＭＯＳトランジスタ、 ７４，７５ 差動増幅器、 Ｒd1〜Ｒd4 抵抗
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に半導体集積回路の正又は負の高電圧を検出する高電圧検出回路に関する。
【０００２】
【従来の技術】
電源電圧が印加されていなくとも記憶データを保持できるメモリとしてフラッシュメモリがあり、フラッシュメモリにおいては、データの記憶を行うメモリセル内のフローティングゲートに電荷を保持することで不揮発性の記憶を行っている。フラッシュメモリでは、電荷を保持するフローティングゲートに電荷を注入、又はフローティングゲートから電荷を引き抜いて“１”又は“０”のデータ記憶状態を作る。このとき、ファウラーノルドハイム（Fowler-Nordheim）トンネル現象や、チャネルホットエレクトロンを利用してフローティングゲートとの間で電荷のやり取りを行う。このような状態を発生させるためには、一般的にデバイスの動作電源電圧よりも高い電圧が必要となる。
【０００３】
図８は、正の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。図８において、高電圧検出回路２００は、カレントミラー型負荷の差動増幅回路２０１と、該差動増幅回路２０１を制御するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳトランジスタと呼ぶ）２０２と、高電圧入力端子２０３から入力される正の高電圧Ｖhを分圧するための抵抗２０４及び２０５と、インバータ回路２０６とで形成されている。高電圧入力端子２０３は、抵抗２０４及び２０５を介して接地されており、差動増幅回路２０１の一方の入力端子には基準電圧発生回路２０７で生成され出力された基準電圧Ｖrefが入力され、他方の入力端子は、抵抗２０４及び２０５の接続部に接続されて高電圧入力端子２０３から入力された高電圧Ｖhを分圧した電圧Ｖdivが入力される。
【０００４】
差動増幅回路２０１の出力はインバータ回路２０６の入力に接続され、インバータ回路２０６の出力は、高電圧検出回路２００の出力をなし、チャージポンプ回路を備え正の高電圧Ｖhを出力する高電圧発生回路２０８の入力に接続されている。高電圧発生回路２０８の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子２０３に接続されている。また、ｎＭＯＳトランジスタ２０２のゲートには２値の信号が入力され、ｎＭＯＳトランジスタ２０２がオンすると差動増幅回路２０１は作動し、ｎＭＯＳトランジスタ２０２がオフすると差動増幅回路２０１は動作を停止する。
【０００５】
上記のような構成において、抵抗２０４及び抵抗２０５で分圧された分圧電圧Ｖdivは、
Ｖdiv＝Ｖh×Ｒb／(Ｒa＋Ｒb)
で表すことができる。なお、上記Ｒaは抵抗２０４の抵抗値を、Ｒbは抵抗２０５の抵抗値を示している。
【０００６】
差動増幅回路２０１は、分圧電圧Ｖdivと、基準電圧Ｖrefとの比較を行っており、Ｖdiv＜Ｖrefのとき出力が「Ｌ」レベルとなり、インバータ回路２０６の出力が「Ｈ」レベルとなって、高電圧発生回路２０８は、チャージポンプ回路を作動させて高電圧Ｖhの昇圧を行う。一方、差動増幅回路２０１は、Ｖdiv＞Ｖrefのとき出力が「Ｈ」レベルとなり、インバータ回路２０６の出力が「Ｌ」レベルとなって、高電圧発生回路２０８は、チャージポンプ回路の動作を停止させる。このように、高電圧検出回路２００は、Ｖdiv＝Ｖh×Ｒb／(Ｒa＋Ｒb)＞Ｖrefのとき、すなわち、Ｖh＞Ｖref×(Ｒa＋Ｒb)／Ｒbのとき、出力が「Ｌ」レベルとなり、高電圧ＶhがＶref×(Ｒa＋Ｒb)／Ｒb以下であるか否かを検出することができる。
【０００７】
しかし、図８で示した高電圧検出回路２００では、高電圧Ｖhを２つの抵抗２０４及び２０５で分圧するため、１つの分圧電圧Ｖdivの値しか検出することができず、種々の高電圧を検出することができなかった。そこで、図９で示すように、抵抗２０４を、ｎ（ｎは自然数）個の抵抗Ｒ1〜Ｒnを直列に接続した直列回路に置き換え、各抵抗Ｒ1〜Ｒnには、ゲートサイズが十分に小さいｎＭＯＳトランジスタＴ1〜Ｔnがそれぞれ対応して並列に接続される。
【０００８】
更に、各ｎＭＯＳトランジスタＴ1〜Ｔnのゲートは、それぞれ制御回路２１１に接続され、制御回路２１１によって各ｎＭＯＳトランジスタＴ1〜Ｔnのオンオフを制御することにより、抵抗Ｒ1〜Ｒnで形成された直列回路におけるトータルの抵抗値を変えるようにした。このようにすることにより、分圧電圧Ｖdivを制御回路２１１で制御することができ、種々の高電圧値を検出することができた。
【０００９】
次に、負の高電圧を検出する従来の回路について説明する。図１０は、負の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。図１０において、高電圧検出回路２２０は、カレントミラー型負荷の差動増幅回路２２１、該差動増幅回路２２１を制御するｎＭＯＳトランジスタ２２２及びインバータ回路２２３からなる差動センスアンプ２２４と、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタと呼ぶ）２２５及び２２６からなるレベルコンバータ２２７と、ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９とで形成されている。
【００１０】
ｐＭＯＳトランジスタ２２５，２２６及びｎＭＯＳトランジスタＭ1〜Ｍn，２２９は、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。また、ｐＭＯＳトランジスタ２２６及びｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９は、それぞれダイオード接続されている。
【００１１】
ｎＭＯＳトランジスタＭ1〜Ｍn，２２８，２２９を直列に接続し、該直列回路は、負の高電圧Ｖlが入力される高電圧入力端子２３０と電源電圧Ｖddが入力される電源端子２３１との間に接続されている。ｎＭＯＳトランジスタ２２８のゲートには基準電圧発生回路２３２で生成された基準電圧ＶrefAが入力され、ｎＭＯＳトランジスタ２２８と電源端子２３１との間にｎＭＯＳトランジスタ２２９が接続されている。レベルコンバータ２２７を形成するｐＭＯＳトランジスタ２２５及び２２６は直列に接続されて、電源端子２３１と接地間に接続され、電源端子２３１側に接続されたｐＭＯＳトランジスタ２２５のゲートは、ｎＭＯＳトランジスタ２２８及び２２９との接続部に接続されている。
【００１２】
レベルコンバータ２２７におけるｐＭＯＳトランジスタ２２５及び２２６の接続部は、差動センスアンプ２２４における差動増幅回路２２１の一方の入力に接続され、他方の入力には基準電圧発生回路２３２で生成された基準電圧ＶrefBが入力されている。また、差動増幅回路２２１の出力はインバータ回路２２３の入力に接続され、インバータ回路２２３の出力は、高電圧検出回路２２０の出力をなし、チャージポンプ回路を備え負の高電圧Ｖlを出力する高電圧発生回路２３３の入力に接続されている。高電圧発生回路２３３の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子２３０に接続されている。また、ｎＭＯＳトランジスタ２２２のゲートには２値の信号が入力され、ｎＭＯＳトランジスタ２２２がオンすると差動増幅回路２２１は作動し、ｎＭＯＳトランジスタ２２２がオフすると差動増幅回路２２１は動作を停止する。
【００１３】
上記のような構成において、ダイオード接続されたｎＭＯＳトランジスタＭ1〜Ｍn、及びゲートに基準電圧ＶrefAが入力されるｎＭＯＳトランジスタ２２８で形成された直列回路は、基準電圧ＶrefAと負の高電圧Ｖlとの電圧差に応じて電流が流れる。該電流は、ダイオード接続されたｎＭＯＳトランジスタ２２９から流れ、ｎＭＯＳトランジスタ２２９のソースとドレインとの間に電圧Ｖａが発生する。ここで、ｎＭＯＳトランジスタＭ1〜Ｍn、２２８及び２２９は、各ゲートサイズがすべて同一であり、すべてオンしている場合、下記（１）式が成り立つ。
(ＶrefA−Ｖl)／(ｎ＋１)＝Ｖａ ……………………（１）
【００１４】
上記レベルコンバータ２２７は、入力された電圧Ｖａを接地電位から見た電圧Ｖａに変換し、差動増幅回路２２１は、レベルコンバータ２２７で変換された電圧Ｖａと、基準電圧ＶrefBとの比較を行う。すなわち、(ＶrefA−Ｖl)／(ｎ＋１)とＶrefBとの比較を行うことになり、更に、Ｖlと{ＶrefA−(ｎ＋１)×ＶrefB}との比較を行うことになり、ｎに大きな整数値を使用することによって負の高電圧を検出することができる。
【００１５】
【発明が解決しようとする課題】
しかし、図９で示した正の高電圧検出回路２１０では、分圧電圧Ｖdivを微調整できるようにするには抵抗Ｒ1〜Ｒnの段数を増やす必要があり、制御回路２１１の出力が増加して回路規模が大きくなると共に、チップの大きさが大きくなる要因である抵抗の数を増やすことからチップの大きさが大きくなり、これらのことから、コストが増加するという問題があった。また、図１０で示した負の高電圧検出回路２２０では、回路を構成する素子数が多いことから、検出精度の低下を招くと共にコストが増加するという問題があった。更に、半導体集積回路において、消費電流の低減を図ることは常に課せられた課題である。
【００１６】
本発明は、上記問題を解決するためになされたものであり、検出精度を向上させることができると共に、コストの低減及び消費電流の低減を図ることができる高電圧検出回路を備えた半導体集積回路を得ることを目的とする。
【００１７】
なお、本発明の半導体集積回路と目的及び構成が異なるが、検出電圧と共に、ＶＲＥＦも調整して比較器に入力する、磁気記録再生装置におけるバッテリ電圧検出回路が、特開平５―１６４７９２号公報で開示されており、ＶＲＥＦをステップ的に切り替える内部電圧発生回路が、アメリカ特許第５２８３７６２号の明細書で開示されている。
【００１８】
【課題を解決するための手段】
この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、入力された高電圧を電圧降下させて出力する高電圧降下部と、複数の基準電圧を生成して出力する基準電圧発生部と、該基準電圧発生部から入力された複数の基準電圧を切り換えて出力する基準電圧切換部と、上記高電圧降下部から出力された電圧と上記基準電圧切換部から出力された基準電圧との比較を行って高電圧の検出を行う高電圧検出部と、上記高電圧降下部における高電圧の電圧降下を制御すると共に、基準電圧切換部による基準電圧の切換制御を行う制御部とを備えるものである。
【００１９】
また、この発明に係る半導体集積回路は、請求項１において、上記高電圧降下部は、ダイオード接続された１つもしくは直列に接続された複数のＭＯＳＦＥＴが上記高電圧降下部の入力と出力の間に接続され、高電圧の電圧降下を行う電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路部とで形成され、上記制御部は、該各スイッチング回路部のスイッチング動作を制御して上記電圧降下回路部による電圧降下値を変えるものである。
【００２０】
また、この発明に係る半導体集積回路は、請求項１において、上記高電圧降下部は、複数の抵抗を直列に接続して形成される、高電圧の電圧降下を行う電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、上記電圧降下回路部を形成する各抵抗にそれぞれ並列に接続された、スイッチング動作によって抵抗を短絡させる各スイッチング回路部とで形成され、上記制御部は、該各スイッチング回路部のスイッチング動作を制御して上記電圧降下回路部による電圧降下値を変えるものである。
【００２１】
また、この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、入力された高電圧を電圧降下させて出力する高電圧降下部と、基準電圧を生成して出力する基準電圧発生部と、高電圧降下部から出力された電圧と上記基準電圧発生部から出力された基準電圧との比較を行って高電圧の検出を行う高電圧検出部と、上記高電圧降下部における高電圧の電圧降下を制御する制御部とを備え、上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定の電圧の整数倍未満の電圧降下を行う微調整部と、上記電圧降下部及び微調整部にそれぞれ電流を供給する電流源とからなり、上記制御部は、電圧降下部及び微調整部におけるそれぞれの電圧降下を制御するものである。
【００２２】
また、この発明に係る半導体集積回路は、請求項４において、上記電圧降下部は、ダイオード接続された１つもしくは直列に接続された複数の第１のＭＯＳＦＥＴが上記高電圧降下部の入力と出力の間に接続された電圧降下回路と、該電圧降下回路を形成する上記各第１のＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第１スイッチング回路とからなり、上記制御部は、第１スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御して高電圧の電圧降下を制御するものである。
【００２３】
また、この発明に係る半導体集積回路は、請求項５において、上記微調整部は、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される１つもしくは直列に接続された複数の第２のＭＯＳＦＥＴを含み、上記電圧降下回路と直列に接続される微調整回路と、該微調整回路を形成する上記各第２のＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第２スイッチング回路とからなり、上記制御部は、第２スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御するものである。
【００２４】
また、この発明に係る半導体集積回路は、請求項５において、上記微調整部は、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される第２のＭＯＳＦＥＴとスイッチング用の第３のＭＯＳＦＥＴとが直列に接続された直列回路を１つもしくは複数並列に接続して形成される、上記電圧降下回路と直列に接続される微調整回路からなり、上記制御部は、上記スイッチング用の上記第３のＭＯＳＦＥＴのスイッチング動作を制御するものである。
【００２５】
また、この発明に係る半導体集積回路は、請求項５において、上記微調整部は、抵抗とスイッチング用の第２のＭＯＳＦＥＴとが直列に接続された直列回路をゲート―ドレイン間及びゲート―ソース間にそれぞれ接続された第３のＭＯＳＦＥＴからなる、上記電圧降下回路と直列に接続される微調整回路からなり、上記制御部は、上記スイッチング用の上記第２のＭＯＳＦＥＴのスイッチング動作を制御するものである。
【００２６】
また、この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、第１基準電圧及び第２基準電圧を生成して出力する基準電圧発生部と、該第１基準電圧と上記高電圧との電圧差を電流に変換する電流変換部と、上記第２基準電圧に応じて一定の電流を生成して出力する定電流発生部と、上記電流変換部で変換された電流と、該定電流発生部から出力される定電流との電流差を電圧に変換する電圧変換部と、該電圧変換部で変換された電圧から高電圧値の検出を行う高電圧検出部とを備えるものである。
【００２７】
また、この発明に係る半導体集積回路は、請求項９において、上記電圧変換部はカレントミラー回路で形成され、該カレントミラー回路は、電流変換部で変換された電流を定電流発生部の出力に入力し、上記高電圧検出部は、定電流発生部の出力における電圧から高電圧の検出を行うものである。
【００２８】
また、この発明に係る半導体集積回路は、請求項１０において、上記電流変換部は、ダイオード接続された１つもしくは直列に接続された複数のＭＯＳＦＥＴを含む電圧レベル変換回路と、該電圧レベル変換回路の出力に接続されると共にゲートに第１基準電圧が入力され、電流変換部の出力をなすＭＯＳＦＥＴとで形成され、上記電圧レベル変換回路の入力は負の高電圧が入力されるものである。
【００２９】
また、この発明に係る半導体集積回路は、高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、ダイオード接続された１つもしくは直列に接続された複数の第１のＭＯＳＦＥＴを含み、入力が接地される第１電圧降下回路部と、ダイオード接続された１つもしくは直列に接続された複数の第２のＭＯＳＦＥＴを含み、入力に負の高電圧が印加される第２電圧降下回路部と、所定の基準電圧を生成して出力する基準電圧発生部と、該第１電圧降下回路部の出力が上記所定の基準電圧になるように一定の電流を生成すると共に、上記第１及び第２電圧降下回路部にそれぞれ電流を供給する定電流発生部と、上記第１電圧降下回路部の出力電圧と第２電圧降下回路部の出力電圧とを比較して高電圧値を検出する高電圧検出部とを備えるものである。
【００３０】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図１は、正の高電圧を検出する高電圧検出回路を示している。
【００３１】
図１において、高電圧検出回路１は、カレントミラー型負荷の差動増幅回路２と、該差動増幅回路２を制御するｎチャネル型ＭＯＳＦＥＴ（以下、ｎＭＯＳトランジスタと呼ぶ）３と、差動増幅回路２の出力信号の信号レベルを反転するインバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路６と、複数の基準電圧、ここでは、例えばＶr1〜Ｖr4の４種類の電圧の基準電圧を生成して出力する基準電圧発生回路７と、基準電圧発生回路７から入力される各基準電圧Ｖr1〜Ｖr4のいずれか１つを差動増幅回路２に出力する基準電圧切換回路８と、高電圧降下回路６に対して降下電圧Ｖdの可変制御を行うと共に、基準電圧切換回路８を制御する制御回路９とからなる。
【００３２】
差動増幅回路２は、ｐチャネル型ＭＯＳＦＥＴ（以下、ｐＭＯＳトランジスタと呼ぶ）１１，１２及びｎＭＯＳトランジスタ１３，１４で形成されており、ｐＭＯＳトランジスタ１１及び１２でカレントミラー回路を形成しており、ｐＭＯＳトランジスタ１１及び１２の各ソースは、電源電圧Ｖddが入力される電源端子１５にそれぞれ接続されている。ｐＭＯＳトランジスタ１１及び１２の各ゲートは互いに接続され、該接続部はｐＭＯＳトランジスタ１１のドレインに接続されている。
【００３３】
ｐＭＯＳトランジスタ１１のドレインはｎＭＯＳトランジスタ１３のドレインに接続され、ｐＭＯＳトランジスタ１２のドレインはｎＭＯＳトランジスタ１４のドレインに接続され、該接続部は差動増幅回路２の出力をなし、インバータ回路４の入力に接続されている。インバータ回路４の出力は、高電圧検出回路１の出力をなし、チャージポンプ回路を備え正の高電圧Ｖhを出力する高電圧発生回路１６の入力に接続されている。高電圧発生回路１６の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子５に接続されている。
【００３４】
また、ｎＭＯＳトランジスタ１３及び１４の各ソースは接続され、該接続部はｎＭＯＳトランジスタ３のドレインに接続され、ｎＭＯＳトランジスタ３のソースは接地されている。ｎＭＯＳトランジスタ３のゲートには２値の信号が入力され、ｎＭＯＳトランジスタ３がオンすると差動増幅回路２は作動し、ｎＭＯＳトランジスタ３がオフすると差動増幅回路２は動作を停止する。ｎＭＯＳトランジスタ１３のゲートは、高電圧降下回路６の出力に接続されて降下電圧Ｖdが入力される。ｎＭＯＳトランジスタ１４のゲートは、基準電圧切換回路８の出力に接続されている。基準電圧切換回路８は、基準電圧発生回路７に接続されて、各基準電圧Ｖr1〜Ｖr4がそれぞれ入力され、更に制御回路９に接続されている。
【００３５】
高電圧降下回路６は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan及びｎＭＯＳトランジスタＭbで形成されている。ダイオード接続されたｎＭＯＳトランジスタＭa1〜Ｍanは直列に接続されており、ｎＭＯＳトランジスタＭa1のドレインは高電圧入力端子５に接続され、ｎＭＯＳトランジスタＭanのソースはｎＭＯＳトランジスタＭbのドレインに接続され、該接続部は差動増幅回路２のｎＭＯＳトランジスタ１３のゲートに接続されている。また、ｎＭＯＳトランジスタＭbのソースは接地され、ゲートには、所定の電圧Ｖcsが入力される。
【００３６】
更に、ｎＭＯＳトランジスタＭa1〜Ｍanには、ゲート長を十分に短くするか又はゲート幅を十分に広くした、オン抵抗が十分に小さいｎＭＯＳトランジスタＴa1〜Ｔanがそれぞれ対応して並列に接続され、ｎＭＯＳトランジスタＴa1〜Ｔanの各ゲートは、それぞれ制御回路９に接続されている。なお、ｎＭＯＳトランジスタＭa1〜Ｍanは、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。また、ｎＭＯＳトランジスタＭa1〜Ｍan，Ｍbは、各ゲートサイズがそれぞれ同一であり、飽和領域でそれぞれ動作する。なお、差動増幅回路２、ｎＭＯＳトランジスタ３及びインバータ回路４は高電圧検出部を、高電圧降下回路６は高電圧降下部を、基準電圧発生回路７は基準電圧発生部を、基準電圧切換回路８は基準電圧切換部を、制御回路９は制御部をなす。
【００３７】
上記のような構成において、ｎＭＯＳトランジスタＭbは電流源をなしており、制御回路９が、ｎＭＯＳトランジスタＴa1〜Ｔanをすべてオフさせている場合、ｎＭＯＳトランジスタＭbのゲートに所定の電圧Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1〜Ｍanの直列回路に電流が流れ、各ｎＭＯＳトランジスタＭa1〜Ｍanのドレイン―ソース間には、電圧Ｖcsの電圧降下がそれぞれ発生し、高電圧降下回路６の出力電圧である降下電圧Ｖdは、下記（２）式のようになる。
Ｖd＝Ｖh−ｎ×Ｖcs …………………（２）
【００３８】
ここで、制御回路９は、ｎ個のｎＭＯＳトランジスタＴa1〜Ｔanの内、Ｋ個をオフさせたとすると、高電圧検出回路１で検出される高電圧Ｖhは、下記（３）式のようになる。
Ｖh＝Ｖref＋Ｋ×Ｖcs …………………（３）
なお、Ｋは０〜ｎの整数である。
【００３９】
制御回路９は、基準電圧切換回路８を制御することにより、基準電圧発生回路７で生成された複数の基準電圧Ｖr1〜Ｖr4のいずれかを選択して差動増幅回路２の基準電圧Ｖrefとして出力させる。差動増幅回路２は、ｎＭＯＳトランジスタ３がオンすることによって作動し、高電圧降下回路６から入力される降下電圧Ｖd、及び基準電圧切換部８から入力される基準電圧Ｖrefに対して差動増幅を行う。
【００４０】
例えば、降下電圧Ｖdが基準電圧Ｖrefよりも小さい場合、インバータ回路４の入力は「Ｌ」レベルとなり、高電圧発生回路１６には「Ｈ」レベルの信号が入力されることから、高電圧発生回路１６は、チャージポンプ回路を作動させて高電圧Ｖhを上昇させる。次に、降下電圧Ｖdが基準電圧Ｖref以上になると、インバータ回路４の入力は「Ｈ」レベルとなり、高電圧発生回路１６には「Ｌ」レベルの信号が入力されることから、高電圧発生回路１６は、チャージポンプ回路の作動を停止させる。
【００４１】
これらのことから、制御回路９は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、オンさせたｎＭＯＳトランジスタの数Ｋを変えることにより、降下電圧Ｖdを変えると共に、基準電圧切換回路８を制御して、差動増幅回路２に入力される基準電圧Ｖrefを変えることによって、高電圧検出回路１で検出することができる高電圧Ｖh値の微調整を行う。
【００４２】
上記のように、本発明の実施の形態１における半導体集積回路は、高電圧降下回路６から差動増幅回路２に入力される降下電圧Ｖdを変えることができ、更に差動増幅回路２に入力される基準電圧Ｖrefを変えることができることから、検出することができる高電圧Ｖhの値の微調整を行うことができる。更に、高電圧降下回路６に抵抗を使用せず、ｎＭＯＳトランジスタで形成したことから、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００４３】
なお、本実施の形態１においては、高電圧降下回路６にダイオード接続したｎＭＯＳトランジスタを使用したが、該ｎＭＯＳトランジスタの代わりにダイオード接続したｐＭＯＳトランジスタを使用してもよく、同様の効果を得ることができる。また、高電圧降下回路６に使用したｎＭＯＳトランジスタＭa1〜Ｍanの代わりに抵抗を使用してもよく、この場合、従来の回路よりも抵抗の数を削減することができると共に、配線数の削減を行うことができる。
【００４４】
実施の形態２．
図２は、本発明の実施の形態２における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図２は、正の高電圧を検出する高電圧検出回路を示している。また、図２では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図１との相違点のみ説明する。
図２における図１との相違点は、図１の基準電圧切換部８をなくし、図１の高電圧降下回路６内に降下電圧Ｖdの微調整を行う微調整回路２１を設けたことと、基準電圧発生回路７を所定の１つの基準電圧を生成して出力するようにしたことから、図１の高電圧降下回路６を高電圧降下回路２２とし、図１の基準電圧発生回路７を基準電圧発生回路２３とし、図１の制御回路９は、微調整回路２１の制御をも行うことから、制御回路２４とし、これらに伴って、図１の高電圧検出回路１を高電圧検出回路２５としたことにある。
【００４５】
図２において、高電圧検出回路２５は、差動増幅回路２と、該差動増幅回路２を制御するｎＭＯＳトランジスタ３と、差動増幅回路２の出力信号の信号レベルを反転するインバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路２２と、所定の基準電圧Ｖrefを生成して出力する基準電圧発生回路２３と、高電圧降下回路２２に対して降下電圧Ｖdの可変制御を行う制御回路２４とからなる。差動増幅回路２のｎＭＯＳトランジスタ１４のゲートは、基準電圧発生回路２３に接続されており、所定の基準電圧Ｖrefが入力される。
【００４６】
高電圧降下回路２２は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び微調整回路２１で形成されている。更に、微調整回路２１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭd1のソースは、ｎＭＯＳトランジスタＭbのドレインに接続され、該接続部は差動増幅回路２のｎＭＯＳトランジスタ１３のゲートに接続されている。
【００４７】
また、ｎＭＯＳトランジスタＭd1のドレインはｎＭＯＳトランジスタＭd2のソースに接続され、同様に、ｎＭＯＳトランジスタＭd2のドレインはｎＭＯＳトランジスタＭd3のソースに、ｎＭＯＳトランジスタＭd3のドレインはｎＭＯＳトランジスタＭd4のソースにそれぞれ接続されている。ｎＭＯＳトランジスタＭd4のドレインは、ｎＭＯＳトランジスタＭanのソースに接続されている。
【００４８】
更に、ｎＭＯＳトランジスタＭd1〜Ｍdnには、ｎＭＯＳトランジスタＴa1〜Ｔanと同様に、ゲート長を十分に短くするか又はゲート幅を十分に広くした、オン抵抗が十分に小さいｎＭＯＳトランジスタＴd1〜Ｔd4がそれぞれ対応して並列に接続され、ｎＭＯＳトランジスタＴd1〜Ｔd4の各ゲートは、それぞれ制御回路２４に接続されている。なお、ｎＭＯＳトランジスタＭd1〜Ｍd4は、ｎＭＯＳトランジスタＭa1〜Ｍan，Ｍbとゲートサイズが同一であり、それぞれ飽和領域で動作すると共に、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。
【００４９】
ｎＭＯＳトランジスタＭd2は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵抗Ｒd1が接続されている。ｎＭＯＳトランジスタＭd3は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵抗Ｒd2が接続されている。また、ｎＭＯＳトランジスタＭd4は、ゲート―ソース間に抵抗Ｒd4が接続され、ゲート―ドレイン間に抵抗Ｒd3が接続されている。ここで、抵抗Ｒd1の抵抗値をｒとすると、抵抗Ｒd2の抵抗値は２ｒ、抵抗Ｒd3の抵抗値は３ｒ、抵抗Ｒd4の抵抗値は４ｒとなる。なお、微調整回路２１は微調整部を、高電圧降下回路２２は高電圧降下部を、基準電圧発生回路２３は基準電圧発生部を、ｎＭＯＳトランジスタＭa1〜Ｍan及びＴa1〜Ｔanは電圧降下部をなす。
【００５０】
上記のような構成において、制御回路２４が、ｎＭＯＳトランジスタＴa1〜Ｔanをすべてオンさせると共に、微調整回路２１のｎＭＯＳトランジスタＴd1〜Ｔd3をオンさせ、ｎＭＯＳトランジスタＴd4のみオフさせた場合、ｎＭＯＳトランジスタＭbのゲートに所定の電圧Ｖcsが入力されると、ｎＭＯＳトランジスタＭa1〜Ｍanの直列回路、及びｎＭＯＳトランジスタＭd4，Ｔd3，Ｔd2，Ｔd1の直列回路に電流が流れる。このことから、各ｎＭＯＳトランジスタＭa1〜Ｍanのドレイン―ソース間には、電圧Ｖcsの電圧降下がそれぞれ発生する。
【００５１】
更に、ｎＭＯＳトランジスタＭd4のゲート―ソース間には、電圧Ｖcsの電圧降下が発生し、ｎＭＯＳトランジスタＭd4のドレイン―ソース間の電圧降下Ｖd4、すなわち、微調整回路２１における電圧降下は、下記（４）式のようになる。
Ｖd4＝(７／４)×Ｖcs ＝１.７５×Ｖcs …………………（４）
【００５２】
同様に、ｎＭＯＳトランジスタＴd1，Ｔd2，Ｔd4がオンし、ｎＭＯＳトランジスタＴd3がオフした場合、微調整回路２１における電圧降下は１.５×Ｖcsとなり、ｎＭＯＳトランジスタＴd1，Ｔd3，Ｔd4がオンし、ｎＭＯＳトランジスタＴd2がオフした場合、微調整回路２１の電圧降下は１.２５×Ｖcsとなる。更に、ｎＭＯＳトランジスタＴd2〜Ｔd4がオンし、ｎＭＯＳトランジスタＴd1がオフした場合、微調整回路２１における電圧降下はＶcsとなる。なお、各抵抗Ｒd1〜Ｒd4に流れる電流が、電流源をなすｎＭＯＳトランジスタＭbがオンしたときに高電圧降下回路２２に流れる電流よりも十分に小さくなるように、各抵抗Ｒd1〜Ｒd4の各抵抗値が設定されている。
【００５３】
このように、微調整回路２１では、ｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下に対して、ｎＭＯＳトランジスタＭd4では１.７５倍の電圧降下を、ｎＭＯＳトランジスタＭd3では１.５倍の電圧降下を、ｎＭＯＳトランジスタＭd2では１.２５倍の電圧降下を、ｎＭＯＳトランジスタＭd1では同じ電圧降下を得ることができる。このことから、制御回路２４は、ｎＭＯＳトランジスタＴa1〜Ｔanの中からオンさせるｎＭＯＳトランジスタの数を選択すると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4のオンオフを制御することによって、降下電圧Ｖdを変え、高電圧検出回路２５で検出することができる高電圧Ｖh値の微調整を行う。
【００５４】
図３は、図２で示した微調整回路２１の他の例を用いた高電圧検出回路を示す概略の回路図である。なお、図３では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図３における図２との相違点は、図２の微調整回路２１の回路構成を変えたことにあり、このことから、図２の微調整回路２１を微調整回路３１とし、これに伴って、図２の高電圧降下回路２２を高電圧降下回路３２とし、図２の高電圧検出回路２５を高電圧検出回路３５としたことにある。
【００５５】
図３において、高電圧検出回路３５は、差動増幅回路２と、ｎＭＯＳトランジスタ３と、インバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路３２と、基準電圧発生回路２３と、高電圧降下回路３２に対して降下電圧Ｖdの可変制御を行う制御回路２４とからなる。なお、微調整回路３１は微調整部を、高電圧降下回路３２は高電圧降下部をなす。
【００５６】
高電圧降下回路３２は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び微調整回路３１で形成されている。更に、微調整回路３１は、ｎＭＯＳトランジスタＭd1〜Ｍd4，Ｔd1〜Ｔd4、抵抗Ｒd1〜Ｒd3及び３つの抵抗Ｒd4で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭd1のドレインは、ｎＭＯＳトランジスタＴd1のソースに接続されている。ｎＭＯＳトランジスタＭd2は、ドレインがｎＭＯＳトランジスタＴd2のソースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒd1が接続されている。
【００５７】
同様に、ｎＭＯＳトランジスタＭd3は、ドレインがｎＭＯＳトランジスタＴd3のソースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒd2が接続されている。ｎＭＯＳトランジスタＭd4は、ドレインがｎＭＯＳトランジスタＴd4のソースに接続され、ゲート―ソース間には抵抗Ｒd4が、ゲート―ドレイン間には抵抗Ｒd3が接続されている。
【００５８】
ｎＭＯＳトランジスタＴd1〜Ｔd4は、各ドレインがｎＭＯＳトランジスタＭanのソースにそれぞれ接続され、各ゲートが制御回路２４に接続されている。ｎＭＯＳトランジスタＭd1〜Ｍd4の各ソースは、ｎＭＯＳトランジスタＭbのドレインにそれぞれ接続されており、該接続部は、差動増幅回路２のｎＭＯＳトランジスタ１３のゲートに接続されている。
【００５９】
上記のような構成において、制御回路２４は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だけオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4のいずれかをオンさせることにより、降下電圧Ｖdを変え、高電圧検出回路２５で検出することができる高電圧Ｖh値の微調整を行う。
【００６０】
図４は、図２で示した微調整回路２１の他の例を用いた高電圧検出回路を示す概略の回路図である。なお、図４では、図２と同じものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図４における図２との相違点は、図２の微調整回路２１の回路構成を変えたことにあり、このことから、図２の微調整回路２１を微調整回路４１とし、これに伴って、図２の高電圧降下回路２２を高電圧降下回路４２とし、図２の高電圧検出回路２５を高電圧検出回路４５としたことにある。
【００６１】
図４において、高電圧検出回路４５は、差動増幅回路２と、ｎＭＯＳトランジスタ３と、インバータ回路４と、高電圧入力端子５から入力される正の高電圧Ｖhを電圧降下させて降下電圧Ｖdを出力する高電圧降下回路４２と、基準電圧発生回路２３と、高電圧降下回路４２に対して降下電圧Ｖdの可変制御を行う制御回路２４とからなる。なお、微調整回路４１は微調整部を、高電圧降下回路４２は高電圧降下部をなす。
【００６２】
高電圧降下回路４２は、ｎ個のｎＭＯＳトランジスタＭa1〜Ｍan、ｎＭＯＳトランジスタＭb及び微調整回路４１で形成されている。更に、微調整回路４１は、ｎＭＯＳトランジスタＭd1，Ｔd1〜Ｔd4及び抵抗Ｒd1〜Ｒd4で形成されている。ｎＭＯＳトランジスタＭd1，Ｔd1〜Ｔd4の各ドレインは接続されて、ｎＭＯＳトランジスタＭanのソースに接続されている。ｎＭＯＳトランジスタＴd2のソースは抵抗Ｒd1を介して、ｎＭＯＳトランジスタＴd3のソースは抵抗Ｒd2を介して、ｎＭＯＳトランジスタＴd4のソースは抵抗Ｒd3を介してｎＭＯＳトランジスタＭd1のゲートにそれぞれ接続されている。
【００６３】
更に、ｎＭＯＳトランジスタＴd1のドレインは抵抗Ｒd4を介してｎＭＯＳトランジスタＭd1に接続されている。ｎＭＯＳトランジスタＭd1及びＴd1の各ソースは接続され、該接続部はｎＭＯＳトランジスタＭbのドレインに接続されている。また、ｎＭＯＳトランジスタＴd1〜Ｔd4の各ゲートはそれぞれ制御回路２４に接続されている。
【００６４】
上記のような構成において、制御回路２４は、ｎＭＯＳトランジスタＴa1〜Ｔanの内、所望の数だけオンさせると共に、ｎＭＯＳトランジスタＴd1〜Ｔd4のオン―オフを制御することにより、降下電圧Ｖdを変え、高電圧検出回路４５で検出することができる高電圧Ｖh値の微調整を行う。例えば、制御回路２４は、ｎＭＯＳトランジスタＴd2〜Ｔd4の少なくとも１つをオンさせると共にｎＭＯＳトランジスタＴd1をオフさせることにより、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下と同じ電圧降下を得ることができる。また、制御回路２４は、ｎＭＯＳトランジスタＴd1及びＴd2をオンさせると共にｎＭＯＳトランジスタＴd3及びＴd4をオフさせることによって、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下の１.２５倍の電圧降下を得ることができる。
【００６５】
更に、制御回路２４は、ｎＭＯＳトランジスタＴd1及びＴd3をオンさせると共にｎＭＯＳトランジスタＴd2及びＴd4をオフさせることによって、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下の１.５倍の電圧降下を、ｎＭＯＳトランジスタＴd1及びＴd4をオンさせると共にｎＭＯＳトランジスタＴd2及びＴd3をオフさせることによって、微調整回路４１でｎＭＯＳトランジスタＭa1〜Ｍanのそれぞれの電圧降下の１.７５倍の電圧降下を得ることができる。
【００６６】
一方、図２から図４においては、抵抗による分圧回路でゲート電位を制御したが、この場合、各抵抗に流れる電流を電流源の電流よりも十分に小さくする必要があり、すなわち、各抵抗の抵抗値を大きくする必要がある。しかし、ＣＭＯＳプロセスでは大きな抵抗値の抵抗を形成することは困難であり、高い抵抗値を得るためには長抵抗配線を使用しなければならず、チップ面積が増大するという問題がある。そこで、各抵抗の代わりに図５で示すようなデプリーション（depletion）型ＭＯＳＦＥＴを使用してもよい。しきい値電圧が負のデプリーション型を作ることはＣＭＯＳプロセスでは容易である。
【００６７】
なお、実施の形態２の説明における、抵抗Ｒd1〜Ｒd4の各抵抗値は一例であり、これに限定するものではない。また、微調整回路２１のｎＭＯＳトランジスタＭd2〜Ｍd4の各ドレイン―ソース間に接続された抵抗による分圧回路の分圧比においても、一例でありこれに限定するものではない。
【００６８】
上記のように、本発明の実施の形態２における半導体集積回路は、高電圧降下回路から差動増幅回路２に入力される降下電圧Ｖdをきめ細かく変えることができることから、検出することができる高電圧Ｖhの値の微調整を行うことができる。更に、高電圧降下回路に使用する抵抗の数を減少させることができ、減少させた抵抗の代わりにｎＭＯＳトランジスタで形成したことから、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００６９】
実施の形態３．
図６は、本発明の実施の形態３における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図６は、負の高電圧を検出する高電圧検出回路を示している。また、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略する。
【００７０】
図６において、高電圧検出回路５１は、ｎＭＯＳトランジスタＭf1〜Ｍfn，５２，５３、ｐＭＯＳトランジスタ５４，５５、インバータ回路５６及び基準電圧発生回路５７で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭf1〜Ｍfnは直列に接続されており、ｎＭＯＳトランジスタＭf1のドレインはｎＭＯＳトランジスタ５２のソースに接続され、ｎＭＯＳトランジスタＭfnのソースは、負の高電圧Ｖlが入力される高電圧入力端子５８に接続されている。
【００７１】
ｐＭＯＳトランジスタ５４及び５５は、カレントミラー回路を形成しており、ｐＭＯＳトランジスタ５４及び５５の各ゲートは接続され、該接続部はｐＭＯＳトランジスタ５４のドレインに接続されている。ｐＭＯＳトランジスタ５４及び５５の各ソースはそれぞれ電源端子１５に接続され、ｐＭＯＳトランジスタ５４のドレインはｎＭＯＳトランジスタ５２のドレインに接続されている。ｐＭＯＳトランジスタ５５のドレインはｎＭＯＳトランジスタ５３のドレインに接続され、該接続部はインバータ回路５６の入力に接続され、ｎＭＯＳトランジスタ５３のソースは接地されている。
【００７２】
インバータ回路５６の出力は、高電圧検出回路５１の出力をなし、チャージポンプ回路を備え負の高電圧Ｖlを出力する高電圧発生回路５９の入力に接続されている。高電圧発生回路５９の出力は、所定の回路（図示せず）に接続されると共に高電圧入力端子５８に接続されている。また、ｎＭＯＳトランジスタ５２のゲートには、基準電圧発生回路５７から基準電圧Ｖref1が入力され、ｐＭＯＳトランジスタ５３のゲートには、同じく基準電圧発生回路５７から基準電圧Ｖref2が入力されており、ｐＭＯＳトランジスタ５３は定電流発生回路をなしている。
【００７３】
なお、ｎＭＯＳトランジスタＭf1〜Ｍfn，５２，５３及びｐＭＯＳトランジスタ５４，５５は、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。ｎＭＯＳトランジスタＭf1〜Ｍfn，５２，５３は、各ゲートサイズがそれぞれ同一であり、飽和領域でそれぞれ動作する。また、ｎＭＯＳトランジスタ５２，Ｍf1〜Ｍfn及びｐＭＯＳトランジスタ５４は電流変換部を、ｎＭＯＳトランジスタ５３は定電流発生部を、ｐＭＯＳトランジスタ５４及び５５は電圧変換部を、インバータ回路５６は高電圧検出部を、基準電圧発生回路５７は基準電圧発生部をなす。更に、基準電圧Ｖref1は第１基準電圧を、基準電圧Ｖref2は第２基準電圧をなす。
【００７４】
上記のような構成において、定電流発生回路をなすｎＭＯＳトランジスタ５３のドレインに流れる電流Ｉrefは、下記（５）式のようになる。
Ｉref＝(Ｋp／２)×(Ｗ／Ｌ)×(Ｖref2−Ｖth)2 ………………（５）
なお、（５）式において、Ｗはゲート幅であり、Ｌはゲート長であり、ＫpはＫp＝μ×Ｃoxで表すことができる。この場合、μは移動度であり、Ｃoxはゲート酸化膜容量である。
【００７５】
ｐＭＯＳトランジスタ５４及び５５で形成したカレントミラー回路により、ｎＭＯＳトランジスタＭf1〜Ｍfn及び５２の直列回路に流れる電流ＩaがｎＭＯＳトランジスタ５３のドレインに流入する。このとき、ＩaがＩrefよりも小さい場合、インバータ回路５６の入力は「Ｌ」レベルになり、高電圧発生回路５９には「Ｈ」レベルの信号が入力されることから、高電圧発生回路５９は、チャージポンプ回路を作動させて負の高電圧Ｖlを低下させる。次に、ＩaがＩrefよりも大きい場合、インバータ回路５６の入力は「Ｈ」レベルになり、高電圧発生回路５９には「Ｌ」レベルの信号が入力されることから、高電圧発生回路５９は、チャージポンプ回路の作動を停止させる。
【００７６】
ここで、ｎＭＯＳトランジスタ５２及び５３のしきい値Ｖthは同じであり、この場合、ｎＭＯＳトランジスタ５３のドレインに流れる電流と同じ電流が、ｎＭＯＳトランジスタＭf1〜Ｍfn及び５２で形成した直列回路に流れ、該電流値は下記（６）式のようになる。
更に、（５）及び（６）式から、下記（７）式が得られ、
Ｖref2＝(Ｖref1−Ｖl)／(ｎ＋１) ……………………（７）
（７）式より下記（８）式が得られる。
Ｖl＝Ｖref1−(ｎ＋１)×Ｖref2 ………………………（８）
このように、高電圧検出回路５１は、（８）式で示したような高電圧Ｖlを検出することができる。
【００７８】
上記のように、本発明の実施の形態３における半導体集積回路は、簡単な回路構成で負の高電圧を検出することができることから、回路を構成する素子数を削減することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００７９】
実施の形態４．
図７は、本発明の実施の形態４における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。なお、図７は、負の高電圧を検出する高電圧検出回路を示している。また、図７では、図１及び図６と同じものは同じ符号で示しており、ここではその説明を省略する。
【００８０】
図７において、高電圧検出回路７１は、ｎ個のｎＭＯＳトランジスタＭg1〜Ｍgn、ｍ（ｍは自然数）個のｎＭＯＳトランジスタＭk1〜Ｍkm、ｐＭＯＳトランジスタ７２，７３及び差動増幅器７４，７５で形成されている。ダイオード接続されたｎＭＯＳトランジスタＭg1〜Ｍgnは直列に接続されており、ｎＭＯＳトランジスタＭg1のドレインはｐＭＯＳトランジスタ７３のドレインに接続され、該接続部は差動増幅器７４の反転端子に接続されている。ｎＭＯＳトランジスタＭgnのソースは、負の高電圧Ｖlが入力される高電圧入力端子５７に接続され、ｐＭＯＳトランジスタ７３のソースは電源端子１５に接続されている。
【００８１】
また、ｐＭＯＳトランジスタ７２及び７３の各ゲートは接続され、該接続部は差動増幅器７５の出力に接続されている。ダイオード接続されたｎＭＯＳトランジスタＭk1〜Ｍkmは直列に接続されており、ｎＭＯＳトランジスタＭk1のドレインはｐＭＯＳトランジスタ７２のドレインに接続され、該接続部は差動増幅器７４及び７５の各非反転端子に接続され、ｎＭＯＳトランジスタＭkmのソースは接地されている。ｐＭＯＳトランジスタ７２のソースは電源端子１５に接続され、差動増幅器７５の反転端子には基準電圧Ｖrefが入力されている。差動増幅器７４の出力は、高電圧検出回路７１の出力をなし、高電圧発生回路５９の入力に接続されている。
【００８２】
なお、ｎＭＯＳトランジスタＭg1〜Ｍgn，Ｍk1〜Ｍkm及びｐＭＯＳトランジスタ７２，７３は、それぞれソースとバックゲート端子とが接続されており、バックゲート効果によってそれぞれのしきい値Ｖthの変動を防止する。ｎＭＯＳトランジスタＭg1〜Ｍgn及びＭk1〜Ｍkmは、各ゲートサイズがそれぞれ同一であり、飽和領域でそれぞれ動作し、ｐＭＯＳトランジスタ７２及び７３においても、各ゲートサイズがそれぞれ同一である。また、ｎＭＯＳトランジスタＭk1〜Ｍkmは第１電圧降下回路部を、ｎＭＯＳトランジスタＭg1〜Ｍgnは第２電圧降下回路部を、ｐＭＯＳトランジスタ７２，７３及び差動増幅器７５は定電流発生部を、差動増幅器７４は高電圧検出部をなす。
【００８３】
上記のような構成において、差動増幅器７５は、フィードバックループを用いて、ｎＭＯＳトランジスタＭk1〜Ｍkmの直列回路にＶrefを発生させる電流がｐＭＯＳトランジスタ７２から流れるように、ｐＭＯＳトランジスタ７２のゲートに電圧を印加する。該印加した電圧は同時にｐＭＯＳトランジスタ７３のゲートにも印加され、ｐＭＯＳトランジスタ７３から、ｎＭＯＳトランジスタＭg1〜Ｍgnで形成された直列回路に電流が流れる。
【００８４】
ここで、差動増幅器７４の両入力が同電位になると、ｐＭＯＳトランジスタ７２及び７３はそれぞれ同一電流を供給し、ｎＭＯＳトランジスタＭg1〜Ｍgnの直列回路による電圧降下は、（Ｖref−Ｖl）となる。すなわち、下記（９）式が成り立つ。
Ｖref−Ｖl＝(ｎ／ｍ)×Ｖref ………………………………（９）
【００８５】
従って、高電圧検出回路７１は、下記（１０）式で示した負の高電圧を検出することができる
Ｖl＝−(ｎ／ｍ−１)×Ｖref ……………………………（１０）
（１０）式から分かるように、ｎＭＯＳトランジスタの数であるｎ及びｍを変えることによって、検出することができる高電圧Ｖlの微調整を行う。
【００８６】
上記のように、本発明の実施の形態４における半導体集積回路は、ｎＭＯＳトランジスタＭk1〜Ｍkmの直列回路に流れる電流、及びｎＭＯＳトランジスタＭg1〜Ｍgnの直列回路に流れる電流が、温度や電源電圧に左右されず原理的に同じになることから、環境変化に対してばらつきの少ない特性を得ることができ、高電圧の検出精度を向上させることができると共に、検出することができる高電圧Ｖlの値の微調整を行うことができる。
【００８７】
【発明の効果】
請求項１に係る半導体集積回路は、高電圧降下部における高電圧の電圧降下を制御すると共に、基準電圧切換部による基準電圧の切換制御を行って、高電圧検出部で検出する電圧値の設定を行うようにした。このことから、高電圧降下部から高電圧検出部に入力される降下電圧を変えることができ、更に高電圧検出部に入力される基準電圧を変えることができることから、検出することができる高電圧の値の微調整を行うことができる。
【００８８】
請求項２に係る半導体集積回路は、請求項１において、具体的には、ダイオード接続された少なくとも１つのＭＯＳＦＥＴを直列に接続して形成された電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路部とで上記高電圧降下部を形成し、各スイッチング回路部のスイッチング動作を制御して電圧降下回路部による電圧降下値を変えることによって、高電圧降下部から出力される電圧値を制御する。このことから、高電圧降下部に抵抗を使用せず、ＭＯＳＦＥＴで形成したことから、上記請求項１の効果に加えて、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００８９】
請求項３に係る半導体集積回路は、請求項１において、具体的には、複数の抵抗を直列に接続して形成された電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各抵抗にそれぞれ並列に接続された、スイッチング動作によって抵抗を短絡させる各スイッチング回路部とで上記高電圧降下部を形成し、各スイッチング回路部のスイッチング動作を制御して電圧降下回路部による電圧降下値を変えることによって、高電圧降下部から出力される電圧値を制御する。このことから、従来よりも抵抗の数を削減することができると共に、配線数の削減を行うことができ、コストの低減を図ることができる。
【００９０】
請求項４に係る半導体集積回路は、所定の電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定の電圧の整数倍未満の電圧降下を行う微調整部と、上記電圧降下部及び微調整部にそれぞれ電流を供給する電流源とで高電圧降下部を形成し、電圧降下部及び微調整部におけるそれぞれの電圧降下を制御して高電圧降下部から出力される電圧を制御し、高電圧検出部で検出する高電圧値の設定を行う。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９１】
請求項５に係る半導体集積回路は、請求項４において、具体的には、ダイオード接続された少なくとも１つのＭＯＳＦＥＴを直列に接続して形成された電圧降下回路と、該電圧降下回路を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第１スイッチング回路とで電圧降下部を形成し、第１スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御して高電圧の電圧降下を制御し、高電圧検出部で検出する高電圧値の設定を行う。このことから、高電圧降下部から高電圧検出部に入力される降下電圧を変えることができ、検出することができる高電圧の値を変えることができる。更に、電圧降下部に抵抗を使用せず、ＭＯＳＦＥＴで形成したことから、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９２】
請求項６に係る半導体集積回路は、請求項５において、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される少なくとも１つのＭＯＳＦＥＴを直列に接続して形成される、電圧降下部で電圧降下させた降下電圧の微調整を行う微調整回路を備えた。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９３】
請求項７に係る半導体集積回路は、請求項５において、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力されたＭＯＳＦＥＴにスイッチング用のＭＯＳＦＥＴをそれぞれ直列に接続した少なくとも１つの直列回路を並列に接続して形成される、上記電圧降下回路と直列に接続される微調整回路を備えた。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９４】
請求項８に係る半導体集積回路は、請求項５において、抵抗とスイッチング用のＭＯＳＦＥＴとの少なくとも１つの直列回路がゲート―ドレイン間及びゲート―ソース間に接続されたＭＯＳＦＥＴからなる、上記電圧降下回路と直列に接続される微調整回路を備えた。このことから、高電圧降下部から高電圧検出部に入力される降下電圧をきめ細かく変えることができるため、検出することができる高電圧の値を更に細かく微調整することができる。更に、高電圧降下部に使用する抵抗の数を従来よりも減少させることができ、半導体集積回路を形成するチップの大きさを小さくすることができ、コストの低減を図ることができると共に、消費電流を減少させることができる。
【００９５】
請求項９に係る半導体集積回路は、第１基準電圧と高電圧との電圧差を電流に変換し、該電流と第２基準電圧に応じて生成した定電流との電流差を電圧に変換し、該変換された電圧から高電圧値の検出を行う。このことから、従来よりも簡単な回路構成で負の高電圧を検出することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００９６】
請求項１０に係る半導体集積回路は、請求項９において、具体的には、電圧変換部はカレントミラー回路で形成され、該カレントミラー回路によって、電流変換部で変換された電流が定電流発生部の出力に入力され、高電圧検出部は、定電流発生部の出力における電圧から高電圧の検出を行う。このことから、従来よりも簡単な回路構成で負の高電圧を検出することができ、回路を構成する素子数を削減することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００９７】
請求項１１に係る半導体集積回路は、請求項１０において、具体的には、電流変換部は、ダイオード接続された少なくとも１つのＭＯＳＦＥＴが直列に接続された電圧レベル変換回路と、該電圧レベル変換回路の入力に接続されると共にゲートに第１基準電圧が入力され、電流変換部の入力をなすＭＯＳＦＥＴとで形成され、上記電圧レベル変換回路の出力は負の高電圧が入力される。このことから、従来よりも簡単な回路構成で負の高電圧を検出することができ、回路を構成する素子数を削減することができるため、負の高電圧検出回路のばらつきを減少させることができ、高電圧の検出精度を向上させることができると共に、コストの削減を図ることができる。
【００９８】
請求項１２に係る半導体集積回路は、ダイオード接続された少なくとも１つのＭＯＳＦＥＴが直列に接続されて形成され出力が接地された第１電圧降下回路部に流れる電流、及びダイオード接続された少なくとも１つのＭＯＳＦＥＴが直列に接続されて形成され出力に負の高電圧が印加される第２電圧降下回路部に流れる電流が、温度や電源電圧に左右されず原理的に同じになることから、環境変化に対してばらつきの少ない特性を得ることができ、高電圧の検出精度を向上させることができると共に、検出することができる負の高電圧の値の微調整を行うことができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図２】 本発明の実施の形態２における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図３】 本発明の実施の形態２における半導体集積回路の高電圧検出回路の他の例を示した概略の回路図である。
【図４】 本発明の実施の形態２における半導体集積回路の高電圧検出回路の他の例を示した概略の回路図である。
【図５】 デプリーション型ＭＯＳＦＥＴを示した図である。
【図６】 本発明の実施の形態３における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図７】 本発明の実施の形態４における半導体集積回路の高電圧検出回路の例を示した概略の回路図である。
【図８】 正の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。
【図９】 正の高電圧を検出する従来の高電圧検出回路の他の例を示した概略の回路図である。
【図１０】 負の高電圧を検出する従来の高電圧検出回路の例を示した概略の回路図である。
【符号の説明】
１，２５，３５，４５，５１，７１ 高電圧検出回路、 ２ 差動増幅回路、３，Ｍa1〜Ｍan，Ｍb，Ｔa1〜Ｔan，Ｍd1〜Ｍd4，Ｔd1〜Ｔd4，Ｍf1〜Ｍfn，Ｍk1〜Ｍkm，Ｍg1〜Ｍgn，５２，５３ ｎＭＯＳトランジスタ、 ４，５６ インバータ回路、 ５，５７ 高電圧入力端子、 ６，２２，３２，４２ 高電圧降下回路、 ７，２３ 基準電圧発生回路、 ８ 基準電圧切換回路、 ９，２４ 制御回路、 ２１，３１，４１ 微調整回路、 ５４，５５，７２，７３ ｐＭＯＳトランジスタ、 ７４，７５ 差動増幅器、 Ｒd1〜Ｒd4 抵抗
Claims (12)
- 高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、
入力された高電圧を電圧降下させて出力する高電圧降下部と、
複数の基準電圧を生成して出力する基準電圧発生部と、
該基準電圧発生部から入力された複数の基準電圧を切り換えて出力する基準電圧切換部と、
上記高電圧降下部から出力された電圧と上記基準電圧切換部から出力された基準電圧との比較を行って高電圧の検出を行う高電圧検出部と、
上記高電圧降下部における高電圧の電圧降下を制御すると共に、基準電圧切換部による基準電圧の切換制御を行う制御部とを備えることを特徴とする半導体集積回路。 - 上記高電圧降下部は、ダイオード接続された１つもしくは直列に接続された複数のＭＯＳＦＥＴが上記高電圧降下部の入力と出力の間に接続され、高電圧の電圧降下を行う電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、電圧降下回路部を形成する各ＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路部とで形成され、上記制御部は、該各スイッチング回路部のスイッチング動作を制御して上記電圧降下回路部による電圧降下値を変える請求項１に記載の半導体集積回路。
- 上記高電圧降下部は、複数の抵抗を直列に接続して形成される、高電圧の電圧降下を行う電圧降下回路部と、該電圧降下回路部に直列に接続された電流源と、上記電圧降下回路部を形成する各抵抗にそれぞれ並列に接続された、スイッチング動作によって抵抗を短絡させる各スイッチング回路部とで形成され、上記制御部は、該各スイッチング回路部のスイッチング動作を制御して上記電圧降下回路部による電圧降下値を変える請求項１に記載の半導体集積回路。
- 高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、
入力された高電圧を電圧降下させて出力する高電圧降下部と、
基準電圧を生成して出力する基準電圧発生部と、
上記高電圧降下部から出力された電圧と上記基準電圧発生部から出力された基準電圧との比較を行って高電圧の検出を行う高電圧検出部と、
上記高電圧降下部における高電圧の電圧降下を制御する制御部とを備え、
上記高電圧降下部は、所定の電圧の整数倍ごとに電圧降下を行う電圧降下部と、所定の電圧の整数倍未満の電圧降下を行う微調整部と、上記電圧降下部及び微調整部にそれぞれ電流を供給する電流源とからなり、上記制御部は、電圧降下部及び微調整部におけるそれぞれの電圧降下を制御する半導体集積回路。 - 上記電圧降下部は、ダイオード接続された１つもしくは直列に接続された複数の第１のＭＯＳＦＥＴが上記高電圧降下部の入力と出力の間に接続された電圧降下回路と、該電圧降下回路を形成する上記各第１のＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第１スイッチング回路とからなり、上記制御部は、第１スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御して高電圧の電圧降下を制御する請求項４に記載の半導体集積回路。
- 上記微調整部は、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される１つもしくは直列に接続された複数の第２のＭＯＳＦＥＴを含み、上記電圧降下回路と直列に接続される微調整回路と、該微調整回路を形成する上記各第２のＭＯＳＦＥＴのドレイン―ソース間をスイッチング動作によってそれぞれ短絡する各スイッチング回路からなる第２スイッチング回路とからなり、上記制御部は、第２スイッチング回路におけるそれぞれのスイッチング回路のスイッチング動作を制御する請求項５に記載の半導体集積回路。
- 上記微調整部は、ソース―ドレイン間に抵抗で形成された分圧回路が接続されると共に該分圧回路によって分圧された電圧がゲートに入力される第２のＭＯＳＦＥＴとスイッチング用の第３のＭＯＳＦＥＴとが直列に接続された直列回路を１つもしくは複数並列に接続して形成される、上記電圧降下回路と直列に接続される微調整回路からなり、上記制御部は、上記スイッチング用の上記第３のＭＯＳＦＥＴのスイッチング動作を制御する請求項５に記載の半導体集積回路。
- 上記微調整部は、抵抗とスイッチング用の第２のＭＯＳＦＥＴとが直列に接続された直列回路をゲート―ドレイン間及びゲート―ソース間にそれぞれ接続された第３のＭＯＳＦＥＴからなる、上記電圧降下回路と直列に接続される微調整回路からなり、上記制御部は、上記スイッチング用の上記第２のＭＯＳＦＥＴのスイッチング動作を制御する請求項５に記載の半導体集積回路。
- 高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、
第１基準電圧及び第２基準電圧を生成して出力する基準電圧発生部と、
該第１基準電圧と上記高電圧との電圧差を電流に変換する電流変換部と、
上記第２基準電圧に応じて一定の電流を生成して出力する定電流発生部と、
上記電流変換部で変換された電流と、該定電流発生部から出力される定電流との電流差を電圧に変換する電圧変換部と、
該電圧変換部で変換された電圧から高電圧値の検出を行う高電圧検出部とを備えることを特徴とする半導体集積回路。 - 上記電圧変換部はカレントミラー回路で形成され、該カレントミラー回路は、電流変換部で変換された電流を定電流発生部の出力に入力し、上記高電圧検出部は、定電流発生部の出力における電圧から高電圧の検出を行うことを特徴とする請求項９に記載の半導体集積回路。
- 上記電流変換部は、ダイオード接続された１つもしくは直列に接続された複数のＭＯＳＦＥＴを含む電圧レベル変換回路と、該電圧レベル変換回路の出力に接続されると共にゲートに第１基準電圧が入力され、電流変換部の出力をなすＭＯＳＦＥＴとで形成され、上記電圧レベル変換回路の入力は負の高電圧が入力されることを特徴とする請求項１０に記載の半導体集積回路。
- 高電圧の検出を行う高電圧検出回路を有する半導体集積回路において、
ダイオード接続された１つもしくは直列に接続された複数の第１のＭＯＳＦＥＴを含み、入力が接地される第１電圧降下回路部と、
ダイオード接続された１つもしくは直列に接続された複数の第２のＭＯＳＦＥＴを含み、入力に負の高電圧が印加される第２電圧降下回路部と、
所定の基準電圧を生成して出力する基準電圧発生部と、
該第１電圧降下回路部の出力が上記所定の基準電圧になるように一定の電流を生成すると共に、上記第１及び第２電圧降下回路部にそれぞれ電流を供給する定電流発生部と、
上記第１電圧降下回路部の出力電圧と第２電圧降下回路部の出力電圧とを比較して高電圧値を検出する高電圧検出部とを備えることを特徴とする半導体集積回路。
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| US6448823B1 (en) * | 1999-11-30 | 2002-09-10 | Xilinx, Inc. | Tunable circuit for detection of negative voltages |
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| JP4503150B2 (ja) * | 2000-07-13 | 2010-07-14 | ユナイテッド・マイクロエレクトロニクス・コーポレイション | 電圧ダウンコンバータおよび電圧ｖｃｃを変換するための方法 |
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| US6385109B1 (en) * | 2001-01-30 | 2002-05-07 | Motorola, Inc. | Reference voltage generator for MRAM and method |
| US20030197546A1 (en) * | 2001-07-09 | 2003-10-23 | Samsung Electronics Co., Ltd. | Negative voltage generator for a semiconductor memory device |
| KR100675273B1 (ko) * | 2001-05-17 | 2007-01-26 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 전압 레벨 및 지연 시간 조절회로 |
| US6636082B1 (en) * | 2002-04-16 | 2003-10-21 | Texas Instruments Incorporated | System and method for detecting a negative supply fault |
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| US6586984B1 (en) * | 2002-07-12 | 2003-07-01 | Lsi Logic Corporation | Method for preventing damage to IO devices due to over voltage at pin |
| DE10356420A1 (de) * | 2002-12-02 | 2004-06-24 | Samsung Electronics Co., Ltd., Suwon | Spannungsgeneratorschaltung |
| US6909642B2 (en) * | 2003-03-14 | 2005-06-21 | Infineon Technologies North American Corp. | Self trimming voltage generator |
| US6861895B1 (en) * | 2003-06-17 | 2005-03-01 | Xilinx Inc | High voltage regulation circuit to minimize voltage overshoot |
| EP1659690B1 (en) * | 2004-11-22 | 2013-11-06 | Semiconductor Components Industries, LLC | Comparator for input voltages higher than supply voltage |
| KR100675886B1 (ko) * | 2005-03-29 | 2007-02-02 | 주식회사 하이닉스반도체 | 전압레벨 검출회로 |
| JP2007226938A (ja) * | 2006-01-25 | 2007-09-06 | Citizen Holdings Co Ltd | 不揮発性半導体記憶装置 |
| WO2008047416A1 (fr) * | 2006-10-18 | 2008-04-24 | Spansion Llc | Circuit de détection de tension |
| US7589568B2 (en) * | 2007-05-04 | 2009-09-15 | Microchip Technology Incorporated | Variable power and response time brown-out-reset circuit |
| JP5867065B2 (ja) | 2011-12-22 | 2016-02-24 | 株式会社ソシオネクスト | 降圧型電源回路 |
| US9379709B2 (en) | 2014-06-30 | 2016-06-28 | Finisar Corporation | Signal conversion |
| JP2014225267A (ja) * | 2014-06-30 | 2014-12-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 電圧検知回路 |
| WO2016201596A1 (en) | 2015-06-15 | 2016-12-22 | Micron Technology, Inc. | Apparatuses and methods for providing reference voltages |
| JP6707477B2 (ja) * | 2017-02-07 | 2020-06-10 | 株式会社東芝 | コンパレータ |
| US10763839B2 (en) * | 2018-07-12 | 2020-09-01 | Texas Instruments Incorporated | Buffer Circuit |
| US11393512B2 (en) * | 2019-11-15 | 2022-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device |
| CN111521861B (zh) * | 2020-04-10 | 2022-07-22 | 南开大学深圳研究院 | 一种用于过压保护的高电压检测电路 |
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|---|---|---|---|---|
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| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| US5280198A (en) * | 1992-11-06 | 1994-01-18 | Intel Corporation | Power supply level detector |
| TW239190B (ja) * | 1993-04-30 | 1995-01-21 | Philips Electronics Nv | |
| JPH07226075A (ja) * | 1994-02-10 | 1995-08-22 | Toshiba Corp | 半導体記憶装置 |
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