JP4288434B2 - 高電圧発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高電圧発生回路(High voltage generation circuit)に係るもので、詳しくは、フラッシュメモリ装置のプログラム動作及び消去(erase)動作時に、高電圧を発生する高電圧発生回路に関するものである。
【0002】
【従来の技術】
一般に、フラッシュメモリがプログラム動作及び消去動作を行うときは、メモリセルのドレイン端子に高電圧及び高電流を印加すべきであり、それら高電圧及び高電流は外部電圧から生成される。そのとき、不必要な電力の消耗を減らすため、高電圧を一定に維持し得る回路が必要となる。
【0003】
このような高電圧を発生する従来の高電圧発生回路を、米国特許第5,422,586号を用いて説明すると次のようである。
即ち、図3に示したように、複数のNMOSトランジスタMN11〜MN14が外部電源電圧Vccと出力電圧Vout間に直列連結され、前記各NMOSトランジスタMN11〜MN13のゲート端子には、各NMOSトランジスタMN15〜MN17がそれぞれ連結して構成される。
【0004】
また、各ソースSOURCE1,SOURCE2により、図4に示すような第1,第2クロック信号CLK1,CLK2がそれぞれ供給されており、第1クロック信号CLK1は、各キャパシタC22,C24,C26をそれぞれ介して回路に供給され、前記第2クロック信号CLK2は、各キャパシタC21,C23,C25をそれぞれ介して回路に供給される。
【0005】
図4に示したように、第2クロック信号CLK2がハイレベルであるとき、伝送用NMOSトランジスタMN12のゲート端子の電位とドレイン端子の電位とが等しくなって、キャパシタC21からポンピングされた電荷がキャパシタC22に伝達され、電荷が漸次伝達されると、伝送用NMOSトランジスタMN12のドレイン端子の電位よりゲート端子の電位のほうが高くなって、しきい値電圧の降下無しに、全ての電圧を伝達する動作が行われるようになっていた。
【0006】
【発明が解決しようとする課題】
然るに、このような従来の高電圧発生回路においては、プリチャージされた電荷が出力端Voutに伝達されるとき、伝送用NMOSトランジスタMN14のしきい値電圧が降下するので、電力の消耗が甚だしいという不都合な点があった。
【0007】
また、伝送用NMOSトランジスタMN12のドレイン端子の電位とソース端子の電位との電圧差は出力端Voutの負荷によって変化するため、伝送用NMOSトランジスタMN12に、0.3V程度の低いしきい値電圧を有するNMOSトランジスタを用いた場合に出力端Voutの負荷が変化すると、出力端Voutの電圧レベルが一定な電圧レベルに維持されないという不都合な点があった。
【0008】
さらに、外部電源電圧Vccを3Vとして高電圧発生回路を設計した場合に、例えば、外部電源電圧Vccに5Vを使用すると出力端Voutの電圧レベルが上昇する。即ち、外部電源電圧Vccが変化すると、出力端Voutの電圧レベルは一定ではなくなる。
【0009】
そこで、本発明は、このような従来の課題に鑑みてなされたもので、フラッシュメモリ装置のプログラム動作又は消去動作時に必要な高電圧及び高電流を生成するとき、外部電源電圧の変化に拘らずに出力を一定な電圧レベルに維持するとともに、電力の消耗を減らし得る高電圧発生回路を提供することを目的とする。
【0010】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項1に記載の高電圧発生回路は、外部から印加する第1,第2クロック信号及び該第1,第2クロック信号により生成される第1,第2高電圧クロック信号により、外部電源電圧をポンピング及びプリチャージして高電圧信号を発生するチャージポンプ部と、外部から印加するイネーブル信号により動作して電圧調整信号を発生し、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整し、該調整された電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する電圧調整部と、前記イネーブル信号により動作し、前記外部から印加する第1、第2クロック信号を前記電圧調整部の電圧調整信号の出力レベルに応じてレベルシフティングして、前記第1,第2高電圧クロック信号を生成して前記チャージポンプ部に出力する高電圧クロック発生部と、から構成され、前記チャージポンプ部は複数のポンプ段を備え、初段のポンプ段は、前記第1,第2クロック信号及び前記第1,第2高電圧クロック信号により、前記外部電源電圧をポンピング及びプリチャージして出力し、前記初段のポンプ段以外のポンプ段は、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージして最終段のポンプ段から出力し、複数の前記ポンプ段は、上方側ポンプ段及び下方側ポンプ段をそれぞれ備え、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がポンピングを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がプリチャージを行い、且つ、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がプリチャージを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がポンピングを行うように、前記第1クロック信号及び前記第1高電圧クロック信号が、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段に入力され、且つ、前記第2クロック信号及び前記第2高電圧クロック信号が、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段に入力される。
【0011】
請求項2に記載の発明では、前記チャージポンプ部は、前記外部電源電圧がドレイン端子にそれぞれ印加する第1,第2NMOSトランジスタと、前記第1、第2NMOSトランジスタと出力端との間に従属接続される前記複数のポンプ段とを備え、前記初段のポンプ段は、前記第1,第2NMOSトランジスタのゲート端子及びソース端子に連結され、前記第1,第2クロック信号及び前記第1,第2高電圧クロック信号により、前記第1,第2NMOSトランジスタを通って入力する前記外部電源電圧をポンピング及びプリチャージして出力し、前記初段のポンプ段以外のポンプ段は、前記第1,第2クロック信号及び前記第1,第2高電圧クロック信号により、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージし、前記最終段のポンプ段から出力されるポンピング電圧による高電圧信号を前記電圧調整部に出力するよう構成される。
【0013】
請求項3に記載の発明では、前記上方側ポンプ段は、前記第1クロック信号が入力端に印加する第1キャパシタと、前記第1高電圧クロック信号が入力端に印加する第2キャパシタと、前記第1キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第2キャパシタの出力端に連結された第3NMOSトランジスタと、前記第1キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第2キャパシタの出力端及び前記第3NMOSトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第4NMOSトランジスタと、から構成され、前記下方側ポンプ段は、前記第2クロック信号が入力端に印加する第3キャパシタと、前記第2高電圧クロック信号が入力端に印加する第4キャパシタと、前記第3キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第4キャパシタの出力端に連結された第5NMOSトランジスタと、前記第3キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第4キャパシタの出力端及び前記第5NMOSトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第6NMOSトランジスタと、から構成され、前記上方側ポンプ段の第3NMOSトランジスタのドレイン端子と前記下方側ポンプ段の第5NMOSトランジスタのゲート端子とが連結され、前記上方側ポンプ段の第3NMOSトランジスタのゲート端子と前記下方側ポンプ段の第5NMOSトランジスタのドレイン端子とが連結され、初段のポンプ段の上方側ポンプ段の第1キャパシタの出力端に前記第1NMOSトランジスタのソース端子及び前記第2NMOSトランジスタのゲート端子が連結され、初段のポンプ段の下方側ポンプ段の第3キャパシタの出力端に前記第1NMOSトランジスタのゲート端子及び前記第2NMOSトランジスタのソース端子が連結される。
【0014】
請求項4に記載の発明では、前記電圧調整部は、前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第7NMOSトランジスタと、前記第7NMOSトランジスタのドレイン端子に一方端が連結された第1抵抗と、前記第1抵抗の他方端に一方端が連結された第2抵抗と、前記第1抵抗と前記第2抵抗間の信号の電圧と基準電圧とを比較して、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整して出力する比較器と、ソース端子は前記第2抵抗の他方端に連結され、前記チャージポンプ部の高電圧信号がドレイン端子に印加され、前記比較器の電圧調整信号がゲート端子に印加されて、前記比較器の電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する第8NMOSトランジスタと、から構成される。
【0015】
請求項5に記載の発明では、前記高電圧クロック発生部は、前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第9NMOSトランジスタと、前記第9NMOSトランジスタのドレイン端子にソース端子がそれぞれ連結され、前記第2,第1クロック信号がゲート端子にそれぞれ印加する第10,第11NMOSトランジスタと、該第10,第11NMOSトランジスタのドレイン端子にドレイン端子がそれぞれ連結され、前記電圧調整部の電圧調整信号がソース端子にそれぞれ印加する第1,第2PMOSトランジスタと、を備え、前記第1PMOSトランジスタのゲート端子は前記第2PMOSトランジスタのドレイン端子と連結され、前記第2PMOSトランジスタのゲート端子は前記第1PMOSトランジスタのドレイン端子と連結され、前記第1,第2PMOSトランジスタのドレイン端子から前記第1,第2高電圧クロック信号を前記チャージポンプ部にそれぞれ出力するように構成される。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を図面を用いて説明する。
本実施形態に係る高電圧発生回路は、図1に示したように、外部のクロック発生部(図示されず)から印加する第1,第2クロック信号CLKX,CLKYと、後述する高電圧クロック発生部300から出力される第1,第2高電圧クロック信号HCLKX,HCLKYにより、外部電源電圧VDDをポンピング及びプリチャージして高電圧信号VOUTを発生するチャージポンプ部100と、外部から印加するイネーブル信号ENにより電圧調整信号VCSを発生し、前記チャージポンプ部100の高電圧信号VOUTの出力レベルに応じて前記電圧調整信号VCSの出力レベルを調整し、該調整された電圧調整信号VCSにより前記チャージポンプ部100の高電圧信号VOUTを一定な電圧レベルに調整して、最終出力信号VREGを外部のメモリセル(図示されず)に出力する電圧調整部200と、前記外部から印加するイネーブル信号ENにより動作し、前記外部から印加する第1,第2クロック信号CLKX,CLKYを前記電圧調整部200からの電圧調整信号VCSの出力レベルに応じてレベルシフティングして、第1,第2高電圧クロック信号HCLKX,HCLKYを前記チャージポンプ部100に出力する高電圧クロック発生部300と、から構成されている。
【0017】
前記チャージポンプ部100は、外部電源電圧VDDがドレイン端子にそれぞれ印加する第1,第2NMOSトランジスタであるNMOSトランジスタN1,N2と、NMOSトランジスタN1,N2と出力端との間に従属接続される複数のポンプ段として第1ポンプ段10〜第4ポンプ段40とを備え、初段の第1ポンプ段10は、前記NMOSトランジスタN1,N2のゲート端子及びソース端子に連結され、前記第1,第2クロック信号CLKX,CLKY及び前記第1,第2高電圧クロック信号HCLKX,HCLKYにより、前記NMOSトランジスタN1,N2を通って入力する前記外部電源電圧VDDをポンピング及びプリチャージして出力し、その他の第2ポンプ段20〜第4ポンプ段40は、前記第1,第2クロック信号CLKX,CLKY及び前記第1,第2高電圧クロック信号HCLKX,HCLKYにより、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージし、最終段の第4ポンプ段40から出力されるポンピング電圧による高電圧信号VOUTを前記電圧調整部200に出力するよう構成される。
【0018】
前記複数の第1ポンプ段10〜第4ポンプ段40は、上方側ポンプ段10a,20a,30a,40a及び下方側ポンプ段10b,20b,30b,40bをそれぞれ備え、奇数番目のポンプ段である第1ポンプ段10及び第3ポンプ段30の上方側ポンプ段10a,30a並びに偶数番目のポンプ段である第2ポンプ段20及び第4ポンプ段40の下方側ポンプ段20b,40bは、前記第1クロック信号CLKX及び前記第1高電圧クロック信号HCLKXでポンピングを行うときに、奇数番目の第1ポンプ段10及び第3ポンプ段30の下方側ポンプ段10b,30b並びに偶数番目の第2ポンプ段20及び第4ポンプ段40の上方側ポンプ段20a,40aは、前記第2クロック信号CLKY及び前記第2高電圧クロック信号HCLKYでプリチャージを行うように連結されている。
【0019】
また、第1ポンプ段10及び第3ポンプ段30の上方側ポンプ段10a,30a並びに偶数番目のポンプ段である第2ポンプ段20及び第4ポンプ段40の下方側ポンプ段20b,40bのポンピング動作と、第1ポンプ段10及び第3ポンプ段30の下方側ポンプ段10b,30b並びに偶数番目の第2ポンプ段20及び第4ポンプ段40の上方側ポンプ段20a,40aのプリチャージ動作とは、交互に行われる。
【0020】
具体的には、前記第1ポンプ段10は、NMOSトランジスタN1のソース端子及びNMOSトランジスタN2のゲート端子に連結され、第1クロック信号CLKX及び高電圧クロック発生部300から出力する第1高電圧クロック信号HCLKXによりポンピング及びプリチャージを行う上方側ポンプ段10aと、NMOSトランジスタN1のゲート端子及びNMOSトランジスタN2のソース端子に連結され、第2クロック信号CLKY及び高電圧クロック発生部300から出力する第2高電圧クロック信号HCLKYによりポンピング及びプリチャージを行う下方側ポンプ段10bと、から構成されている。
【0021】
前記上方側ポンプ段10aは、第1クロック信号CLKXが入力端に印加する第1キャパシタであるキャパシタC1と、前記高電圧クロック発生部300からの第1高電圧クロック信号HCLKXが入力端に印加する第2キャパシタであるキャパシタC2と、キャパシタC1の出力端にドレイン端子が連結され、ソース端子はキャパシタC2の出力端に連結された第3NMOSトランジスタであるNMOSトランジスタN3と、前記キャパシタC1の出力端にドレイン端子が連結され、ゲート端子はキャパシタC2の出力端及びNMOSトランジスタN3のソース端子に連結され、ソース端子を介して次段の第2ポンプ段20にポンピング電圧を出力する第4NMOSトランジスタであるNMOSトランジスタN4と、から構成されている。
【0022】
一方、前記下方側ポンプ段10bは、第2クロック信号CLKYが入力端に印加する第3キャパシタであるキャパシタC3と、前記高電圧クロック発生部300からの第2高電圧クロック信号HCLKYが入力端に印加する第4キャパシタであるキャパシタC4と、キャパシタC3の出力端にドレイン端子が連結され、ソース端子はキャパシタC4の出力端に連結された第5NMOSトランジスタであるNMOSトランジスタN5と、キャパシタC3の出力端にドレイン端子が連結され、ゲート端子はキャパシタC4の出力端及びNMOSトランジスタN5のソース端子に連結され、ソース端子を介して次段の第2ポンプ段20にポンピング電圧を出力する第6NMOSトランジスタであるNMOSトランジスタN6と、から構成されている。
【0023】
また、上方側ポンプ段10aのNMOSトランジスタN3のドレイン端子と下方側ポンプ段10bのNMOSトランジスタN5のゲート端子とが連結され、上方側ポンプ段10aのNMOSトランジスタN3のゲート端子と下方側ポンプ段10bのNMOSトランジスタN5のドレイン端子とが連結されている。
【0024】
第2ポンプ段20〜第4ポンプ段40は、第1ポンプ段10と同様に構成されており、前記第1〜第4ポンプ段10〜40は、順次、従属接続されている。また、第1ポンプ段10の上下方側ポンプ段10a,10b、第2ポンプ段20の上下方側ポンプ段20a,20b、第3ポンプ段30の上下方側ポンプ段30a,30b、及び第4ポンプ段40の上下方側ポンプ段40a,40bは、それぞれ対向して対称に連結されている。
【0025】
尚、第1ポンプ段10においては、上方側ポンプ段10aのキャパシタC1の出力端にNMOSトランジスタN1のソース端子及びNMOSトランジスタN2のゲート端子が連結され、下方側ポンプ段10bのキャパシタC3の出力端にNMOSトランジスタN1のゲート端子及びNMOSトランジスタN2のソース端子が連結されている。
【0026】
ここで、前記第1ポンプ段10〜第4ポンプ段40のキャパシタC1,C3,C5,C7,C9,C11,C13,C15はいわゆるポンプキャパシタであり、キャパシタC2,C4,C6,C8,C10,C12,C14,C16はいわゆるゲートポンプキャパシタであり、NMOSトランジスタN4,N6,N8,N10,N12,,N14,N16,N18はいわゆる伝送(Transfer)トランジスタである。
【0027】
前記電圧調整部200は、外部からイネーブル信号ENがゲート端子に印加し、ソース端子には接地電圧VSSが印加する第7NMOSトランジスタであるNMOSトランジスタN19と、該NMOSトランジスタN19のドレイン端子に一方端が連結された第1抵抗である抵抗R1と、該抵抗R1の他方端に一方端が連結された第2抵抗である抵抗R2と、前記抵抗R1と抵抗R2間のノードAの信号の電圧Vreg_refと基準電圧Vrefとを比較して、前記チャージポンプ部100の高電圧信号VOUTの出力レベルに応じて前記電圧調整信号VCSの出力レベルを調整して出力する比較器OPと、ソース端子は前記抵抗R2の他方端に連結され、前記チャージポンプ部100の高電圧信号VOUTがドレイン端子に印加され、前記比較器OPの電圧調整信号VCSがゲート端子に印加されて、該比較器OPの電圧調整信号VCSにより前記チャージポンプ部100の高電圧信号VOUTを一定なレベルに調整して、最終出力信号VREGを外部のメモリセル(図示されず)に出力する第8NMOSトランジスタであるNMOSトランジスタN20と、から構成されている。
【0028】
前記高電圧クロック発生部300は、外部のイネーブル信号ENがゲート端子に印加し、ソース端子には接地電圧VSSが印加する第9NMOSトランジスタであるNMOSトランジスタN21と、該NMOSトランジスタN21のドレイン端子にソース端子がそれぞれ連結され、外部のクロック発生部(図示されず)から出力される第2,第1クロック信号CLKY,CLKXがゲート端子にそれぞれ印加する第10,第11NMOSトランジスタであるNMOSトランジスタN22,N23と、それらNMOSトランジスタN22,N23のドレイン端子にドレイン端子がそれぞれ連結され、電圧調整部200の比較器OPから出力する電圧調整信号VCSが各ソース端子にそれぞれ印加する第1,第2PMOSトランジスタであるPMOSトランジスタP1,P2と、から構成されている。PMOSトランジスタP1のゲート端子はPMOSトランジスタP2のドレイン端子と連結され、PMOSトランジスタP2のゲート端子はPMOSトランジスタP1のドレイン端子と連結され、PMOSトランジスタP1のドレイン端子とNMOSトランジスタN22のドレイン端子とが連結されたノードBから第1高電圧クロック信号HCLKXをチャージポンプ部100に出力し、前記PMOSトランジスタP2のドレイン端子とNMOSトランジスタN23のドレイン端子とが連結されたノードCから第2高電圧クロック信号HCLKYをチャージポンプ部100に出力するようになっている。
【0029】
以下、このように構成された本実施形態に係る高電圧発生回路の動作を、図面を用いて説明する。
図1に示したように、チャージポンプ部100の第1〜第4ポンプ段10〜40は、外部のクロック発生部(図示されず)から入力する第1,第2クロック信号CLKX,CLKY及び高電圧クロック発生部300から入力する第1,第2高電圧クロック信号HCLKX,HCLKYにより、ポンピング動作とプリチャージ動作とを交互に行って高電圧を発生する。
【0030】
即ち、第1〜第4ポンプ段10〜40のポンプキャパシタであるキャパシタC1,C3,C5,C7,C9,C11,C13,C15は、第1,第2クロック信号CLKX,CLKYがローレベルのときはプリチャージ動作を行い、第1,第2クロック信号CLKX,CLKYがハイレベルのときはポンピング動作を行って次段のポンプ段に電流を伝達する。このとき、第1,第2クロック信号CLKX,CLKYは相異な位相で入力するので、対向する上方側ポンプ段10aと下方側ポンプ段10b、上方側ポンプ段20aと下方側ポンプ段20b、上方側ポンプ段30aと下方側ポンプ段30b、及び上方側ポンプ段40aと下方側ポンプ段40bは、それぞれポンピング動作及びプリチャージ動作を交互に行う。
【0031】
第1,第2高電圧クロック信号HCLKX,HCLKYは、前記第1,第2クロック信号CLKX,CLKYと位相が同様であるが、電圧の大きさは異なる。例えば、外部のクロック信号発生部(図示されず)から入力する第1クロック信号CLKXがハイレベルであるとき、第1ポンプ段10の上方側ポンプ段10aはポンピング動作を行う。
【0032】
一方、第2クロック信号CLKYはローレベルであるので、NMOSトランジスタN2がターンオンされ、下方側ポンプ段10bのポンピングを行うキャパシタC3の出力端は、外部電源電圧VDDのレベルに充分にプリチャージされる。
【0033】
同時に、上方側ポンプ段10aのポンピング動作でNMOSトランジスタN5もターンオンされ、ゲートポンプ用のキャパシタC4の出力端も外部電源電圧VDDレベルにプリチャージされる。
【0034】
このとき、第1クロック信号CLKXがハイレベルであるので、第2ポンプ段20の下方側ポンプ段20bはポンピング動作を行う。且つ、第1ポンプ段10の下方側ポンプ段10bのNMOSトランジスタN6のゲート端子は外部電圧VDDレベルであるのでターンオフされ、ポンピングを行うキャパシタC7からキャパシタC3への電荷の伝達はない。
【0035】
次いで、前記第2クロック信号CLKYがハイレベルに変換されると、下方側ポンプ段10bのキャパシタC3はポンピング動作を行い、キャパシタC3の出力端は、外部電源電圧VDDの2倍の電圧レベルに上昇する。
【0036】
同時に、高電圧クロック発生部300から入力する第2高電圧クロック信号HCLKYもハイレベルであるので、ゲートポンプ用のキャパシタC4もポンピング動作を行い、NMOSトランジスタN6のゲート電圧を2VDD+αのレベルに上昇させる。
【0037】
このとき、前記第2高電圧クロック信号HCLKYの電圧レベルは、VDD+αであり、ポンピング動作に従って変化され、αの最大値は外部電源電圧VDDレベルになる。
【0038】
このように、第1ポンプ段10の下方側ポンプ段10bがポンピング動作を行うとき、外部から入力する第1クロック信号CLKXはローレベルであるので、第1ポンプ段10の上方側ポンプ段10aはプリチャージ動作を行い、NMOSトランジスタN2及びNMOSトランジスタN5はターンオフされる。このとき、NMOSトランジスタN6のゲート電圧がキャパシタC3の出力端の電圧よりもα(約VDD)だけ高いためターンオンされ、キャパシタC3でポンピングされた電荷が、NMOSトランジスタN6を通ってキャパシタC7に、電圧降下無く全て伝達される。同時に、第2ポンプ段20の下方側ポンプ段20bは、第1クロック信号CLKXがローレベルであるので、プリチャージ動作を行う。
【0039】
次いで、第1クロック信号CLKXが再びハイレベルに変換し、第2クロック信号CLKYが再びローレベルに変換すると、第1ポンプ段10の上方側ポンプ段10aはポンピング動作を行い、下方側ポンプ段10bはプリチャージ動作を行う。また、第2ポンプ段20の下方側ポンプ段20bはポンピング動作を行うので、該下方側ポンプ段20bのNMOSトランジスタN10を経て第3ポンプ段30の下方側ポンプ段30bに出力されるポンピング電圧は、下方側ポンプ段30bのキャパシタC11をプリチャージさせる。
【0040】
このようにして、第1ポンプ段10〜第4ポンプ段40は、ポンピング動作及びプリチャージ動作を交互に行って、高電圧信号VOUTを出力する。即ち、奇数番目の第1,第3ポンプ段10,30の下方側ポンプ段10b,30b及び偶数番目の第2,第4ポンプ段20,40の上方側ポンプ段10a,40aが、ローレベルの第2クロック信号CLKY及び第2高電圧クロック信号HCLKYによりプリチャージ動作を行うとき、奇数番目の第1,第3ポンプ段10,30の上方側ポンプ段10a,30a及び偶数番目の第2,第4ポンプ段20,40の下方側ポンプ段20b、40bは、ハイレベルの第1クロック信号CLKY及び第1高電圧クロック信号HCLKYによりポンピング動作を行う。前記第1,第2クロック信号の位相が変化すると、下方側ポンプ段10b,30b及び上方側ポンプ段10a,40aと、上方側ポンプ段10a,30a及び下方側ポンプ段20b、40bとは、相異な動作を行う。
【0041】
このとき、前記チャージポンプ部100から出力する高電圧信号VOUTは、以下の式(1)を満足させる電圧レベルになることが理想的である。
VOUT=(n+1)VDD ・・・(1)
ここで、nは、段数を示す。
【0042】
一方、電圧調整部200は、チャージポンプ部100の高電圧信号VOUTを一定の電圧レベルに調整して外部に出力する。
即ち、初期には外部から印加するイネーブル信号ENにより、NMOSトランジスタN19がターンオンして、ローレベルの信号の電圧Vreg_ref(接地電圧VSSレベル)が比較器OPに入力する。該比較器OPは、基準電圧Vrefとローレベルの信号の電圧Vreg_refとを比較し、基準電圧Vrefと電圧Vreg_refとの差に応じた電圧調整信号VCSを出力する。
【0043】
次いで、該比較器OPの電圧調整信号VCSにより、NMOSトランジスタN20がターンオンし、チャージポンプ部100の高電圧信号VOUTが調整されて、最終出力信号VREGが外部のメモリセル(図示されず)に出力される。
【0044】
該チャージポンプ部100の高電圧信号VOUTは、抵抗R1,R2により制御され、比較器OPは、図2(d)に示したような電圧降下された電圧Vreg_refと基準電圧Vrefとを比較して、電圧調整信号VCSを出力する。
【0045】
該比較結果である電圧調整信号VCSにより、NMOSトランジスタN20のターンオンされる程度が異なるため、外部に出力される最終出力信号VREGは、設計時に予め設定した電圧レベルに近接して出力される。
【0046】
ここで、設計時に予め設定した高電圧信号VOUTの電圧レベルは、以下の式(2)を満足させる電圧レベルであり、mは任意の値に決定できる。
VOUT=VREG+m ・・・(2)
尚、本実施形態では、mを1Vに設定している。
【0047】
即ち、前記チャージポンプ部100から出力する高電圧信号VOUTの電圧レベルが設計時に設定された電圧レベルよりも高いと、比較器OPの電圧調整信号VCSの電圧レベルが低くなる。従って、該電圧調整信号VCSによりNMOSトランジスタN20が制御され、最終出力信号VREGは、前記設計時に予め設定された電圧レベルよりも高くならないため、一定な最終出力信号VREGが出力される。
【0048】
一方、前記チャージポンプ部100から出力する高電圧信号VOUTの電圧レベルが設計時に設定された電圧レベルよりも低いと、比較器OPの電圧調整信号VCSの電圧レベルが高くなる。従って、該出力信号VCSによりNMOSトランジスタN20が制御され、最終出力信号VREGは、前記設計時に予め設定された電圧レベルよりも低くならないため、一定な最終出力信号VREGが出力される。
【0049】
同時に、該比較器OPの電圧調整信号VCSは高電圧クロック発生部300に印加され、該高電圧クロック発生部300は、比較器OPの電圧調整信号VCSにより、外部のクロック発生部(図示されず)から入力する図2(a),(b)に示したような、第1,第2クロック信号CLKX,CLKYの電圧レベルを調整して、チャージポンプ部100に出力する。
【0050】
即ち、この場合、チャージポンプ部100の高電圧信号VOUTの電圧レベルが設定された電圧レベルよりも低くなるに従い、比較器OPの電圧調整信号VCSの電圧レベル(最大は2VDD)が高くなると、図2(e),(f)に示したように、前記高電圧クロック発生部300から出力する第1,第2高電圧クロック信号HCLKX,HCLKYの電圧レベルも高くなる。
【0051】
第1,第2高電圧クロック信号HCLKX,HCLKYは、前記チャージポンプ部100に入力されて、伝送用のNMOSトランジスタN4,N6,N8,N10,N12,N14,N16,N18のゲート端子の電圧レベルを、ドレイン端子の電圧レベルよりも、最大、外部電源電圧VDDだけ高くし、それらNMOSトランジスタN4,N6,N8,N10,N12,N14,N16,N18は、ポンピングされた電荷を電圧降下無しに次段のポンプ段に全て伝達させるため、図2(c)に示すように、チャージポンプ部100の高電圧信号VOUTの電圧レベルは上昇する。
【0052】
一方、チャージポンプ部100の高電圧信号VOUTの電圧レベルが設定された電圧レベルよりも高くなるに従い、比較器OPの電圧調整信号VCSの電圧レベルが低くなり始めると、図2(e),(f)に示したように、高電圧クロック発生部300から出力する、第1,第2クロック信号HCLKX,HCLKYの電圧レベルも、最小の0Vまで低くなる。
【0053】
第1,第2高電圧クロック信号HCLKX,HCLKYの電圧レベルが低くなるに従い、チャージポンプ部100の伝送用のNMOSトランジスタN4,N6,N8,N10,N12,N14,N16,N18のゲート端子の電圧がドレイン端子の電圧よりも低くなり、NMOSトランジスタN4,N6,N8,N10,N12,N14,N16,N18には電圧降下が発生するため、ポンピングされた電荷は次段のポンプ段に伝達されない。よって、チャージポンプ部100の高電圧信号VOUTの電圧レベルは低下される。
【0054】
このように、高電圧クロック発生部300は、チャージポンプ部100から出力する高電圧信号VOUTの電圧レベルが調整されるように、電圧調整部200から出力する電圧調整信号VCSにより、外部のクロック発生部(図示されず)から入力する、図2(a),(b)の第1,第2クロック信号CLKX,CLKYの電圧レベルを変化させて、図2(e),(f)の第1,第2高電圧クロック信号HCLKX,HCLKYをチャージポンプ部100に出力し、該チャージポンプ部100はこのような動作を反復して行う。
【0055】
従って、外部電源電圧VDD又はチャージポンプ部100の負荷(Loading)が変化するに従い、該チャージポンプ部100から出力される高電圧信号VOUTの大きさが変化されるが、上述した動作が反復して行われるため、外部のメモリセル(図示されず)に最終的に出力される信号VREGの電圧レベルは一定に維持される。
【0056】
【発明の効果】
以上説明したように、本発明に係る高電圧発生回路によれば、メモリセルへのプログラム動作又は消去動作時に必要な高電圧及び高電流を生成するとき、外部電源電圧の変化に拘らずに出力電圧を一定に維持させて、不必要な電力消耗を減らし得るという効果がある。
【図面の簡単な説明】
【図1】本発明に係る高電圧発生回路の一実施形態の構成図である。
【図2】図1の各出力波形図である。
【図3】従来の高電圧発生回路の構成図である。
【図4】図3におけるクロック信号波形図である。
【符号の説明】
100 チャージポンプ部
200 電圧調整部
300 高電圧クロック発生部
10,20,30,40 第1〜第4ポンプ段
10a,20a,30a,40a 上方側ポンプ段
10b,20b,30b,40b 下方側ポンプ段
Claims (5)
- 外部から印加する第1,第2クロック信号及び該第1,第2クロック信号により生成される第1,第2高電圧クロック信号により、外部電源電圧をポンピング及びプリチャージして高電圧信号を発生するチャージポンプ部と、
外部から印加するイネーブル信号により動作して電圧調整信号を発生し、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整し、該調整された電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する電圧調整部と、
前記イネーブル信号により動作し、前記外部から印加する第1、第2クロック信号を前記電圧調整部の電圧調整信号の出力レベルに応じてレベルシフティングして、前記第1,第2高電圧クロック信号を生成して前記チャージポンプ部に出力する高電圧クロック発生部と、
から構成され、
前記チャージポンプ部は複数のポンプ段を備え、
初段のポンプ段は、前記第1,第2クロック信号及び前記第1,第2高電圧クロック信号により、前記外部電源電圧をポンピング及びプリチャージして出力し、
前記初段のポンプ段以外のポンプ段は、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージして最終段のポンプ段から出力し、
複数の前記ポンプ段は、上方側ポンプ段及び下方側ポンプ段をそれぞれ備え、
奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がポンピングを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がプリチャージを行い、且つ、
奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段がプリチャージを行うときに、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段がポンピングを行うように、
前記第1クロック信号及び前記第1高電圧クロック信号が、奇数番目のポンプ段の上方側ポンプ段及び偶数番目のポンプ段の下方側ポンプ段に入力され、且つ、前記第2クロック信号及び前記第2高電圧クロック信号が、奇数番目のポンプ段の下方側ポンプ段及び偶数番目のポンプ段の上方側ポンプ段に入力されることを特徴とする高電圧発生回路。 - 前記チャージポンプ部は、
前記外部電源電圧がドレイン端子にそれぞれ印加する第1,第2NMOSトランジスタと、
前記第1、第2NMOSトランジスタと出力端との間に従属接続される前記複数のポンプ段とを備え、
前記初段のポンプ段は、前記第1,第2NMOSトランジスタのゲート端子及びソース端子に連結され、前記第1,第2クロック信号及び前記第1,第2高電圧クロック信号により、前記第1,第2NMOSトランジスタを通って入力する前記外部電源電圧をポンピング及びプリチャージして出力し、
前記初段のポンプ段以外のポンプ段は、前記第1,第2クロック信号及び前記第1,第2高電圧クロック信号により、前段のポンプ段から出力されるポンピング電圧をポンピング及びプリチャージし、
前記最終段のポンプ段から出力されるポンピング電圧による高電圧信号を前記電圧調整部に出力するよう構成されたことを特徴とする請求項1記載の高電圧発生回路。 - 前記上方側ポンプ段は、
前記第1クロック信号が入力端に印加する第1キャパシタと、
前記第1高電圧クロック信号が入力端に印加する第2キャパシタと、
前記第1キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第2キャパシタの出力端に連結された第3NMOSトランジスタと、
前記第1キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第2キャパシタの出力端及び前記第3NMOSトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第4NMOSトランジスタと、から構成され、
前記下方側ポンプ段は、
前記第2クロック信号が入力端に印加する第3キャパシタと、
前記第2高電圧クロック信号が入力端に印加する第4キャパシタと、
前記第3キャパシタの出力端にドレイン端子が連結され、ソース端子は前記第4キャパシタの出力端に連結された第5NMOSトランジスタと、
前記第3キャパシタの出力端にドレイン端子が連結され、ゲート端子は前記第4キャパシタの出力端及び前記第5NMOSトランジスタのソース端子に連結され、ソース端子を介して次段のポンプ段にポンピング電圧を出力する第6NMOSトランジスタと、から構成され、
前記上方側ポンプ段の第3NMOSトランジスタのドレイン端子と前記下方側ポンプ段の第5NMOSトランジスタのゲート端子とが連結され、前記上方側ポンプ段の第3NMOSトランジスタのゲート端子と前記下方側ポンプ段の第5NMOSトランジスタのドレイン端子とが連結され、
初段のポンプ段の上方側ポンプ段の第1キャパシタの出力端に前記第1NMOSトランジスタのソース端子及び前記第2NMOSトランジスタのゲート端子が連結され、初段のポンプ段の下方側ポンプ段の第3キャパシタの出力端に前記第1NMOSトランジスタのゲート端子及び前記第2NMOSトランジスタのソース端子が連結されたことを特徴とする請求項1記載の高電圧発生回路。 - 前記電圧調整部は、
前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第7NMOSトランジスタと、
前記第7NMOSトランジスタのドレイン端子に一方端が連結された第1抵抗と、
前記第1抵抗の他方端に一方端が連結された第2抵抗と、
前記第1抵抗と前記第2抵抗間の信号の電圧と基準電圧とを比較して、前記チャージポンプ部の高電圧信号の出力レベルに応じて前記電圧調整信号の出力レベルを調整して出力する比較器と、
ソース端子は前記第2抵抗の他方端に連結され、前記チャージポンプ部の高電圧信号がドレイン端子に印加され、前記比較器の電圧調整信号がゲート端子に印加されて、前記比較器の電圧調整信号により前記チャージポンプ部の高電圧信号を一定な電圧レベルに調整して、最終出力信号を外部に出力する第8NMOSトランジスタと、
から構成されたことを特徴とする請求項1〜請求項3のいずれか1つに記載の高電圧発生回路。 - 前記高電圧クロック発生部は、
前記イネーブル信号がゲート端子に印加し、ソース端子には接地電圧が印加する第9NMOSトランジスタと、
前記第9NMOSトランジスタのドレイン端子にソース端子がそれぞれ連結され、前記第2,第1クロック信号がゲート端子にそれぞれ印加する第10,第11NMOSトランジスタと、
該第10,第11NMOSトランジスタのドレイン端子にドレイン端子がそれぞれ連結され、前記電圧調整部の電圧調整信号がソース端子にそれぞれ印加する第1,第2PMOSトランジスタと、を備え、
前記第1PMOSトランジスタのゲート端子は前記第2PMOSトランジスタのドレイン端子と連結され、前記第2PMOSトランジスタのゲート端子は前記第1PMOSトランジスタのドレイン端子と連結され、前記第1,第2PMOSトランジスタのドレイン端子から前記第1,第2高電圧クロック信号を前記チャージポンプ部にそれぞれ出力するように構成されたことを特徴とする請求項1〜請求項4のいずれか1つに記載の高電圧発生回路。
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