JP2011238103A - 電源回路 - Google Patents

Abstract

【課題】回路規模を増大させることなく、要求に応じた複数の電源を選択的に生成すること。
【解決手段】本発明にかかる電源回路は、出力電圧ＶＯＵＴＡを分圧する第１のフィードバック回路と、出力電圧ＶＯＵＴＢを分圧する第２のフィードバック回路と、第１及び第２のフィードバック回路から出力される分圧電圧のいずれかを切替制御信号に基づいて選択し、出力する第１の選択回路と、第１の選択回路によって選択された分圧電圧と、基準電圧と、を比較し、比較結果に応じた電圧を出力するオペアンプ１と、オペアンプ１の出力電圧に応じた出力電圧ＶＯＵＴＡを生成するトランジスタＭＮ１と、オペアンプ１の出力電圧に応じた出力電圧ＶＯＵＴＢを生成するトランジスタＭＮ２と、切替制御信号に基づいて選択されたトランジスタＭＮ１、ＭＮ２のいずれかのゲートに対し、オペアンプ１の出力電圧を出力する第２の選択回路と、を備える。
【選択図】図１

Description

本発明は、電源回路に関し、特に駆動能力の異なる複数の電源を生成する電源回路に関する。

近年、半導体集積回路の高集積化及び小面積化が進んでいる。特に、通信分野では、転送速度を上げるために新しい通信規格が規格化されている。したがって、半導体集積回路は、例えば、新規格のＵＳＢ３．０に対応可能な内部回路と、旧規格のＵＳＢ２．０に対応可能な内部回路と、を混載する必要が生じている。それに伴い、各内部回路の要求に応じた複数の電源（バイアス電圧、バイアス電流を含む）を選択的に生成可能な電源回路が求められている。

例えば、電源回路は、ある内部回路を駆動するための電源を生成する場合、重い負荷に対応するため、高い駆動能力の電源を生成する必要がある。また、電源回路は、ある内部回路に対してバイアス電圧やバイアス電流を供給する場合、軽い負荷のため駆動能力を重視しなくて良いが、高精度の電源（バイアス電圧、バイアス電流）を生成する必要がある。このように、電源回路は、接続先の負荷に応じた複数の電源を選択的に生成する必要がある。

特許文献１〜特許文献４に、関連する技術が開示されている。

特許文献１に開示されている関連する技術の不揮発性半導体記憶装置は、レギュレート比の異なる複数のレギュレータ回路を備え、それぞれの出力を選択的に切り替えることにより、所望の電源をメモリセルアレイに対して供給する。

特許文献２に開示されている関連する技術の電源装置は、出力電圧を生成するレギュレータ回路と、レギュレータ回路の出力電圧を分圧して当該レギュレータ回路にフィードバックする抵抗回路と、を備える。この電源装置は、負荷に対する電源供給において、所定箇所の電圧レベルが所定の閾値以上となった場合、抵抗回路の分圧比を制御することにより、レギュレータ回路の出力電圧を第二電圧レベルから第一電圧レベルに切り替える。なお、レギュレータ回路は、抵抗回路からの帰還電圧（分圧電圧）と基準電圧とを比較する誤差増幅器と、誤差増幅器の出力結果に応じた電流が流れるトランジスタＱ１と、を備える。そして、レギュレータ回路は、トランジスタＱ１に流れる電流に応じた出力電圧を生成する。

特許文献３に開示されている関連する技術の電源電圧制御回路は、ボルテージレギュレータ回路において、第１の基準電圧と出力端子の出力電圧とを比較し、当該出力端子の出力電圧を第１の基準電圧に近づけるように調整するオペアンプを備える。そして、この電源電圧制御回路は、電圧レベルの異なる第１及び第２の電源端子のいずれかを選択的に出力端子に接続することにより、当該出力端子の出力電圧の電圧レベルを切り替える。

特許文献４に開示されている関連する技術のレギュレータ回路は、基準電圧出力部と、抵抗分圧回路（フィードバック回路）と、電圧検出コンパレータと、第１及び第２のアンプ回路と、を備える。基準電圧出力部は基準電圧を出力する。抵抗分圧回路は、出力端子に現れる電圧を分圧して電圧レベルの異なる第１及び第２の分圧電圧を出力する。電圧検出コンパレータは、第２の分圧電圧と基準電圧とに基づいて、第２の分圧電圧の検出結果を出力する。第１のアンプ回路は、基準電圧と第１の基準電圧とを比較し、その比較結果に基づいて前記出力端子の出力電圧を制御する。第２のアンプ回路は、基準電圧と第２の基準電圧とを比較し、その比較結果に基づいて前記出力端子の出力電圧を制御する。このレギュレータ回路は、電圧検出コンパレータの検出結果に基づいて、第１及び第２のアンプ回路のいずれか一方を駆動する。また、特許文献４には、第１のアンプ回路がコンパレータを有し、第２のアンプ回路がコンパレータを有さない回路構成が開示されている（特許文献４の図６参照）。

特開２００３−３３８１８７号公報 特開２００９−０１５３８０号公報 特開２００７−３３４４００号公報 特開２００８−１５８７４４号公報

しかし、従来技術の電源回路では、以下のような問題があった。特許文献１に示す回路は、所望の電源を生成するために複数のレギュレータ回路を備えるため、回路規模が増大するという問題があった。

特許文献２に示す回路では、誤差増幅器と、トランジスタＱ１と、抵抗回路と、が１つのフィードバックループを形成する。そのため、レギュレータ回路によって生成される出力電圧の駆動能力は、トランジスタＱ１に依存してしまう。したがって、特許文献２に示す回路は、接続先の負荷がトランジスタＱ１の駆動能力を超えて大きく変動する場合、要求に応じた駆動能力の電源を生成することができないという問題があった。言い換えると、特許文献２に示す回路は、要求に応じた複数の電源を選択的に生成することができないという問題があった。

特許文献３に示す回路は、出力端子の出力電圧を分圧する抵抗回路を備えていない。そのため、特許文献３に示す回路は、当該出力電圧の駆動能力を自由に調整することができないという問題があった。つまり、特許文献３に示す回路は、要求に応じた複数の電源を選択的に生成することができないという問題があった。

特許文献４に示す回路は、出力端子の出力電圧を分圧する抵抗回路を備えている。しかし、当該抵抗回路は２つのアンプ回路によって共用されている。そのため、特許文献４に示す回路は、アンプ回路ごとに駆動能力を自由に調整することができないという問題があった。つまり、特許文献４に示す回路は、要求に応じた複数の電源を選択的に生成することができないという問題があった。

以上のように、従来技術の電源回路では、要求に応じた複数の電源を選択的に生成することができない等の問題があった。

本発明にかかる電源回路は、第１の外部出力端子の出力電圧を分圧し、第１のフィードバック電圧を生成する第１のフィードバック回路と、第２の外部出力端子の出力電圧を分圧し、前記第１のフィードバック電圧と異なる第２のフィードバック電圧を生成する第２のフィードバック回路と、外部からの切替制御信号に基づいて前記第１及び第２のフィードバック電圧のいずれかを選択し、出力する第１の選択回路と、前記第１の選択回路によって選択されたフィードバック電圧と、基準電圧と、を比較し、比較結果に応じた電圧を出力するオペアンプと、前記オペアンプの出力電圧に応じた電圧を、前記第１の外部出力端子の出力電圧として生成する第１のトランジスタと、前記オペアンプの出力電圧に応じた電圧を、前記第２の外部出力端子の出力電圧として生成する第２のトランジスタと、前記切替制御信号に基づいて選択された前記第１及び第２のトランジスタのいずれかの制御端子に対し、前記オペアンプの出力電圧を出力する第２の選択回路と、を備える。

上述のような回路構成により、回路規模を増大させることなく、要求に応じた複数の電源を選択的に生成することができる。

本発明により、回路規模を増大させることなく、要求に応じた複数の電源を選択的に生成することが可能な電源回路を提供することができる。

本発明の実施の形態１にかかる電源回路を示す回路図である。 本発明の実施の形態１にかかる電源回路のレギュレータ回路部分を示す回路図である。 本発明の実施の形態１にかかる電源回路のバイアス回路部分を示す回路図である。 本発明の実施の形態２にかかる電源回路を示す回路図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図１は、本発明の実施の形態１にかかる電源回路の回路図である。本実施の形態にかかる電源回路は、１つのオペアンプを共用する複数のフィードバック回路及び対応する複数の出力回路を備えることにより、回路規模を増大させることなく、要求に応じた複数の電源を選択的に生成することを特徴とする。なお、本実施の形態では、図１に示す回路が、高い駆動能力の電源と、駆動能力を重視せず高い精度の電源（定電圧、定電流）と、を選択的に生成する場合を例に説明する。

図１に示す電源回路は、オペアンプ１と、スイッチ回路２と、レギュレータ出力回路３と、バイアス出力回路４と、レギュレータフィードバック回路５と、バイアスフィードバック回路６と、インバータ７と、電源８と、を備える。

また、スイッチ回路２は、スイッチ２１〜２４を有する。なお、スイッチ２１，２２により第２の選択回路を構成する。スイッチ２３，２４により第１の選択回路を構成する。レギュレータ出力回路３は、ＮＭＯＳトランジスタ（第１のトランジスタ）ＭＮ１と、ＮＭＯＳトランジスタ（第１のクランプ用トランジスタ）ＭＮ３と、を有する。バイアス出力回路４は、ＰＭＯＳトランジスタＭＰ１と、ＰＭＯＳトランジスタ（定電流用トランジスタ）ＭＰ２と、ＰＭＯＳトランジスタ（第３のクランプ用トランジスタ）ＭＰ３と、ＮＭＯＳトランジスタ（第２のトランジスタ）ＭＮ２と、ＮＭＯＳトランジスタ（第２のクランプ用トランジスタ）ＭＮ４と、を有する。レギュレータフィードバック回路（第１のフィードバック回路）５は、抵抗Ｒ１，Ｒ２を有する。バイアスフィードバック回路（第２のフィードバック回路）６は、抵抗Ｒ３，Ｒ４を有する。なお、電源８は、オペアンプ１と、レギュレータ出力回路３と、バイアス出力回路４と、に電源を供給する。

なお、電源回路の入力端子ＲＥＦには、外部から基準電圧ＶＲＥＦが供給される。電源回路の入力端子ＳＷには、外部から切替制御信号が供給される。電源回路の出力端子（第１の外部出力端子）ＶＯＵＴＡは、電源回路がレギュレータ回路として動作する場合に、レギュレータ電圧を外部に出力する。電源回路の出力端子ＩＯＵＴは、電源回路がバイアス回路として動作する場合に、バイアス電流を外部に出力する。電源回路の出力端子（第２の外部出力端子）ＶＯＵＴＢは、電源回路がバイアス回路として動作する場合に、バイアス電圧を外部に出力する。

まず、図１に示す電源回路の回路構成について説明する。オペアンプ１の非反転入力端子は、入力端子ＲＥＦに接続される。オペアンプ１の反転入力端子は、スイッチ２３の端子Ｂとスイッチ２４の端子Ｂとに接続される。オペアンプ１の出力端子は、スイッチ２１の端子Ｂとスイッチ２２の端子Ｂとに接続される。

レギュレータ出力回路３において、ＮＭＯＳトランジスタＭＮ１はソースフォロア回路を構成する。具体的には、ＮＭＯＳトランジスタＭＮ１では、ソースが出力端子ＶＯＵＴＡに接続され、ドレインが電源８の高電位側端子（第１の電源端子）に接続され、ゲートがスイッチ２１の端子Ｃ及びＮＭＯＳトランジスタＭＮ３のドレインに接続される。ＮＭＯＳトランジスタＭＮ３では、ソースが電源８の低電位側端子（第２の電源端子）に接続され、ゲートがインバータ７を介して入力端子ＳＷに接続される。

ＮＭＯＳトランジスタＭＮ３は、レギュレータ出力回路３の停止時においてＮＭＯＳトランジスタＭＮ１のゲートをグランド（接地電位）にクランプするためのものである。具体的には、ＮＭＯＳトランジスタＭＮ３は、ゲートに印加される切替制御信号に基づいてオンオフが制御される。ＮＭＯＳトランジスタＭＮ３がオンに制御された場合、電源８の低電位側端子とＮＭＯＳトランジスタＭＮ１のゲートとが導通するため、ＮＭＯＳトランジスタＭＮ１はオフする。それにより、ＮＭＯＳトランジスタＭＮ１のリーク電流が抑制される。

バイアス出力回路４において、ＮＭＯＳトランジスタＭＮ２では、ソースが出力端子ＶＯＵＴＢに接続され、ゲートがスイッチ２２の端子Ｃ及びＮＭＯＳトランジスタＭＮ４のドレインに接続される。ＮＭＯＳトランジスタＭＮ４では、ソースが電源８の低電位側端子に接続され、ゲートが入力端子ＳＷに接続される。

ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、カレントミラー回路を構成する。具体的には、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソースは、電源８の高電位側端子に接続される。ＰＭＯＳトランジスタＭＰ１のドレイン及びゲートとＰＭＯＳトランジスタＭＰ２のゲートとは、共通してＮＭＯＳトランジスタＭＮ２のドレインに接続される。ＰＭＯＳトランジスタＭＰ２のドレインは、出力端子ＩＯＵＴに接続される。ＰＭＯＳトランジスタＭＰ３では、ソースが電源８の高電位側端子に接続され、ドレインがＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートに接続され、ゲートがインバータ７を介して入力端子ＳＷに接続される。

ＰＭＯＳトランジスタＭＰ３は、バイアス出力回路４の停止時においてＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートを電源８の高電位側にクランプするためのものである。具体的には、ＰＭＯＳトランジスタＭＰ３は、ゲートに印加される切替制御信号に基づいてオンオフが制御される。ＰＭＯＳトランジスタＭＰ３がオンに制御された場合、電源８の高電位側端子とＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲートとが導通するため、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はオフする。それにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のリーク電流が抑制される。

ＮＭＯＳトランジスタＭＮ４は、バイアス出力回路４の停止時においてＮＭＯＳトランジスタＭＮ２のゲートをグランド（接地電位）にクランプするためのものである。具体的には、ＮＭＯＳトランジスタＭＮ４は、ゲートに印加される切替制御信号に基づいてオンオフが制御される。ＮＭＯＳトランジスタＭＮ４がオンに制御された場合、電源８の低電位側端子とＮＭＯＳトランジスタＭＮ２のゲートとが導通するため、ＮＭＯＳトランジスタＭＮ２はオフする。それにより、ＮＭＯＳトランジスタＭＮ２のリーク電流が抑制される。

レギュレータフィードバック回路５において、抵抗Ｒ１，Ｒ２は、出力端子ＶＯＵＴＡと電源８の低電位側端子との間に直列に接続される。具体的には、抵抗Ｒ１では、一方の端子が電源８の低電位側端子に接続され、他方の端子が接続点１０１に接続される。抵抗Ｒ２では、一方の端子が出力端子ＶＯＵＴＡに接続され、他方の端子が接続点１０１に接続される。接続点１０１は、さらにスイッチ２３の端子Ｃに接続される。したがって、出力端子ＶＯＵＴＡと電源８の低電位側端子との間の電圧差を抵抗Ｒ１，Ｒ２の抵抗比に応じて分圧した電圧（分圧電圧）が、接続点１０１から出力される。この分圧電圧は、フィードバック電圧（第１のフィードバック電圧）として、オン状態のスイッチ２３を介して、オペアンプ１の反転入力端子に入力される。

バイアスフィードバック回路６において、抵抗Ｒ３，Ｒ４は、出力端子ＶＯＵＴＢと電源８の低電位側端子との間に直列に接続される。具体的には、抵抗Ｒ３では、一方の端子が電源８の低電位側端子に接続され、他方の端子が接続点１０２に接続される。抵抗Ｒ４では、一方の端子が出力端子ＶＯＵＴＢに接続され、他方の端子が接続点１０２に接続される。接続点１０２は、さらにスイッチ２４の端子Ｃに接続される。したがって、出力端子ＶＯＵＴＢと電源８の低電位側端子との間の電圧差を抵抗Ｒ３，Ｒ４の抵抗比に応じて分圧した電圧（分圧電圧）が、接続点１０２から出力される。この分圧電圧は、フィードバック電圧（第２のフィードバック電圧）として、オン状態のスイッチ２４を介して、オペアンプ１の反転入力端子に入力される。

スイッチ回路２において、スイッチ２１は、前述のように、オペアンプ１の出力端子とＮＭＯＳトランジスタＭＮ１のゲートとの間に設けられ、制御端子Ａが入力端子ＳＷに接続される。スイッチ２２は、前述のように、オペアンプ１の出力端子とＮＭＯＳトランジスタＭＮ２のゲートとの間に設けられ、制御端子Ａがインバータ７を介して入力端子ＳＷに接続される。スイッチ２３は、前述のように、オペアンプ１の反転入力端子と接続点１０１との間に設けられ、制御端子Ａが入力端子ＳＷに接続される。スイッチ２４は、前述のように、オペアンプ１の反転入力端子と接続点１０２との間に設けられ、制御端子Ａがインバータ７を介して入力端子ＳＷに接続される。各スイッチ２１〜２４において、制御端子Ａの電圧レベルがＬｏｗレベルの場合に端子Ｂと端子Ｃとがオープンとなり、制御端子Ａの電圧レベルがＨｉｇｈレベルの場合に端子Ｂと端子Ｃとがショートする。言い換えると、各スイッチ２１〜２４は、切替制御信号の電圧レベルに応じて端子Ｂと端子Ｃとの間のオンオフが制御される。

次に、図１に示す電源回路の動作について説明する。なお、図１に示す電源回路は、レギュレータ回路として動作する場合と、バイアス回路として動作する場合と、を切り替えることができる。図１に示す電源回路は、レギュレータ回路として動作する場合、高い駆動能力の電源を生成する。図１に示す回路は、バイアス回路として動作する場合、駆動能力を重視せず高精度の電源（定電圧及び定電流）を生成する。なお、バイアス回路として動作する場合とは、例えば、コンパレータ回路の基準電圧や、ＰＬＬ回路の発振器、ドライバー回路等の基準電流を生成する場合のことである。以下、詳細を説明する。

なお、外部から入力端子ＲＥＦに供給される基準電圧ＶＲＥＦは、オペアンプ１のリファレンス電圧として用いられるため、温度や電源電圧が変動しても、一定の電圧レベルであることが望ましい。これは、公知の技術として知られているバンドギャップレギュレータ回路等を用いれば容易に実現可能である。

まず、図１に示す電源回路が、レギュレータ回路として動作する場合について説明する。つまり、図１に示す電源回路が、高い駆動能力の電源を生成する場合について説明する。この場合、入力端子ＳＷには、外部からＨｉｇｈレベルの切替制御信号が供給される。したがって、インバータ７の出力は、Ｌｏｗレベルとなる。

このとき、スイッチ２１，２３はオンし、スイッチ２２，２４はオフする。より具体的には、各スイッチ２１，２３では、制御端子Ａの電圧レベルがＨｉｇｈレベルとなるため、端子Ｂと端子Ｃとがショートする。各スイッチ２２，２４では、制御端子Ａの電圧レベルがＬｏｗレベルとなるため、端子Ｂと端子Ｃとがオープンとなる。それにより、オペアンプ１の出力端子とＮＭＯＳトランジスタＭＮ１のゲートとの間がショートする。オペアンプ１の反転入力端子とレギュレータフィードバック回路５内の接続点１０１との間がショートする。一方、オペアンプ１の出力端子とＮＭＯＳトランジスタＭＮ２のゲートとの間がオープンとなる。オペアンプ１の反転入力端子とバイアスフィードバック回路６内の接続点１０２との間がオープンとなる。

また、ＮＭＯＳトランジスタＭＮ４は、ゲートにＨｉｇｈレベルの電圧が印加されるため、オン状態となる。ＮＭＯＳトランジスタＭＮ４のドレインと電源８の低電位側端子とが導通するため、ＮＭＯＳトランジスタＭＮ４のドレイン電圧はグランドレベル（Ｌｏｗレベル）にまで下がる。それに伴い、ＮＭＯＳトランジスタＭＮ２のゲート電圧もグランドレベル（Ｌｏｗレベル）にまで下がる。したがって、ＮＭＯＳトランジスタＭＮ２はオフ状態となる。それにより、ＮＭＯＳトランジスタＭＮ２のリーク電流が抑制される。

同様に、ＰＭＯＳトランジスタＭＰ３は、ゲートにＬｏｗレベルの電圧が印加されるため、オン状態となる。ＰＭＯＳトランジスタＭＰ３のドレインと電源８の高電位側端子とが導通するため、ＰＭＯＳトランジスタＭＰ３のドレイン電圧は電源電圧レベル（Ｈｉｇｈレベル）にまで上がる。それに伴い、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電圧も電源電圧レベル（Ｈｉｇｈレベル）にまで上がる。したがって、ＰＭＯＳトランジスタＭＰ１，ＭＰ２はオフ状態となる。それにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のリーク電流が抑制される。

一方、ＮＭＯＳトランジスタＭＮ３は、ゲートにＬｏｗレベルの電圧が印加されるため、オフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ３のドレインと電源８の低電位側端子とは導通しない。つまり、ＮＭＯＳトランジスタＭＮ３のドレインと電源８の低電位側端子との間はＨｉｇｈインピーダンス状態となる。したがって、ＮＭＯＳトランジスタＭＮ１は、ＮＭＯＳトランジスタＭＮ３によってオフに制御されない。つまり、ＮＭＯＳトランジスタＭＮ１は、ＮＭＯＳトランジスタＭＮ３に影響を受けることなく動作する。このとき、ＮＭＯＳトランジスタＭＮ１は、オペアンプ１の出力電圧に応じて制御される。より具体的には、ＮＭＯＳトランジスタＭＮ１では、オペアンプ１の出力電圧に応じてゲート−ソース間電圧、ソース−ドレイン間電圧およびドレイン電流が制御される。

図２は、図１に示す電源回路からレギュレータ回路部分を抜き出した回路図である。図２に示すように、電源回路がレギュレータ回路として動作する場合、オペアンプ１の出力電圧が、順に、スイッチ２１、ＮＭＯＳトランジスタＭＮ１、レギュレータフィードバック回路５及びスイッチ２３を介して、フィードバック電圧として、オペアンプ１の反転入力端子に入力される。即ち、基準電圧ＶＲＥＦの信号経路は、入力端子ＲＥＦ→オペアンプ１の非反転入力端子→オペアンプ１の出力端子→スイッチ２１→ＮＭＯＳトランジスタＭＮ１→レギュレータフィードバック回路５→スイッチ２３→オペアンプ１の反転入力端子、というループを形成する。このループは、基準電圧ＶＲＥＦを入力とするネガティブフィードバックループである。したがって、入力端子ＲＥＦとオペアンプ１の反転入力端子とはバーチャルショート状態となる。そのため、出力端子ＶＯＵＴＡから外部に出力される電圧（以下、レギュレータ電圧ＶＯＵＴＡと称す）は、以下のように表すことができる。

なお、基準電圧ＶＲＥＦは、例えば、電源回路の外部に設けられたバンドギャップレギュレータ回路等によって生成され、温度や電源電圧の依存性が小さい。また、抵抗Ｒ１，Ｒ２の温度依存は、式（１）に示すように、分母と分子とでキャンセルされる。したがって、レギュレータ電圧ＶＯＵＴＡも温度や電源電圧の依存性が小さい。

また、レギュレータ電圧ＶＯＵＴＡは、予め高い駆動能力に設定されているが、ＮＭＯＳトランジスタＭＮ１のゲート長及びゲート幅を変更することにより、接続先の負荷に応じた駆動能力に調整可能である。

このように、本実施の形態にかかる電源回路は、入力端子ＳＷにＨｉｇｈレベルの切替制御信号が入力された場合、レギュレータ回路として動作し、基準電圧ＶＲＥＦ及び抵抗Ｒ１，Ｒ２に基づいて高い駆動能力のレギュレータ電圧ＶＯＵＴＡを出力する。

次に、図１に示す電源回路が、バイアス回路として動作する場合について説明する。つまり、図１に示す電源回路が、駆動能力を重視せず高い精度の電源（定電圧及び定電流）を生成する場合について説明する。この場合、入力端子ＳＷには、外部からＬｏｗレベルの切替制御信号が供給される。したがって、インバータ７の出力は、Ｈｉｇｈレベルとなる。

このとき、スイッチ２２，２４はオンし、スイッチ２１，２３はオフする。より具体的には、各スイッチ２２，２４では、制御端子Ａの電圧レベルがＨｉｇｈレベルとなるため、端子Ｂと端子Ｃとがショートする。各スイッチ２１，２３では、制御端子Ａの電圧レベルがＬｏｗレベルとなるため、端子Ｂと端子Ｃとがオープンとなる。それにより、オペアンプ１の出力端子とＮＭＯＳトランジスタＭＮ２のゲートとの間がショートする。オペアンプ１の反転入力端子とバイアスフィードバック回路６内の接続点１０２との間がショートする。一方、オペアンプ１の出力端子とＮＭＯＳトランジスタＭＮ１のゲートとの間がオープンとなる。オペアンプ１の反転入力端子とレギュレータフィードバック回路５内の接続点１０１との間がオープンとなる。

また、ＮＭＯＳトランジスタＭＮ３は、ゲートにＨｉｇｈレベルの電圧が印加されるため、オン状態となる。ＮＭＯＳトランジスタＭＮ３のドレインと電源８の低電位側端子とが導通するため、ＮＭＯＳトランジスタＭＮ３のドレイン電圧はグランドレベル（Ｌｏｗレベル）にまで下がる。それに伴い、ＮＭＯＳトランジスタＭＮ１のゲート電圧もグランドレベル（Ｌｏｗレベル）にまで下がる。したがって、ＮＭＯＳトランジスタＭＮ１はオフ状態となる。それにより、ＮＭＯＳトランジスタＭＮ１のリーク電流が抑制される。

一方、ＮＭＯＳトランジスタＭＮ４は、ゲートにＬｏｗレベルの電圧が印加されるため、オフ状態となる。したがって、ＮＭＯＳトランジスタＭＮ４のドレインと電源８の低電位側端子とは導通しない。つまり、ＮＭＯＳトランジスタＭＮ４のドレインと電源８の低電位側端子との間はＨｉｇｈインピーダンス状態となる。したがって、ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＭＮ４によってオフに制御されない。つまり、ＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＭＮ４に影響を受けることなく動作する。このとき、ＮＭＯＳトランジスタＭＮ２は、オペアンプ１の出力電圧に応じて制御される。より具体的には、ＮＭＯＳトランジスタＭＮ２では、オペアンプ１の出力電圧に応じてゲート−ソース間電圧、ソース−ドレイン間電圧およびドレイン電流が制御される。

同様に、ＰＭＯＳトランジスタＭＰ３は、ゲートにＨｉｇｈレベルの電圧が印加されるため、オフ状態となる。したがって、ＰＭＯＳトランジスタＭＰ３のドレインと電源８の低電位側端子とは導通しない。つまり、ＰＭＯＳトランジスタＭＰ３のドレインと電源８の低電位側端子との間はＨｉｇｈインピーダンス状態となる。したがって、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、ＰＭＯＳトランジスタＭＰ３によってオフに制御されない。つまり、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、ＰＭＯＳトランジスタＭＰ３に影響を受けることなく動作する。

図３は、図１に示す電源回路からバイアス回路部分を抜き出した回路図である。図３に示すように、電源回路がバイアス回路として動作する場合、オペアンプ１の出力電圧が、順に、スイッチ２２、ＮＭＯＳトランジスタＭＮ２、バイアスフィードバック回路６及びスイッチ２４を介して、フィードバック電圧として、オペアンプ１の反転入力端子に入力される。即ち、基準電圧ＶＲＥＦの信号経路は、入力端子ＲＥＦ→オペアンプ１の非反転入力端子→オペアンプ１の出力端子→スイッチ２２→ＮＭＯＳトランジスタＭＮ２→バイアスフィードバック回路６→スイッチ２４→オペアンプ１の反転入力端子、というループを形成する。このループは、基準電圧ＶＲＥＦを入力とするネガティブフィードバックループである。したがって、入力端子ＲＥＦとオペアンプ１の反転入力端子とはバーチャルショート状態となる。そのため、出力端子ＶＯＵＴＢから外部に出力される電圧（以下、バイアス電圧ＶＯＵＴＢと称す）は、以下のように表すことができる。

なお、基準電圧ＶＲＥＦは、例えば、電源回路の外部に設けられたバンドギャップレギュレータ回路等によって生成され、温度や電源電圧の依存性が小さい。また、抵抗Ｒ３，Ｒ４の温度依存は、式（２）に示すように、分母と分子とでキャンセルされる。したがって、バイアス電圧ＶＯＵＴＢも温度や電源電圧の依存性が小さい。

また、図１に示す電源回路がバイアス回路として動作する場合、出力端子ＶＯＵＴＢから接続先に向けて電流を供給しない。したがって、ＮＭＯＳトランジスタＭＮ２のドレイン電流ＩＤＭＮ２は、以下の式（３）に示すように、基準電圧ＶＲＥＦと抵抗Ｒ３の比によって決まる。

また、ＰＭＯＳトランジスタＭＰ１は、ＮＭＯＳトランジスタＭＮ２と直列接続されている。したがって、ＰＭＯＳトランジスタＭＰ１のドレイン電流もＩＤＭＮ２と等しくなる。ここで、ＰＭＯＳトランジスタＭＰ１，ＭＰ２は、カレントミラー回路を構成している。したがって、ＰＭＯＳトランジスタＭＰ１のゲート長をＬＭＰ１、ゲート幅をＷＭＰ１、ＰＭＯＳトランジスタＭＰ２のゲート長をＬＭＰ２，ゲート幅をＷＭＰ２とすると、出力端子ＩＯＵＴから外部に出力される電流（以下、バイアス電流ＩＯＵＴと称す）は、以下のように表すことができる。

式（４）は、抵抗Ｒ３に温度依存の小さい種類の抵抗を用いることにより、バイアス電流ＩＯＵＴも温度や電源電圧の依存性が小さくなることを示している。なお、基準電圧ＶＲＥＦには、前述のように、温度や電源電圧の依存性の小さいものが用いられる。

このように、本実施の形態にかかる電源回路は、入力端子ＳＷにＬｏｗレベルの切替制御信号が入力された場合、バイアス回路として動作する。そして、本実施の形態にかかる電源回路は、バイアス回路として動作する場合、式（２）に示すように、基準電圧ＶＲＥＦ及び抵抗Ｒ３，Ｒ４に基づいてバイアス電圧ＶＯＵＴＢを出力するとともに、式（４）に示すように、基準電圧ＶＲＥＦ及び抵抗Ｒ３に基づいてバイアス電流ＩＯＵＴを出力する。

本実施の形態にかかる電源回路がバイアス回路として動作する場合、バイアス電圧ＶＯＵＴＢは、負荷が軽く電流供給を必要としない接続先への安定した電圧供給として好適に用いられる。例えば、バイアス電圧ＶＯＵＴＢは、コンパレータのようなＭＯＳトランジスタのゲートを入力に持つ回路に対する電圧供給として好適に用いられる。また、バイアス電流ＩＯＵＴは、ＰＬＬ回路の発振器やドライバー回路等の基準電流として好適に用いられる。

このように、本実施の形態にかかる電源回路は、複数のフィードバック回路及び対応する複数の出力回路が１つのオペアンプを共用して、対応する複数のネガティブフィードバックループを形成する。このような回路構成により、本実施の形態にかかる電源回路は、複数のネガティブフィードバックループに応じた数のオペアンプを設ける必要が無いため、回路規模を増大させることなく、駆動能力の異なる複数の電源を選択的に生成することができる。

特に、本実施の形態にかかる電源回路は、複数のフィードバック回路を備えるため、それぞれに設けられた抵抗の抵抗比を調整することにより、生成される電源ごとに駆動能力を容易に調整することが可能である。また、本実施の形態にかかる電源回路は、複数のフィードバック回路に対応する複数の出力回路を備えるため、出力回路ごとに要求に応じた回路を構成することができる。それにより、本実施の形態にかかる電源回路は、駆動能力を重視した電源を生成したり、駆動能力を重視せず精度の高い電源（定電圧、定電流）を生成したり、要求に応じた複数の電源を選択的に生成することができる。

実施の形態２
図４は、本発明の実施の形態２にかかる電源回路の回路図である。本実施の形態にかかる電源回路は、実施の形態１にかかる電源回路（図１）と比較して、レギュレータ出力回路３に代えてレギュレータ出力回路３ａを、バイアス出力回路４に代えてバイアス出力回路４ａを備える。

具体的には、レギュレータ出力回路３ａは、ＰＭＯＳトランジスタ（第１のトランジスタ）ＭＰ４と、ＰＭＯＳトランジスタ（第１のクランプ用トランジスタ）ＭＰ６と、を備える。バイアス出力回路４ａは、ＰＭＯＳトランジスタ（定電流用トランジスタ）ＭＰ２と、ＰＭＯＳトランジスタ（第２のトランジスタ）ＭＰ５と，ＰＭＯＳトランジスタ（第２のクランプ用トランジスタ）ＭＰ７と、を備える。

レギュレータ出力回路３ａにおいて、ＰＭＯＳトランジスタＭＰ４では、ソースが電源８の高電位側端子に接続され、ドレインが出力端子ＶＯＵＴＡに接続され、ゲートがスイッチ２１の端子Ｃ及びＰＭＯＳトランジスタＭＰ６のドレインに接続される。ＰＭＯＳトランジスタＭＰ６では、ソースが電源８の高電位側端子に接続され、ゲートが入力端子ＳＷに接続される。ここで、ＰＭＯＳトランジスタＭＰ４は、図１におけるＮＭＯＳトランジスタＭＮ１と同様の役割を有し、ＰＭＯＳトランジスタＭＰ６は、図１におけるＮＭＯＳトランジスタＭＮ３と同様の役割を有する。

バイアス出力回路４ａにおいて、ＰＭＯＳトランジスタＭＰ５では、ソースが電源８の高電位側端子に接続され、ドレインが出力端子ＶＯＵＴＢに接続され、ゲートがスイッチ２２の端子Ｃ、ＰＭＯＳトランジスタＭＰ７のドレイン及びＰＭＯＳトランジスタＭＰ２のゲートに接続される。ＰＭＯＳトランジスタＭＰ７では、ソースが電源８の高電位側端子に接続され、ゲートがインバータ７を介して入力端子ＳＷに接続される。ＰＭＯＳトランジスタＭＰ２では、ソースが電源８の高電位側端子に接続され、ドレインが出力端子ＩＯＵＴに接続される。ここで、ＰＭＯＳトランジスタＭＰ５，ＭＰ２は、カレントミラー回路を構成する。また、ＰＭＯＳトランジスタＭＰ５は、図１におけるトランジスタＭＮ２，ＭＰ１と同様の役割を有し、ＰＭＯＳトランジスタＭＰ７は、図１におけるトランジスタＭＮ４，ＭＰ３と同様の役割を有する。その他の回路構成及び動作は、実施の形態１と同様であるため、説明を省略する。

このような回路構成により、本実施の形態にかかる電源回路は、実施の形態１の場合と同様の効果を得ることができる。

以上のように、上記実施の形態にかかる電源回路は、複数のフィードバック回路及び対応する複数の出力回路が１つのオペアンプを共用して、対応する複数のネガティブフィードバックループを形成する。このような回路構成により、上記実施の形態にかかる電源回路は、複数のネガティブフィードバックループに応じた数のオペアンプを設ける必要が無いため、回路規模を増大させることなく、駆動能力の異なる複数の電源を選択的に生成することができる。

特に、上記実施の形態にかかる電源回路は、複数のフィードバック回路を備えるため、それぞれに設けられた抵抗の抵抗比を調整することにより、生成される電源ごとに駆動能力を容易に調整することが可能である。また、上記実施の形態にかかる電源回路は、複数のフィードバック回路に対応する複数の出力回路を備えるため、出力回路ごとに要求に応じた回路を構成することができる。それにより、上記実施の形態にかかる電源回路は、駆動能力を重視した電源を生成したり、駆動能力を重視せず精度の高い電源（定電圧、定電流）を生成したり、要求に応じた複数の電源を選択的に生成することができる。

それにより、本実施の形態にかかる電源回路は、例えば、通信分野の半導体集積回路において、新旧規格の通信回路に対して排他的に電源を供給する場合、回路規模を増大させることなく、新規格の通信回路に対しては高い駆動能力の電源を、旧規格の通信回路に対してはバイアス電圧及びバイアス電流を、選択的に供給することができる。あるいは、本実施の形態にかかる電源回路は、例えば、新旧規格の通信回路に対して排他的に電源を供給する場合、回路規模を増大させることなく、各通信回路に対して異なる電源電圧を選択的に供給することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、１つのオペアンプを共用する２つのフィードバック回路（及び対応する出力回路）を備えた場合を例に説明したが、これに限られない。例えば、１つのオペアンプを共用する３つ以上のフィードバック回路（及び対応する出力回路）を備えた回路構成にも適宜変更可能である。それにより、本発明の電源回路は、要求に応じた３つ以上の電源を選択的に生成することが可能となる。

１ オペアンプ
２ スイッチ回路
２１〜２４ スイッチ
３、３ａ レギュレータ出力回路
４、４ａ バイアス出力回路
５ レギュレータフィードバック回路
６ バイアスフィードバック回路
７ インバータ
８ 電源
１０１、１０２ 接続点
ＭＮ１〜ＭＮ４ ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ７ ＰＭＯＳトランジスタ
Ｒ１〜Ｒ４ 抵抗
ＲＥＦ 入力端子
ＳＷ 入力端子
ＩＯＵＴ 出力端子
ＶＯＵＴＡ 出力端子
ＶＯＵＴＢ 出力端子

Claims (8)

1. 第１の外部出力端子の出力電圧を分圧し、第１のフィードバック電圧を生成する第１のフィードバック回路と、
   第２の外部出力端子の出力電圧を分圧し、前記第１のフィードバック電圧と異なる第２のフィードバック電圧を生成する第２のフィードバック回路と、
   外部からの切替制御信号に基づいて前記第１及び第２のフィードバック電圧のいずれかを選択し、出力する第１の選択回路と、
   前記第１の選択回路によって選択されたフィードバック電圧と、基準電圧と、を比較し、比較結果に応じた電圧を出力するオペアンプと、
   前記オペアンプの出力電圧に応じた電圧を、前記第１の外部出力端子の出力電圧として生成する第１のトランジスタと、
   前記オペアンプの出力電圧に応じた電圧を、前記第２の外部出力端子の出力電圧として生成する第２のトランジスタと、
   前記切替制御信号に基づいて選択された前記第１及び第２のトランジスタのいずれかの制御端子に対し、前記オペアンプの出力電圧を出力する第２の選択回路と、を備えた電源回路。
2. 前記第１のトランジスタは、
   第１の電源端子と前記第１の外部出力端子との間に設けられ、前記オペアンプの出力電圧に応じて制御され、
   前記第２のトランジスタは、
   前記第１の電源端子と前記第２の外部出力端子との間に設けられ、前記オペアンプの出力電圧に応じて制御されることを特徴とする請求項１に記載の電源回路。
3. 前記第１のトランジスタは、ＮチャネルＭＯＳトランジスタであって、
   当該第１のトランジスタのゲートと第２の電源端子との間に設けられたＮチャネル型の第１のクランプ用ＭＯＳトランジスタをさらに備えた請求項１又は２に記載の電源回路。
4. 前記第１のトランジスタは、ＰチャネルＭＯＳトランジスタであって、
   当該第１のトランジスタのゲートと第１の電源端子との間に設けられたＰチャネル型の第１のクランプ用ＭＯＳトランジスタをさらに備えた請求項１又は２に記載の電源回路。
5. 前記第２のトランジスタは、ＮチャネルＭＯＳトランジスタであって、
   当該第２のトランジスタのゲートと第２の電源端子との間に設けられたＮチャネル型の第２のクランプ用ＭＯＳトランジスタをさらに備えた請求項１〜４のいずれか一項に記載の電源回路。
6. 前記第２のトランジスタは、ＰチャネルＭＯＳトランジスタであって、
   当該第２のトランジスタのゲートと第１の電源端子との間に設けられたＰチャネル型の第２のクランプ用ＭＯＳトランジスタをさらに備えた請求項１〜４のいずれか一項に記載の電源回路。
7. 前記第２のトランジスタのドレイン電流に応じた電流を出力する定電流用トランジスタをさらに備えた請求項１〜６のいずれか一項に記載の電源回路。
8. 前記定電流用トランジスタは、ＰチャネルＭＯＳトランジスタであって、
   当該定電流用トランジスタのゲートと第１の電源端子との間に設けられたＰチャネル型の第３のクランプ用ＭＯＳトランジスタをさらに備えた請求項７に記載の電源回路。

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