JP2003005847A - レギュレータ回路 - Google Patents
レギュレータ回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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- Automation & Control Theory (AREA)
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Abstract
(57)【要約】
【課題】過電流制限機能が働いた場合における出力電圧
の発振を防止できるレギュレータ回路を提供する。 【解決手段】 通常状態では、抵抗３１の両端電圧が電
圧源ＶＲ２の電圧より小さく、ヒステリシスコンパレー
タ５１出力がローレベル、ｎ型ＭＯＳトランジスタ６３
がオフ状態となり、キャパシタ６２は電源ラインＶｃｃ
まで充電される。一方過電流状態では、ヒステリシスコ
ンパレータ５１出力がハイレベル、ｎ型ＭＯＳトランジ
スタ６３がオン状態となり、キャパシタ６２の電荷は放
電される。差動増幅回路４１は、２つの正側入力信号の
うち低電圧の信号を選択するので、通常状態では電圧源
ＶＲ１を、過電流状態では電圧源６４を基準として出力
電圧が負帰還制御される。また、過電流状態から通常状
態の変化時に、正入力端子＋２の電圧は一定速度で上昇
するので、出力電圧の急激な変化が抑止される。
の発振を防止できるレギュレータ回路を提供する。 【解決手段】 通常状態では、抵抗３１の両端電圧が電
圧源ＶＲ２の電圧より小さく、ヒステリシスコンパレー
タ５１出力がローレベル、ｎ型ＭＯＳトランジスタ６３
がオフ状態となり、キャパシタ６２は電源ラインＶｃｃ
まで充電される。一方過電流状態では、ヒステリシスコ
ンパレータ５１出力がハイレベル、ｎ型ＭＯＳトランジ
スタ６３がオン状態となり、キャパシタ６２の電荷は放
電される。差動増幅回路４１は、２つの正側入力信号の
うち低電圧の信号を選択するので、通常状態では電圧源
ＶＲ１を、過電流状態では電圧源６４を基準として出力
電圧が負帰還制御される。また、過電流状態から通常状
態の変化時に、正入力端子＋２の電圧は一定速度で上昇
するので、出力電圧の急激な変化が抑止される。
Description
【０００１】
【発明の属する技術分野】本発明は、出力電圧を所望の
電圧に制御するレギュレータ回路に係り、特に、過電流
制限機能を有するレギュレータ回路に関するものであ
る。
電圧に制御するレギュレータ回路に係り、特に、過電流
制限機能を有するレギュレータ回路に関するものであ
る。
【０００２】
【従来の技術】図５は、過電流制限回路を有した従来の
シリーズレギュレータの構成例を示す概略的な回路図で
ある。図５に示すシリーズレギュレータにおいて、直流
電圧源Ｖｉｎの負出力端子が接地ラインに接続され、正
出力端子が電流検出用抵抗３の端子Ｎ１に接続される。
電流検出用抵抗３の他方の端子Ｎ２はｎ型ＭＯＳトラン
ジスタ１のドレインに接続される。ｎ型ＭＯＳトランジ
スタ１のソースＮ３と接地ラインとの間には、平滑キャ
パシタＣＬおよび電流負荷ＩＬが接続される。
シリーズレギュレータの構成例を示す概略的な回路図で
ある。図５に示すシリーズレギュレータにおいて、直流
電圧源Ｖｉｎの負出力端子が接地ラインに接続され、正
出力端子が電流検出用抵抗３の端子Ｎ１に接続される。
電流検出用抵抗３の他方の端子Ｎ２はｎ型ＭＯＳトラン
ジスタ１のドレインに接続される。ｎ型ＭＯＳトランジ
スタ１のソースＮ３と接地ラインとの間には、平滑キャ
パシタＣＬおよび電流負荷ＩＬが接続される。
【０００３】また、ｎ型ＭＯＳトランジスタ１のソース
Ｎ３と接地ラインとの間には電圧検出用に直列接続され
た抵抗２ａおよび抵抗２ｂが接続され、この接続中点Ｎ
４が差動増幅回路４ａの正入力端子＋に接続される。差
動増幅回路４ａの負入力端子−は、電圧源ＶＲ１の正端
子から負端子を介して接地ラインに接続される。この正
入力端子＋と負入力端子−との電圧差が差動増幅回路４
ａにおいて増幅され、ｎｐｎトランジスタ４ｃのベース
Ｎ５に入力される。
Ｎ３と接地ラインとの間には電圧検出用に直列接続され
た抵抗２ａおよび抵抗２ｂが接続され、この接続中点Ｎ
４が差動増幅回路４ａの正入力端子＋に接続される。差
動増幅回路４ａの負入力端子−は、電圧源ＶＲ１の正端
子から負端子を介して接地ラインに接続される。この正
入力端子＋と負入力端子−との電圧差が差動増幅回路４
ａにおいて増幅され、ｎｐｎトランジスタ４ｃのベース
Ｎ５に入力される。
【０００４】ｎｐｎトランジスタ４ｃのエミッタは接地
ラインに接続され、コレクタは定電流回路４ｂを介して
電源ラインＶｃｃに接続されるとともに、ｎｐｎトラン
ジスタ４ｄのベースＮ６に接続される。ｎｐｎトランジ
スタ４ｄのコレクタは電源ラインＶｃｃに接続され、エ
ミッタは定電流回路４ｅを介して接地ラインに接続され
る。このエミッタが、ｎ型ＭＯＳトランジスタ１のゲー
トＮ７に接続される。
ラインに接続され、コレクタは定電流回路４ｂを介して
電源ラインＶｃｃに接続されるとともに、ｎｐｎトラン
ジスタ４ｄのベースＮ６に接続される。ｎｐｎトランジ
スタ４ｄのコレクタは電源ラインＶｃｃに接続され、エ
ミッタは定電流回路４ｅを介して接地ラインに接続され
る。このエミッタが、ｎ型ＭＯＳトランジスタ１のゲー
トＮ７に接続される。
【０００５】電流検出用抵抗３の端子Ｎ２は、コンパレ
ータ５ａの負入力端子−に接続される。電流検出用抵抗
３の端子Ｎ１は、電圧源ＶＲ２の正出力端子から負出力
端子を介してコンパレータ５ａの正入力端子＋に接続さ
れる。この正入力端子＋と負入力端子−との電圧レベル
の比較結果に応じたハイレベルまたはローレベルの電圧
がコンパレータ５ａにおいて生成され、ｎ型ＭＯＳトラ
ンジスタ５ｂのゲートに入力される。ｎｐｎトランジス
タ４ｄのベースＮ６は、ｎ型ＭＯＳトランジスタ５ｂの
ドレイン−ソース端子を介して接地ラインに接続され
る。
ータ５ａの負入力端子−に接続される。電流検出用抵抗
３の端子Ｎ１は、電圧源ＶＲ２の正出力端子から負出力
端子を介してコンパレータ５ａの正入力端子＋に接続さ
れる。この正入力端子＋と負入力端子−との電圧レベル
の比較結果に応じたハイレベルまたはローレベルの電圧
がコンパレータ５ａにおいて生成され、ｎ型ＭＯＳトラ
ンジスタ５ｂのゲートに入力される。ｎｐｎトランジス
タ４ｄのベースＮ６は、ｎ型ＭＯＳトランジスタ５ｂの
ドレイン−ソース端子を介して接地ラインに接続され
る。
【０００６】上述した構成を有するシリーズレギュレー
タにおいて、電流負荷ＩＬに供給される出力電圧は、出
力電圧の検出値と目標値との誤差が差動増幅回路４ａに
おいて増幅されてｎ型ＭＯＳトランジスタ１のゲートに
負帰還されることにより制御される。
タにおいて、電流負荷ＩＬに供給される出力電圧は、出
力電圧の検出値と目標値との誤差が差動増幅回路４ａに
おいて増幅されてｎ型ＭＯＳトランジスタ１のゲートに
負帰還されることにより制御される。
【０００７】例えばｎ型ＭＯＳトランジスタ１のソース
Ｎ３の電圧が上昇した場合、この電圧が抵抗２ａおよび
抵抗２ｂにより分圧された接続点Ｎ４の電圧も上昇す
る。これにより差動増幅回路４ａの出力電圧も上昇し、
ｎｐｎトランジスタ４ｃのコレクタ電流が増えるので、
ｎｐｎトランジスタ４ｄのベース電圧が低下する。した
がって、ｎｐｎトランジスタ４ｄのエミッタ電圧が低下
し、ｎ型ＭＯＳトランジスタ１のゲート電圧が低下す
る。ゲート電圧の低下により、ｎ型ＭＯＳトランジスタ
のドレイン−ソース間電流が減少してソースＮ３の電圧
が低下する。
Ｎ３の電圧が上昇した場合、この電圧が抵抗２ａおよび
抵抗２ｂにより分圧された接続点Ｎ４の電圧も上昇す
る。これにより差動増幅回路４ａの出力電圧も上昇し、
ｎｐｎトランジスタ４ｃのコレクタ電流が増えるので、
ｎｐｎトランジスタ４ｄのベース電圧が低下する。した
がって、ｎｐｎトランジスタ４ｄのエミッタ電圧が低下
し、ｎ型ＭＯＳトランジスタ１のゲート電圧が低下す
る。ゲート電圧の低下により、ｎ型ＭＯＳトランジスタ
のドレイン−ソース間電流が減少してソースＮ３の電圧
が低下する。
【０００８】同様に、ｎ型ＭＯＳトランジスタ１のソー
スＮ３の電圧が低下した場合には、差動増幅回路４ａの
出力電圧が低下し、ｎｐｎトランジスタ４ｄのベース電
圧が上昇して、ｎ型ＭＯＳトランジスタ１のゲート電圧
が上昇することによりソースＮ３の電圧が上昇する。こ
のように、ｎ型ＭＯＳトランジスタ１のソースＮ３の電
圧は、接続点Ｎ４の電圧と電圧源ＶＲ１の電圧とがほぼ
等しくなるように負帰還制御される。
スＮ３の電圧が低下した場合には、差動増幅回路４ａの
出力電圧が低下し、ｎｐｎトランジスタ４ｄのベース電
圧が上昇して、ｎ型ＭＯＳトランジスタ１のゲート電圧
が上昇することによりソースＮ３の電圧が上昇する。こ
のように、ｎ型ＭＯＳトランジスタ１のソースＮ３の電
圧は、接続点Ｎ４の電圧と電圧源ＶＲ１の電圧とがほぼ
等しくなるように負帰還制御される。
【０００９】一方、電流検出用抵抗３、電圧源ＶＲ２、
コンパレータ５ａおよびｎ型ＭＯＳトランジスタ５ｂか
らなる回路は過電流を制限するための回路であり、電流
検出用抵抗３に流れる電流が一定レベルを超えた場合に
ｎ型ＭＯＳトランジスタ１を遮断させる機能を有してい
る。
コンパレータ５ａおよびｎ型ＭＯＳトランジスタ５ｂか
らなる回路は過電流を制限するための回路であり、電流
検出用抵抗３に流れる電流が一定レベルを超えた場合に
ｎ型ＭＯＳトランジスタ１を遮断させる機能を有してい
る。
【００１０】電流検出用抵抗３に流れる電流が十分小さ
く、端子Ｎ１と端子Ｎ２との電位差が電圧源ＶＲ２によ
る電位差よりも小さい場合、コンパレータ５ａの正入力
端子＋の電圧は負入力端子−に比べて低い。したがっ
て、コンパレータ５ａの出力はローレベルとなり、ｎ型
ＭＯＳトランジスタ５ｂはオフ状態となる。
く、端子Ｎ１と端子Ｎ２との電位差が電圧源ＶＲ２によ
る電位差よりも小さい場合、コンパレータ５ａの正入力
端子＋の電圧は負入力端子−に比べて低い。したがっ
て、コンパレータ５ａの出力はローレベルとなり、ｎ型
ＭＯＳトランジスタ５ｂはオフ状態となる。
【００１１】電流検出用抵抗３に流れる電流が大きくな
り、端子Ｎ１と端子Ｎ２との電位差が電圧源ＶＲ２によ
る電位差よりも大きくなると、コンパレータ５ａの正入
力端子＋の電圧が負入力端子−に比べて高くなり、コン
パレータ５ａの出力はハイレベルとなる。これにより、
ｎ型ＭＯＳトランジスタ５ｂがオン状態となって、ｎｐ
ｎトランジスタ４ｄのベース電圧が接地ラインまで低下
する。これにより、ｎ型ＭＯＳトランジスタ１のゲート
電圧も接地ラインまで低下して、ｎ型ＭＯＳトランジス
タ１はオフ状態となる。
り、端子Ｎ１と端子Ｎ２との電位差が電圧源ＶＲ２によ
る電位差よりも大きくなると、コンパレータ５ａの正入
力端子＋の電圧が負入力端子−に比べて高くなり、コン
パレータ５ａの出力はハイレベルとなる。これにより、
ｎ型ＭＯＳトランジスタ５ｂがオン状態となって、ｎｐ
ｎトランジスタ４ｄのベース電圧が接地ラインまで低下
する。これにより、ｎ型ＭＯＳトランジスタ１のゲート
電圧も接地ラインまで低下して、ｎ型ＭＯＳトランジス
タ１はオフ状態となる。
【００１２】
【発明が解決しようとする課題】図６は、図５に示すシ
リーズレギュレータにおいて過電流制限機能が働いた場
合の出力電圧の変動を示す図である。図６Ａは電流負荷
ＩＬに流れる電流のシミュレーション波形の例を示して
おり、縦軸は負荷電流レベルを、横軸は時間をそれぞれ
示している。また図６Ｂは電流負荷ＩＬに供給される出
力電圧のシミュレーション波形の例を示しており、縦軸
は出力電圧レベルを、横軸は時間をそれぞれ示してい
る。図６Ｂの出力電圧波形に示すように、電流負荷ＩＬ
の電流を０Ａから５Ａに増大させて過電流制限機能を働
かせると、出力電圧を０．９Ｖとした場合、シリーズレ
ギュレータの出力電圧は０Ｖから９００ｍＶの間で振動
を繰り返す発振状態となってしまう。
リーズレギュレータにおいて過電流制限機能が働いた場
合の出力電圧の変動を示す図である。図６Ａは電流負荷
ＩＬに流れる電流のシミュレーション波形の例を示して
おり、縦軸は負荷電流レベルを、横軸は時間をそれぞれ
示している。また図６Ｂは電流負荷ＩＬに供給される出
力電圧のシミュレーション波形の例を示しており、縦軸
は出力電圧レベルを、横軸は時間をそれぞれ示してい
る。図６Ｂの出力電圧波形に示すように、電流負荷ＩＬ
の電流を０Ａから５Ａに増大させて過電流制限機能を働
かせると、出力電圧を０．９Ｖとした場合、シリーズレ
ギュレータの出力電圧は０Ｖから９００ｍＶの間で振動
を繰り返す発振状態となってしまう。
【００１３】すなわちこの発振状態において、過電流制
限機能によりｎ型ＭＯＳトランジスタ１のゲートＮ７が
接地電位まで低下すると、ｎ型ＭＯＳトランジスタ１が
オフ状態となって電流検出用抵抗３の電圧が低下する
が、これにより過電流制御が解除されると、再び出力電
圧が上昇して出力電流が増えて過電流制限機能が働く。
このように図５に示すシリーズレギュレータにおいて
は、過電流制限機能の動作状態と通常の電圧制御状態と
が繰り返されることにより、図６Ｂに示すような発振が
起こってしまう。
限機能によりｎ型ＭＯＳトランジスタ１のゲートＮ７が
接地電位まで低下すると、ｎ型ＭＯＳトランジスタ１が
オフ状態となって電流検出用抵抗３の電圧が低下する
が、これにより過電流制御が解除されると、再び出力電
圧が上昇して出力電流が増えて過電流制限機能が働く。
このように図５に示すシリーズレギュレータにおいて
は、過電流制限機能の動作状態と通常の電圧制御状態と
が繰り返されることにより、図６Ｂに示すような発振が
起こってしまう。
【００１４】図６Ｂに示すような電圧の発振が起こる
と、例えばこの電圧を電源として供給されている回路が
動作異常を引き起こしてしまう可能性がある。また、平
滑コンデンサＣＬに大きなパルス状の電流が流れるた
め、コンデンサの特性を劣化させてしまう問題がある。
と、例えばこの電圧を電源として供給されている回路が
動作異常を引き起こしてしまう可能性がある。また、平
滑コンデンサＣＬに大きなパルス状の電流が流れるた
め、コンデンサの特性を劣化させてしまう問題がある。
【００１５】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、過電流制限機能が働いた場合にお
ける出力電圧の発振を防止できるレギュレータ回路を提
供することにある。
であり、その目的は、過電流制限機能が働いた場合にお
ける出力電圧の発振を防止できるレギュレータ回路を提
供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のレギュレータ回路は、入力される電圧制御
信号のレベルに応じた電圧を出力する電圧出力回路と、
上記電圧出力回路の出力電圧に応じたレベルを有する電
圧検出信号を出力する電圧検出回路と、入力される第１
の電圧設定信号または所定のレベルを有する第２の電圧
設定信号のうち、信号レベルの大小関係に応じて何れか
一方の電圧設定信号を選択し、当該電圧設定信号と上記
電圧検出信号とのレベル差に応じた上記電圧制御信号を
出力する電圧制御信号出力回路と、上記電圧出力回路の
出力電流レベルが所定の過電流レベルを超えているか否
かを検出する過電流検出回路と、上記過電流検出回路に
おいて過電流が検出されていない場合、上記第１の電圧
設定信号のレベルを上記電圧制御信号出力回路で選択さ
れない第１のレベルに設定し、過電流が検出された場
合、上記第１の電圧設定信号のレベルを上記電圧制御信
号出力回路で選択される第２のレベルに設定する電圧設
定信号出力回路とを有する。
め、本発明のレギュレータ回路は、入力される電圧制御
信号のレベルに応じた電圧を出力する電圧出力回路と、
上記電圧出力回路の出力電圧に応じたレベルを有する電
圧検出信号を出力する電圧検出回路と、入力される第１
の電圧設定信号または所定のレベルを有する第２の電圧
設定信号のうち、信号レベルの大小関係に応じて何れか
一方の電圧設定信号を選択し、当該電圧設定信号と上記
電圧検出信号とのレベル差に応じた上記電圧制御信号を
出力する電圧制御信号出力回路と、上記電圧出力回路の
出力電流レベルが所定の過電流レベルを超えているか否
かを検出する過電流検出回路と、上記過電流検出回路に
おいて過電流が検出されていない場合、上記第１の電圧
設定信号のレベルを上記電圧制御信号出力回路で選択さ
れない第１のレベルに設定し、過電流が検出された場
合、上記第１の電圧設定信号のレベルを上記電圧制御信
号出力回路で選択される第２のレベルに設定する電圧設
定信号出力回路とを有する。
【００１７】好適には、上記電圧設定信号出力回路が、
上記過電流検出回路において過電流が検出された状態か
ら検出されない状態に変化した場合、上記第１の電圧設
定信号を上記第２のレベルから上記第１のレベルへ所定
の速度で変化させる。
上記過電流検出回路において過電流が検出された状態か
ら検出されない状態に変化した場合、上記第１の電圧設
定信号を上記第２のレベルから上記第１のレベルへ所定
の速度で変化させる。
【００１８】また、好適には、上記過電流検出回路にお
いて、過電流検出状態から非検出状態に変化する場合の
上記過電流レベルが、過電流非検出状態から検出状態に
変化する場合に比べて小さい。
いて、過電流検出状態から非検出状態に変化する場合の
上記過電流レベルが、過電流非検出状態から検出状態に
変化する場合に比べて小さい。
【００１９】また、上記電圧制御信号出力回路が、上記
電圧検出信号を入力し、第１のノードに電圧信号を供給
するための第１のトランジスタと、上記第１の電圧設定
信号を入力し、第２のノードに電圧信号を供給するため
の第２のトランジスタと、上記第２の電圧設定信号を入
力し、上記第２のトランジスタと並列接続された第３の
トランジスタと、上記第１のトランジスタと上記第２又
は第３のトランジスタとに電流を供給する電流源回路
と、上記第１のノードと上記第２のノードとに互いに等
しい電流を供給するためのカレントミラー回路と、上記
第１のノードと上記第２のノードとの電圧差に応じた上
記電圧制御信号を出力する出力回路とを有してもよい。
電圧検出信号を入力し、第１のノードに電圧信号を供給
するための第１のトランジスタと、上記第１の電圧設定
信号を入力し、第２のノードに電圧信号を供給するため
の第２のトランジスタと、上記第２の電圧設定信号を入
力し、上記第２のトランジスタと並列接続された第３の
トランジスタと、上記第１のトランジスタと上記第２又
は第３のトランジスタとに電流を供給する電流源回路
と、上記第１のノードと上記第２のノードとに互いに等
しい電流を供給するためのカレントミラー回路と、上記
第１のノードと上記第２のノードとの電圧差に応じた上
記電圧制御信号を出力する出力回路とを有してもよい。
【００２０】また、上記電圧設定信号出力回路が、定電
流源と、上記定電流源から供給される電流によって充電
されるキャパシタと、上記過電流検出回路の検出結果に
応じて導通して上記キャパシタを放電させるトランジス
タと、上記キャパシタの充電電圧に所定のオフセットを
与えて上記第１の電圧設定信号とする電圧源とを有して
もよい。
流源と、上記定電流源から供給される電流によって充電
されるキャパシタと、上記過電流検出回路の検出結果に
応じて導通して上記キャパシタを放電させるトランジス
タと、上記キャパシタの充電電圧に所定のオフセットを
与えて上記第１の電圧設定信号とする電圧源とを有して
もよい。
【００２１】更には、上記電圧出力回路が、電圧入力端
子と電圧出力端子とを有し、制御端子に入力される上記
電圧制御信号に応じた出力電圧を供給するトランジスタ
を有してもよい。
子と電圧出力端子とを有し、制御端子に入力される上記
電圧制御信号に応じた出力電圧を供給するトランジスタ
を有してもよい。
【００２２】
【発明の実施の形態】＜第１の実施形態＞以下、本発明
の第１の実施形態について、図１を参照して説明する。
図１は、本発明の第１の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。図１に示
すレギュレータ回路は、電圧出力回路１０、電圧検出回
路２０、電流検出回路３０、電圧制御信号出力回路４
０、比較回路５０および電圧設定信号出力回路６０を有
する。
の第１の実施形態について、図１を参照して説明する。
図１は、本発明の第１の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。図１に示
すレギュレータ回路は、電圧出力回路１０、電圧検出回
路２０、電流検出回路３０、電圧制御信号出力回路４
０、比較回路５０および電圧設定信号出力回路６０を有
する。
【００２３】電圧出力回路１０は、端子Ｉ１および端子
Ｉ２の間に供給された電圧源Ｖｉｎの電圧を、電圧制御
信号Ｓｃｏｎｔに応じた電圧に変換して、これを端子Ｏ
１と端子Ｏ２との間に出力する回路である。例えば、端
子ＩＮ１と端子Ｏ１との間に接続されるトランジスタの
ゲート電圧を制御することにより電圧源Ｖｉｎの電圧を
電圧降下させて出力するシリーズレギュレータ型の回路
でも良い。あるいは、スイッチング素子を含んだＤＣ−
ＤＣコンバータなどでも良い。
Ｉ２の間に供給された電圧源Ｖｉｎの電圧を、電圧制御
信号Ｓｃｏｎｔに応じた電圧に変換して、これを端子Ｏ
１と端子Ｏ２との間に出力する回路である。例えば、端
子ＩＮ１と端子Ｏ１との間に接続されるトランジスタの
ゲート電圧を制御することにより電圧源Ｖｉｎの電圧を
電圧降下させて出力するシリーズレギュレータ型の回路
でも良い。あるいは、スイッチング素子を含んだＤＣ−
ＤＣコンバータなどでも良い。
【００２４】電圧検出回路２０は、電圧出力回路１０の
出力電圧に応じたレベルを有する電圧検出信号Ｓｖｄを
出力する回路である。例えば、負荷抵抗と比べて十分大
きな抵抗値の抵抗を用いた分圧回路で出力電圧を適当な
分圧比で分圧することにより出力電圧を検出しても良
い。また、必要に応じて絶縁回路を設けて、電圧出力回
路１０の出力と、電圧検出信号Ｓｖｄを入力する電圧制
御信号出力回路４０とを絶縁しても良い。
出力電圧に応じたレベルを有する電圧検出信号Ｓｖｄを
出力する回路である。例えば、負荷抵抗と比べて十分大
きな抵抗値の抵抗を用いた分圧回路で出力電圧を適当な
分圧比で分圧することにより出力電圧を検出しても良
い。また、必要に応じて絶縁回路を設けて、電圧出力回
路１０の出力と、電圧検出信号Ｓｖｄを入力する電圧制
御信号出力回路４０とを絶縁しても良い。
【００２５】電流検出回路３０は、電圧出力回路１０の
出力電流に応じたレベルを有する電流検出信号Ｓｉｄを
出力する回路である。例えば、負荷抵抗と比べて十分小
さな抵抗値の抵抗を負荷電流が流れる経路に挿入し、こ
の抵抗に発生する電圧に基づいて出力電流を検出しても
良い。あるいはホール素子など他の電流検出素子を用い
ても良い。また電流検出回路３０の挿入箇所は、例えば
図１に示すように電圧出力回路１０の出力端子と電圧検
出回路２０の電圧検出ノードとの間でも良いし、電圧検
出ノードと負荷との間でも良い。また、電圧出力回路１
０の入力電流が出力電流と相関性を有する場合には、電
圧出力回路１０の入力端子と電圧源Ｖｉｎとの間に電流
検出回路３０を挿入しても良い。
出力電流に応じたレベルを有する電流検出信号Ｓｉｄを
出力する回路である。例えば、負荷抵抗と比べて十分小
さな抵抗値の抵抗を負荷電流が流れる経路に挿入し、こ
の抵抗に発生する電圧に基づいて出力電流を検出しても
良い。あるいはホール素子など他の電流検出素子を用い
ても良い。また電流検出回路３０の挿入箇所は、例えば
図１に示すように電圧出力回路１０の出力端子と電圧検
出回路２０の電圧検出ノードとの間でも良いし、電圧検
出ノードと負荷との間でも良い。また、電圧出力回路１
０の入力電流が出力電流と相関性を有する場合には、電
圧出力回路１０の入力端子と電圧源Ｖｉｎとの間に電流
検出回路３０を挿入しても良い。
【００２６】電圧制御信号出力回路４０は、電圧設定信
号出力回路６０から出力される電圧設定信号Ｓｖ１また
は所定のレベルを有する電圧設定信号Ｓｖ２のうち、信
号レベルの大小関係に応じて何れか一方の電圧設定信号
を選択し、この選択した電圧設定信号と電圧検出信号Ｓ
ｖｄとのレベル差に応じた電圧制御信号Ｓｃｏｎｔを出
力する。
号出力回路６０から出力される電圧設定信号Ｓｖ１また
は所定のレベルを有する電圧設定信号Ｓｖ２のうち、信
号レベルの大小関係に応じて何れか一方の電圧設定信号
を選択し、この選択した電圧設定信号と電圧検出信号Ｓ
ｖｄとのレベル差に応じた電圧制御信号Ｓｃｏｎｔを出
力する。
【００２７】例えば、電圧設定信号Ｓｖ１または電圧設
定信号Ｓｖ２のうちの電圧レベルが低い方の電圧設定信
号を選択するものとする。この場合、通常の電圧制御が
行われる状態において、後述する電圧設定信号出力回路
６０は電圧設定信号Ｓｖ１の電圧レベルを電圧設定信号
Ｓｖ２より高く設定する。これにより、電圧制御信号出
力回路４０は電圧設定信号Ｓｖ２を選択し、電圧設定信
号Ｓｖ２と電圧検出信号Ｓｖｄとの電圧差に応じた電圧
制御信号Ｓｃｏｎｔを出力する。また、過電流制限機能
が働く状態において、電圧設定信号出力回路６０は電圧
設定信号Ｓｖ１の電圧レベルを電圧設定信号Ｓｖ２より
低く設定する。これにより、電圧制御信号出力回路４０
は電圧設定信号Ｓｖ１を選択し、電圧設定信号Ｓｖ１と
電圧検出信号Ｓｖｄとの電圧差に応じた電圧制御信号Ｓ
ｃｏｎｔを出力する。
定信号Ｓｖ２のうちの電圧レベルが低い方の電圧設定信
号を選択するものとする。この場合、通常の電圧制御が
行われる状態において、後述する電圧設定信号出力回路
６０は電圧設定信号Ｓｖ１の電圧レベルを電圧設定信号
Ｓｖ２より高く設定する。これにより、電圧制御信号出
力回路４０は電圧設定信号Ｓｖ２を選択し、電圧設定信
号Ｓｖ２と電圧検出信号Ｓｖｄとの電圧差に応じた電圧
制御信号Ｓｃｏｎｔを出力する。また、過電流制限機能
が働く状態において、電圧設定信号出力回路６０は電圧
設定信号Ｓｖ１の電圧レベルを電圧設定信号Ｓｖ２より
低く設定する。これにより、電圧制御信号出力回路４０
は電圧設定信号Ｓｖ１を選択し、電圧設定信号Ｓｖ１と
電圧検出信号Ｓｖｄとの電圧差に応じた電圧制御信号Ｓ
ｃｏｎｔを出力する。
【００２８】比較回路５０は、電流検出信号Ｓｉｄと所
定の過電流基準信号Ｓｉｒとを比較し、この比較結果に
基づいて、出力電流レベルが所定の過電流レベルを超え
ているか否かを判定する。そしてこの判定結果Ｓｉｃを
電圧設定信号出力回路６０に出力する。
定の過電流基準信号Ｓｉｒとを比較し、この比較結果に
基づいて、出力電流レベルが所定の過電流レベルを超え
ているか否かを判定する。そしてこの判定結果Ｓｉｃを
電圧設定信号出力回路６０に出力する。
【００２９】電圧設定信号出力回路６０は、比較回路５
０において過電流が検出されていないことを示す判定結
果Ｓｉｃが出力されている場合に、電圧設定信号Ｓｖ１
のレベルを電圧制御信号出力回路４０で選択されない第
１のレベルに設定する。また、比較回路５０において過
電流が検出されたことを示す判定結果Ｓｉｃが出力され
ている場合には、電圧設定信号Ｓｖ１のレベルを電圧制
御信号出力回路４０で選択される第２のレベルに設定す
る。
０において過電流が検出されていないことを示す判定結
果Ｓｉｃが出力されている場合に、電圧設定信号Ｓｖ１
のレベルを電圧制御信号出力回路４０で選択されない第
１のレベルに設定する。また、比較回路５０において過
電流が検出されたことを示す判定結果Ｓｉｃが出力され
ている場合には、電圧設定信号Ｓｖ１のレベルを電圧制
御信号出力回路４０で選択される第２のレベルに設定す
る。
【００３０】例えば、上述のように電圧制御信号出力回
路４０が電圧レベルの低い方の電圧設定信号を選択する
ものとすると、過電流が検出されていない状態において
は、電圧設定信号Ｓｖ１のレベルを電圧設定信号Ｓｖ２
より十分高く設定して、電圧設定信号Ｓｖ１が選択され
ないようにする。また、過電流が検出された状態におい
ては、電圧設定信号Ｓｖ１のレベルを電圧設定信号Ｓｖ
２より低い所定のレベルに設定して、電圧設定信号Ｓｖ
１を選択させる。
路４０が電圧レベルの低い方の電圧設定信号を選択する
ものとすると、過電流が検出されていない状態において
は、電圧設定信号Ｓｖ１のレベルを電圧設定信号Ｓｖ２
より十分高く設定して、電圧設定信号Ｓｖ１が選択され
ないようにする。また、過電流が検出された状態におい
ては、電圧設定信号Ｓｖ１のレベルを電圧設定信号Ｓｖ
２より低い所定のレベルに設定して、電圧設定信号Ｓｖ
１を選択させる。
【００３１】ここで、上述した構成を有する図１のレギ
ュレータ回路の動作について説明する。出力電流の過電
流が検出されていない通常の電圧制御状態において、電
圧設定信号出力回路６０が出力する電圧設定信号Ｓｖ１
のレベルは電圧制御信号出力回路４０で選択されない第
１のレベルに設定される。したがって、電圧制御信号出
力回路４０において、電圧制御信号Ｓｃｏｎｔは電圧設
定信号Ｓｖ２と電圧検出信号Ｓｖｄとのレベル差に応じ
て生成される。また、電圧出力回路１０、電圧検出回路
２０および電圧制御信号出力回路４０によって負帰還制
御のループが形成されており、電圧設定信号Ｓｖ２と電
圧検出信号Ｓｖｄとのレベル差が小さくなるように電圧
制御信号Ｓｃｏｎｔが負帰還制御される。これにより、
電圧出力回路１０の出力電圧は電圧設定信号Ｓｖ２のレ
ベルに応じた電圧となる。
ュレータ回路の動作について説明する。出力電流の過電
流が検出されていない通常の電圧制御状態において、電
圧設定信号出力回路６０が出力する電圧設定信号Ｓｖ１
のレベルは電圧制御信号出力回路４０で選択されない第
１のレベルに設定される。したがって、電圧制御信号出
力回路４０において、電圧制御信号Ｓｃｏｎｔは電圧設
定信号Ｓｖ２と電圧検出信号Ｓｖｄとのレベル差に応じ
て生成される。また、電圧出力回路１０、電圧検出回路
２０および電圧制御信号出力回路４０によって負帰還制
御のループが形成されており、電圧設定信号Ｓｖ２と電
圧検出信号Ｓｖｄとのレベル差が小さくなるように電圧
制御信号Ｓｃｏｎｔが負帰還制御される。これにより、
電圧出力回路１０の出力電圧は電圧設定信号Ｓｖ２のレ
ベルに応じた電圧となる。
【００３２】また、出力電流の過電流が検出された過電
流制限機能の動作状態において、電圧設定信号出力回路
６０が出力する電圧設定信号Ｓｖ１は電圧制御信号出力
回路４０で選択される第２のレベルに設定される。これ
により、電圧設定信号Ｓｖ１と電圧検出信号Ｓｖｄとの
レベル差が小さくなるように電圧制御信号Ｓｃｏｎｔが
負帰還制御され、電圧出力回路１０の出力電圧は電圧設
定信号Ｓｖ１のレベル（第２のレベル）に応じた電圧と
なる。
流制限機能の動作状態において、電圧設定信号出力回路
６０が出力する電圧設定信号Ｓｖ１は電圧制御信号出力
回路４０で選択される第２のレベルに設定される。これ
により、電圧設定信号Ｓｖ１と電圧検出信号Ｓｖｄとの
レベル差が小さくなるように電圧制御信号Ｓｃｏｎｔが
負帰還制御され、電圧出力回路１０の出力電圧は電圧設
定信号Ｓｖ１のレベル（第２のレベル）に応じた電圧と
なる。
【００３３】図５に示す従来例において過電流制限機能
が働いた場合には、ｎ型ＭＯＳトランジスタ１のゲート
Ｎ７は接地ラインの電圧レベルまで低下し、負帰還ルー
プが直ちに切断されていた。一方、図１に示すレギュレ
ータ回路において過電流制限機能が働いた場合には、出
力電圧が電圧設定信号Ｓｖ１のレベル（第２のレベル）
に応じた電圧となるように負帰還制御が働いている。こ
のため、負帰還ループが直ちに切断されてしまう従来回
路に比べて出力電圧を発振し難くすることができる。
が働いた場合には、ｎ型ＭＯＳトランジスタ１のゲート
Ｎ７は接地ラインの電圧レベルまで低下し、負帰還ルー
プが直ちに切断されていた。一方、図１に示すレギュレ
ータ回路において過電流制限機能が働いた場合には、出
力電圧が電圧設定信号Ｓｖ１のレベル（第２のレベル）
に応じた電圧となるように負帰還制御が働いている。こ
のため、負帰還ループが直ちに切断されてしまう従来回
路に比べて出力電圧を発振し難くすることができる。
【００３４】なお、比較回路５０の判定結果Ｓｉｃが過
電流の検出状態から非検出状態に変化した場合に電圧設
定信号Ｓｖ１のレベルが第２のレベルから第１のレベル
へ変化する速度を、電圧設定信号出力回路６０において
任意に制御させても良い。この変化速度を適当に遅く設
定することで、出力電圧のレベルを電圧設定信号Ｓｖ１
に応じた電圧から電圧設定信号Ｓｖ２に応じた電圧へ滑
らかに変化させることができる。これにより、過電流の
検出状態から非検出状態に変化した場合に出力電圧が急
激に変化していた従来回路に比べて、過渡的に負荷容量
に流れ込む電流が減少し、出力電圧の発振をより効果的
に抑えることができる。
電流の検出状態から非検出状態に変化した場合に電圧設
定信号Ｓｖ１のレベルが第２のレベルから第１のレベル
へ変化する速度を、電圧設定信号出力回路６０において
任意に制御させても良い。この変化速度を適当に遅く設
定することで、出力電圧のレベルを電圧設定信号Ｓｖ１
に応じた電圧から電圧設定信号Ｓｖ２に応じた電圧へ滑
らかに変化させることができる。これにより、過電流の
検出状態から非検出状態に変化した場合に出力電圧が急
激に変化していた従来回路に比べて、過渡的に負荷容量
に流れ込む電流が減少し、出力電圧の発振をより効果的
に抑えることができる。
【００３５】また、過電流非検出状態から検出状態に変
化する場合に比べて、過電流検出状態から非検出状態に
変化する場合の過電流検出レベルが小さくなるようなヒ
ステリシス特性を比較回路５０に持たせても良い。これ
により、出力電流レベルが過電流検出レベル付近にある
場合において、ノイズ等により判定結果Ｓｉｃが過電流
非検出状態と検出状態との間で状態が不安定になること
を防止でき、これによる出力電圧の発振を抑えることが
できる。
化する場合に比べて、過電流検出状態から非検出状態に
変化する場合の過電流検出レベルが小さくなるようなヒ
ステリシス特性を比較回路５０に持たせても良い。これ
により、出力電流レベルが過電流検出レベル付近にある
場合において、ノイズ等により判定結果Ｓｉｃが過電流
非検出状態と検出状態との間で状態が不安定になること
を防止でき、これによる出力電圧の発振を抑えることが
できる。
【００３６】＜第２の実施形態＞次に、本発明の第２の
実施形態について、図２〜図４を参照して説明する。第
２の実施形態は、上述した第１の実施形態の構成をより
具体化したものである。
実施形態について、図２〜図４を参照して説明する。第
２の実施形態は、上述した第１の実施形態の構成をより
具体化したものである。
【００３７】図２は、本発明の第２の実施形態に係るレ
ギュレータ回路の構成例を示す概略的な回路図である。
図２において、ｎ型ＭＯＳトランジスタ１１は、図１に
おける電圧出力回路１０に対応する回路である。抵抗２
１および抵抗２２からなる回路は、図１における電圧検
出回路２０に対応する回路である。抵抗３１は、図１に
おける電流検出回路３０に対応する回路である。差動増
幅回路４１は、図１における電圧制御信号出力回路４０
に対応する回路である。ヒステリシスコンパレータ５１
は、図１における比較回路５０に対応する回路である。
定電流回路６１、キャパシタ６２、ｎ型ＭＯＳトランジ
スタ６３および定電圧源６４からなる回路は、図１にお
ける電圧設定信号出力回路６０に対応する回路である。
ギュレータ回路の構成例を示す概略的な回路図である。
図２において、ｎ型ＭＯＳトランジスタ１１は、図１に
おける電圧出力回路１０に対応する回路である。抵抗２
１および抵抗２２からなる回路は、図１における電圧検
出回路２０に対応する回路である。抵抗３１は、図１に
おける電流検出回路３０に対応する回路である。差動増
幅回路４１は、図１における電圧制御信号出力回路４０
に対応する回路である。ヒステリシスコンパレータ５１
は、図１における比較回路５０に対応する回路である。
定電流回路６１、キャパシタ６２、ｎ型ＭＯＳトランジ
スタ６３および定電圧源６４からなる回路は、図１にお
ける電圧設定信号出力回路６０に対応する回路である。
【００３８】直流電圧源Ｖｉｎの負出力端子が接地ライ
ンに接続され、正出力端子が電流検出用抵抗３１の端子
Ｎ１１に接続される。電流検出用抵抗３１の他方の端子
Ｎ１２はｎ型ＭＯＳトランジスタ１１のドレインに接続
される。ｎ型ＭＯＳトランジスタ１１のソースＮ１３と
接地ラインとの間には、平滑キャパシタＣＬ１および電
流負荷ＩＬが接続される。
ンに接続され、正出力端子が電流検出用抵抗３１の端子
Ｎ１１に接続される。電流検出用抵抗３１の他方の端子
Ｎ１２はｎ型ＭＯＳトランジスタ１１のドレインに接続
される。ｎ型ＭＯＳトランジスタ１１のソースＮ１３と
接地ラインとの間には、平滑キャパシタＣＬ１および電
流負荷ＩＬが接続される。
【００３９】また、ｎ型ＭＯＳトランジスタ１１のソー
スＮ１３と接地ラインとの間には電圧検出用に直列接続
された抵抗２１および抵抗２２が接続され、この接続中
点Ｎ１４が差動増幅回路４１の負入力端子−に接続され
る。差動増幅回路４１は２つの正入力端子を有してお
り、一方の正入力端子＋１は電圧源ＶＲ１の正端子から
負端子を介して接地ラインに接続され、他方の正入力端
子＋２は電圧源６４の正端子に接続される。差動増幅回
路４１の出力は、ｎ型ＭＯＳトランジスタ１１のゲート
Ｎ１５に接続される。
スＮ１３と接地ラインとの間には電圧検出用に直列接続
された抵抗２１および抵抗２２が接続され、この接続中
点Ｎ１４が差動増幅回路４１の負入力端子−に接続され
る。差動増幅回路４１は２つの正入力端子を有してお
り、一方の正入力端子＋１は電圧源ＶＲ１の正端子から
負端子を介して接地ラインに接続され、他方の正入力端
子＋２は電圧源６４の正端子に接続される。差動増幅回
路４１の出力は、ｎ型ＭＯＳトランジスタ１１のゲート
Ｎ１５に接続される。
【００４０】電流検出用抵抗３１の端子Ｎ１２は、ヒス
テリシスコンパレータ５１の負入力端子−に接続され
る。電流検出用抵抗３１の端子Ｎ１１は、電圧源ＶＲ２
の正端子から負端子を介してヒステリシスコンパレータ
５１の正入力端子＋に接続される。この正入力端子＋と
負入力端子−との電圧レベルの比較結果に応じたハイレ
ベルまたはローレベルの電圧がヒステリシスコンパレー
タ５１において生成され、ｎ型ＭＯＳトランジスタ６３
のゲートＮ１６に入力される。ｎ型ＭＯＳトランジスタ
６３のドレインは定電流回路６１を介して電源ラインＶ
ｃｃに接続されるとともに、キャパシタ６２を介してｎ
型ＭＯＳトランジスタのソースおよび接地ラインに接続
される。また、定電流回路６１とキャパシタ６２との接
続中点Ｎ１７は、電圧源６４の負端子に接続される。
テリシスコンパレータ５１の負入力端子−に接続され
る。電流検出用抵抗３１の端子Ｎ１１は、電圧源ＶＲ２
の正端子から負端子を介してヒステリシスコンパレータ
５１の正入力端子＋に接続される。この正入力端子＋と
負入力端子−との電圧レベルの比較結果に応じたハイレ
ベルまたはローレベルの電圧がヒステリシスコンパレー
タ５１において生成され、ｎ型ＭＯＳトランジスタ６３
のゲートＮ１６に入力される。ｎ型ＭＯＳトランジスタ
６３のドレインは定電流回路６１を介して電源ラインＶ
ｃｃに接続されるとともに、キャパシタ６２を介してｎ
型ＭＯＳトランジスタのソースおよび接地ラインに接続
される。また、定電流回路６１とキャパシタ６２との接
続中点Ｎ１７は、電圧源６４の負端子に接続される。
【００４１】ここで、差動増幅回路４１のより具体的な
構成例について説明する。図３は、２つの正入力端子を
有する差動増幅回路４１の入力部の構成例を示す概略的
な回路図を示す。図３に示すように、ｐ型ＭＯＳトラン
ジスタ４１１のゲートは負入力端子−に、ｐ型ＭＯＳト
ランジスタ４１２のゲートは正入力端子＋１に、ｐ型Ｍ
ＯＳトランジスタ４１３のゲートは正入力端子＋２にそ
れぞれ接続されている。
構成例について説明する。図３は、２つの正入力端子を
有する差動増幅回路４１の入力部の構成例を示す概略的
な回路図を示す。図３に示すように、ｐ型ＭＯＳトラン
ジスタ４１１のゲートは負入力端子−に、ｐ型ＭＯＳト
ランジスタ４１２のゲートは正入力端子＋１に、ｐ型Ｍ
ＯＳトランジスタ４１３のゲートは正入力端子＋２にそ
れぞれ接続されている。
【００４２】ｐ型ＭＯＳトランジスタ４１１、ｐ型ＭＯ
Ｓトランジスタ４１２およびｐ型ＭＯＳトランジスタ４
１３のソースは共通に接続されており、さらに、定電流
回路４１７を介して電源ラインＶｃｃに接続されてい
る。
Ｓトランジスタ４１２およびｐ型ＭＯＳトランジスタ４
１３のソースは共通に接続されており、さらに、定電流
回路４１７を介して電源ラインＶｃｃに接続されてい
る。
【００４３】ｐ型ＭＯＳトランジスタ４１１のドレイン
はｎ型ＭＯＳトランジスタ４１４のドレインに接続さ
れ、ｐ型ＭＯＳトランジス４１２およびｐ型ＭＯＳトラ
ンジスタ４１３のドレインはｎ型ＭＯＳトランジスタ４
１５のドレインに接続されている。
はｎ型ＭＯＳトランジスタ４１４のドレインに接続さ
れ、ｐ型ＭＯＳトランジス４１２およびｐ型ＭＯＳトラ
ンジスタ４１３のドレインはｎ型ＭＯＳトランジスタ４
１５のドレインに接続されている。
【００４４】ｎ型ＭＯＳトランジスタ４１４およびｎ型
ＭＯＳトランジスタ４１５は、互いのゲートが共通に接
続されているとともに、ソースが接地ラインに接続され
ている。また、ｎ型ＭＯＳトランジスタ４１４のゲート
とドレインとが接続されている。
ＭＯＳトランジスタ４１５は、互いのゲートが共通に接
続されているとともに、ソースが接地ラインに接続され
ている。また、ｎ型ＭＯＳトランジスタ４１４のゲート
とドレインとが接続されている。
【００４５】ｐ型ＭＯＳトランジスタ４１１とｎ型ＭＯ
Ｓトランジスタ４１４のドレインが接続されたノードＮ
４１ａは、差動増幅回路４１６の正入力端子＋に接続さ
れる。ｐ型ＭＯＳトランジスタ４１２、ｐ型ＭＯＳトラ
ンジスタ４１３およびｎ型ＭＯＳトランジスタ４１５の
ドレインが共通に接続されたノードＮ４１ｂは、差動増
幅回路４１６の負入力端子−に接続される。差動増幅回
路４１６の出力端子は、ｎ型ＭＯＳトランジスタ１１の
ゲートＮ１５に接続される。
Ｓトランジスタ４１４のドレインが接続されたノードＮ
４１ａは、差動増幅回路４１６の正入力端子＋に接続さ
れる。ｐ型ＭＯＳトランジスタ４１２、ｐ型ＭＯＳトラ
ンジスタ４１３およびｎ型ＭＯＳトランジスタ４１５の
ドレインが共通に接続されたノードＮ４１ｂは、差動増
幅回路４１６の負入力端子−に接続される。差動増幅回
路４１６の出力端子は、ｎ型ＭＯＳトランジスタ１１の
ゲートＮ１５に接続される。
【００４６】このような構成を有する差動増幅回路４１
において、ｎ型ＭＯＳトランジスタ４１４およびｎ型Ｍ
ＯＳトランジスタ４１５はカレントミラー回路を構成し
ており、ｎ型ＭＯＳトランジスタ４１４のドレイン電流
と一致する電流がｎ型ＭＯＳトランジスタ４１５のドレ
インに流れる。また、並列接続されたｐ型ＭＯＳトラン
ジスタ４１２およびｐ型ＭＯＳトランジスタ４１３は、
正入力端子＋１および正入力端子＋２の電圧レベルの大
小関係に応じて、何れか一方が活性化される。すなわ
ち、正入力端子＋１の電圧が正入力端子＋２と比べて低
い場合にはｐ型ＭＯＳトランジスタ４１２が活性化さ
れ、正入力端子＋２の電圧が正入力端子＋１と比べて低
い場合にはｐ型ＭＯＳトランジスタ４１３が活性化され
る。この活性化されたトランジスタと、ｐ型ＭＯＳトラ
ンジスタ４１１、定電流回路４１７および上述のカレン
トミラー回路によって構成される差動増幅回路において
負入力端子と正入力端子との電圧差が増幅され、ノード
Ｎ４１ａとノードＮ４１ｂとの間の差動電圧として出力
される。この差動電圧が差動増幅回路４１６において増
幅されて、ｎ型ＭＯＳトランジスタ１１のゲートＮ１５
に入力される。
において、ｎ型ＭＯＳトランジスタ４１４およびｎ型Ｍ
ＯＳトランジスタ４１５はカレントミラー回路を構成し
ており、ｎ型ＭＯＳトランジスタ４１４のドレイン電流
と一致する電流がｎ型ＭＯＳトランジスタ４１５のドレ
インに流れる。また、並列接続されたｐ型ＭＯＳトラン
ジスタ４１２およびｐ型ＭＯＳトランジスタ４１３は、
正入力端子＋１および正入力端子＋２の電圧レベルの大
小関係に応じて、何れか一方が活性化される。すなわ
ち、正入力端子＋１の電圧が正入力端子＋２と比べて低
い場合にはｐ型ＭＯＳトランジスタ４１２が活性化さ
れ、正入力端子＋２の電圧が正入力端子＋１と比べて低
い場合にはｐ型ＭＯＳトランジスタ４１３が活性化され
る。この活性化されたトランジスタと、ｐ型ＭＯＳトラ
ンジスタ４１１、定電流回路４１７および上述のカレン
トミラー回路によって構成される差動増幅回路において
負入力端子と正入力端子との電圧差が増幅され、ノード
Ｎ４１ａとノードＮ４１ｂとの間の差動電圧として出力
される。この差動電圧が差動増幅回路４１６において増
幅されて、ｎ型ＭＯＳトランジスタ１１のゲートＮ１５
に入力される。
【００４７】次に、上述した構成を有する図２および図
３に示すレギュレータ回路の動作について説明する。過
電流制限機能が働かない通常の電圧制御状態において
は、抵抗３１に流れる電流は過電流状態に比べて小さ
く、この抵抗の両端に発生する電圧は電圧源ＶＲ２の電
圧よりも小さい。この場合、ヒステリシスコンパレータ
５１の負入力端子−の電圧は正入力端子＋の電圧より高
くなり、ヒステリシスコンパレータ５１の出力電圧はロ
ーレベルとなる。このため、ｎ型ＭＯＳトランジスタ６
３はオフ状態となり、キャパシタ６２は定電流回路６１
の電流によって電源ラインＶｃｃまで充電される。
３に示すレギュレータ回路の動作について説明する。過
電流制限機能が働かない通常の電圧制御状態において
は、抵抗３１に流れる電流は過電流状態に比べて小さ
く、この抵抗の両端に発生する電圧は電圧源ＶＲ２の電
圧よりも小さい。この場合、ヒステリシスコンパレータ
５１の負入力端子−の電圧は正入力端子＋の電圧より高
くなり、ヒステリシスコンパレータ５１の出力電圧はロ
ーレベルとなる。このため、ｎ型ＭＯＳトランジスタ６
３はオフ状態となり、キャパシタ６２は定電流回路６１
の電流によって電源ラインＶｃｃまで充電される。
【００４８】キャパシタ６２の充電電圧が電源ラインＶ
ｃｃまで上昇するので、差動増幅回路４１の正入力端子
＋２の電圧レベルは正入力端子＋１に比べて十分高くな
り、ｐ型ＭＯＳトランジスタ４１２が活性化される。す
なわち、差動増幅回路４１においては、正入力端子＋１
と負入力端子−との電圧差が増幅されてｎ型ＭＯＳトラ
ンジスタ１１のゲートに出力される。したがって、通常
の電圧制御状態におけるノードＮ１３の電圧は、電圧源
ＶＲ１による正入力端子＋１の電圧とノードＮ１４の電
圧とがほぼ一致するように負帰還制御される。
ｃｃまで上昇するので、差動増幅回路４１の正入力端子
＋２の電圧レベルは正入力端子＋１に比べて十分高くな
り、ｐ型ＭＯＳトランジスタ４１２が活性化される。す
なわち、差動増幅回路４１においては、正入力端子＋１
と負入力端子−との電圧差が増幅されてｎ型ＭＯＳトラ
ンジスタ１１のゲートに出力される。したがって、通常
の電圧制御状態におけるノードＮ１３の電圧は、電圧源
ＶＲ１による正入力端子＋１の電圧とノードＮ１４の電
圧とがほぼ一致するように負帰還制御される。
【００４９】一方、過電流制限機能が働いた状態におい
ては、抵抗３１の両端に発生する電圧が電圧源ＶＲ２の
電圧よりも大きくなり、ヒステリシスコンパレータ５１
の出力電圧はハイレベルとなる。このため、ｎ型ＭＯＳ
トランジスタ６３はオン状態となり、キャパシタ６２の
充電電荷は放電され、ノードＮ１７の電圧は接地ライン
の電圧まで低下する。
ては、抵抗３１の両端に発生する電圧が電圧源ＶＲ２の
電圧よりも大きくなり、ヒステリシスコンパレータ５１
の出力電圧はハイレベルとなる。このため、ｎ型ＭＯＳ
トランジスタ６３はオン状態となり、キャパシタ６２の
充電電荷は放電され、ノードＮ１７の電圧は接地ライン
の電圧まで低下する。
【００５０】このとき、電圧源６４の電圧が電圧源ＶＲ
１よりも低く設定されているとすると、正入力端子＋２
の電圧レベルは正入力端子＋１より低くなり、ｐ型ＭＯ
Ｓトランジスタ４１３が活性化される。すなわち、差動
増幅回路４１においては、正入力端子＋２と負入力端子
−との電圧差が増幅されてｎ型ＭＯＳトランジスタ１１
のゲートに出力される。したがって、過電流制御機能が
働いた状態におけるノードＮ１３の電圧は、電圧源６４
による正入力端子＋２の電圧とノードＮ１４の電圧とが
ほぼ一致するように負帰還制御される。電圧源６４の電
圧は電圧源ＶＲ１よりも低く設定されているので、過電
流制限機能が働いた状態の出力電圧は、通常の電圧制御
状態に比べて低くなる。
１よりも低く設定されているとすると、正入力端子＋２
の電圧レベルは正入力端子＋１より低くなり、ｐ型ＭＯ
Ｓトランジスタ４１３が活性化される。すなわち、差動
増幅回路４１においては、正入力端子＋２と負入力端子
−との電圧差が増幅されてｎ型ＭＯＳトランジスタ１１
のゲートに出力される。したがって、過電流制御機能が
働いた状態におけるノードＮ１３の電圧は、電圧源６４
による正入力端子＋２の電圧とノードＮ１４の電圧とが
ほぼ一致するように負帰還制御される。電圧源６４の電
圧は電圧源ＶＲ１よりも低く設定されているので、過電
流制限機能が働いた状態の出力電圧は、通常の電圧制御
状態に比べて低くなる。
【００５１】このように、図２および図３に示すレギュ
レータ回路は、図１のレギュレータ回路と同様に、過電
流制限機能が働いた場合においてノードＮ１４の電圧と
電圧源６４の電圧とが一致するように負帰還制御が働
く。したがって、負帰還ループが直ちに切断されてしま
う従来回路に比べて出力電圧を発振し難くすることがで
きる。
レータ回路は、図１のレギュレータ回路と同様に、過電
流制限機能が働いた場合においてノードＮ１４の電圧と
電圧源６４の電圧とが一致するように負帰還制御が働
く。したがって、負帰還ループが直ちに切断されてしま
う従来回路に比べて出力電圧を発振し難くすることがで
きる。
【００５２】また、過電流制限機能が働いた状態が解消
されて抵抗３１の両端電圧がＶＲ２よりも小さくなる
と、ヒステリシスコンパレータ５１の出力はハイレベル
からローレベルに変化し、これに応じてｎ型ＭＯＳトラ
ンジスタ６３はオン状態からオフ状態に変化する。
されて抵抗３１の両端電圧がＶＲ２よりも小さくなる
と、ヒステリシスコンパレータ５１の出力はハイレベル
からローレベルに変化し、これに応じてｎ型ＭＯＳトラ
ンジスタ６３はオン状態からオフ状態に変化する。
【００５３】この時点において、接地ラインの電圧まで
低下していたノードＮ１７の電圧は、定電流回路６１の
電流でキャパシタ６２が充電されることにより徐々に上
昇し、これに応じて差動増幅回路４１の正入力端子＋２
の電圧も徐々に上昇する。そして、正入力端子＋２の電
圧が正入力端子＋１の電圧を超えると、ｎ型ＭＯＳトラ
ンジスタ４１２が再び活性化されて、通常の電圧制御状
態に移行する。
低下していたノードＮ１７の電圧は、定電流回路６１の
電流でキャパシタ６２が充電されることにより徐々に上
昇し、これに応じて差動増幅回路４１の正入力端子＋２
の電圧も徐々に上昇する。そして、正入力端子＋２の電
圧が正入力端子＋１の電圧を超えると、ｎ型ＭＯＳトラ
ンジスタ４１２が再び活性化されて、通常の電圧制御状
態に移行する。
【００５４】このように、過電流制限機能が働いた状態
から通常の電圧制御状態に移行する場合において、正入
力端子＋２に入力される電圧レベルを一定の速度で徐々
に増加させるので、ノードＮ１３の電圧もこれに応じて
滑らか変化する。したがって、出力電圧が急激に変化し
ていた従来回路に比べて、出力電圧の発振をより効果的
に抑えることができる。更に、平滑キャパシタＣＬ１に
過渡的に流れ込む電流を抑えることができる。
から通常の電圧制御状態に移行する場合において、正入
力端子＋２に入力される電圧レベルを一定の速度で徐々
に増加させるので、ノードＮ１３の電圧もこれに応じて
滑らか変化する。したがって、出力電圧が急激に変化し
ていた従来回路に比べて、出力電圧の発振をより効果的
に抑えることができる。更に、平滑キャパシタＣＬ１に
過渡的に流れ込む電流を抑えることができる。
【００５５】また、ヒステリシスコンパレータ５１は、
出力をローレベルからハイレベルに変化させる場合と、
ハイレベルからローレベルに変化させる場合とで、正入
力端子＋と負入力端子−との間に印加すべき電圧が異な
っており、この電圧の違いによる不感帯の電圧範囲内に
正入力端子＋と負入力端子−との電圧差が含まれる場
合、出力レベルは変化しない。すなわち、通常状態から
過電流状態に移行する場合と、過電流状態から通常状態
に移行する場合とでは過電流検出レベルが異なってお
り、後者の過電流検出レベルが前者に比べて小さくな
る。
出力をローレベルからハイレベルに変化させる場合と、
ハイレベルからローレベルに変化させる場合とで、正入
力端子＋と負入力端子−との間に印加すべき電圧が異な
っており、この電圧の違いによる不感帯の電圧範囲内に
正入力端子＋と負入力端子−との電圧差が含まれる場
合、出力レベルは変化しない。すなわち、通常状態から
過電流状態に移行する場合と、過電流状態から通常状態
に移行する場合とでは過電流検出レベルが異なってお
り、後者の過電流検出レベルが前者に比べて小さくな
る。
【００５６】このため、過電流状態において抵抗３１に
流れる電流が、通常状態から過電流状態に移行するとき
の過電流検出レベルより小さくならなければ、過電流状
態から通常状態へ移行しない。逆に、通常状態において
抵抗３１に流れる電流が、過電流状態から通常状態に移
行するときの過電流検出レベルより大きくならなけれ
ば、通常状態から過電流状態へ移行しない。したがっ
て、抵抗３１の電流が過電流検出レベル付近にある場合
において、ノイズ等により正入力端子＋と負入力端子−
との電圧差が変動しても、過電流制限機能が働いた状態
と通常の電圧制御状態との間で状態が急激に変化するこ
とを防止でき、これによる出力電圧の発振を抑えること
ができる。
流れる電流が、通常状態から過電流状態に移行するとき
の過電流検出レベルより小さくならなければ、過電流状
態から通常状態へ移行しない。逆に、通常状態において
抵抗３１に流れる電流が、過電流状態から通常状態に移
行するときの過電流検出レベルより大きくならなけれ
ば、通常状態から過電流状態へ移行しない。したがっ
て、抵抗３１の電流が過電流検出レベル付近にある場合
において、ノイズ等により正入力端子＋と負入力端子−
との電圧差が変動しても、過電流制限機能が働いた状態
と通常の電圧制御状態との間で状態が急激に変化するこ
とを防止でき、これによる出力電圧の発振を抑えること
ができる。
【００５７】図４は、図２および図３に示すレギュレー
タ回路において過電流制限機能が働いた場合の出力電圧
の波形例を示す図である。図４Ａは電流負荷ＩＬに流れ
る電流のシミュレーション波形の例を示しており、縦軸
は負荷電流レベルを、横軸は時間をそれぞれ示してい
る。また図４Ｂは電流負荷ＩＬに印加される出力電圧の
シミュレーション波形の例を示しており、縦軸は出力電
圧レベルを、横軸は時間をそれぞれ示している。
タ回路において過電流制限機能が働いた場合の出力電圧
の波形例を示す図である。図４Ａは電流負荷ＩＬに流れ
る電流のシミュレーション波形の例を示しており、縦軸
は負荷電流レベルを、横軸は時間をそれぞれ示してい
る。また図４Ｂは電流負荷ＩＬに印加される出力電圧の
シミュレーション波形の例を示しており、縦軸は出力電
圧レベルを、横軸は時間をそれぞれ示している。
【００５８】図４Ｂの出力電圧波形に示すように、電流
負荷ＩＬの電流を０Ａから５Ａに増大させて過電流制限
機能を働かせると、レギュレータ回路の出力電圧は約９
００ｍＶから約３００ｍＶまで低下するが、図６Ｂに示
す従来回路の出力電圧のように振動することはない。ま
た、電流負荷ＩＬの電流が５Ａから０Ａに戻ると、数１
０μｓの遅延時間を経て、出力電圧はなだらかに上昇す
る。このように、図２および図３に示すレギュレータ回
路においては、過電流制限機能が働いた状態における出
力電圧の発振が防止される。
負荷ＩＬの電流を０Ａから５Ａに増大させて過電流制限
機能を働かせると、レギュレータ回路の出力電圧は約９
００ｍＶから約３００ｍＶまで低下するが、図６Ｂに示
す従来回路の出力電圧のように振動することはない。ま
た、電流負荷ＩＬの電流が５Ａから０Ａに戻ると、数１
０μｓの遅延時間を経て、出力電圧はなだらかに上昇す
る。このように、図２および図３に示すレギュレータ回
路においては、過電流制限機能が働いた状態における出
力電圧の発振が防止される。
【００５９】なお、本発明は上述した実施形態に限定さ
れない。例えば、図２および図３において使用されてい
るＭＯＳトランジスタは、バイポーラトランジスタに置
き換えることもできる。また、図２および図３において
使用されているｎ型ＭＯＳトランジスタをｐ型ＭＯＳト
ランジスタ、ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトラ
ンジスタに置き換えることも可能である。その他、当業
者に自明な種々の改変が可能である。
れない。例えば、図２および図３において使用されてい
るＭＯＳトランジスタは、バイポーラトランジスタに置
き換えることもできる。また、図２および図３において
使用されているｎ型ＭＯＳトランジスタをｐ型ＭＯＳト
ランジスタ、ｐ型ＭＯＳトランジスタをｎ型ＭＯＳトラ
ンジスタに置き換えることも可能である。その他、当業
者に自明な種々の改変が可能である。
【００６０】
【発明の効果】本発明によれば、過電流制限機能が働い
た場合における出力電圧の発振を防止できる。
た場合における出力電圧の発振を防止できる。
【図１】本発明の第１の実施形態に係るレギュレータ回
路の構成例を示す概略的なブロック図である。
路の構成例を示す概略的なブロック図である。
【図２】本発明の第２の実施形態に係るレギュレータ回
路の構成例を示す概略的な回路図である。
路の構成例を示す概略的な回路図である。
【図３】２つの正入力端子を有する差動増幅回路４１の
入力部の構成例を示す概略的な回路図を示す。
入力部の構成例を示す概略的な回路図を示す。
【図４】図２および図３に示すレギュレータ回路におい
て過電流制限機能が働いた場合の出力電圧の波形例を示
す図である。
て過電流制限機能が働いた場合の出力電圧の波形例を示
す図である。
【図５】過電流制限回路を有した従来のシリーズレギュ
レータの構成例を示す概略的な回路図である。
レータの構成例を示す概略的な回路図である。
【図６】図５に示すシリーズレギュレータにおいて過電
流制限機能が働いた場合の出力電圧の変動を示す図であ
る。
流制限機能が働いた場合の出力電圧の変動を示す図であ
る。
【符号の説明】
１０…電圧出力回路、２０…電圧検出回路、３０…電流
検出回路、４０…電圧制御信号出力回路、５０…比較回
路、６０…電圧設定信号出力回路、１１…ｎ型ＭＯＳト
ランジスタ、２１，２２，３１…抵抗、４１…差動増幅
回路、５１…ヒステリシスコンパレータ、６１…定電流
回路、６２，ＣＬ１…キャパシタ、６３…ｎ型ＭＯＳト
ランジスタ、６４，Ｖｉｎ，ＶＲ１，ＶＲ２…定電圧
源、ＩＬ１…電流負荷。
検出回路、４０…電圧制御信号出力回路、５０…比較回
路、６０…電圧設定信号出力回路、１１…ｎ型ＭＯＳト
ランジスタ、２１，２２，３１…抵抗、４１…差動増幅
回路、５１…ヒステリシスコンパレータ、６１…定電流
回路、６２，ＣＬ１…キャパシタ、６３…ｎ型ＭＯＳト
ランジスタ、６４，Ｖｉｎ，ＶＲ１，ＶＲ２…定電圧
源、ＩＬ１…電流負荷。
Claims (6)
- 【請求項１】 入力される電圧制御信号のレベルに応じ
た電圧を出力する電圧出力回路と、 上記電圧出力回路の出力電圧に応じたレベルを有する電
圧検出信号を出力する電圧検出回路と、 入力される第１の電圧設定信号または所定のレベルを有
する第２の電圧設定信号のうち、信号レベルの大小関係
に応じて何れか一方の電圧設定信号を選択し、当該電圧
設定信号と上記電圧検出信号とのレベル差に応じた上記
電圧制御信号を出力する電圧制御信号出力回路と、 上記電圧出力回路の出力電流レベルが所定の過電流レベ
ルを超えているか否かを検出する過電流検出回路と、 上記過電流検出回路において過電流が検出されていない
場合、上記第１の電圧設定信号のレベルを上記電圧制御
信号出力回路で選択されない第１のレベルに設定し、過
電流が検出された場合、上記第１の電圧設定信号のレベ
ルを上記電圧制御信号出力回路で選択される第２のレベ
ルに設定する電圧設定信号出力回路と、 を有するレギュレータ回路。 - 【請求項２】 上記電圧設定信号出力回路が、上記過電
流検出回路において過電流が検出された状態から検出さ
れない状態に変化した場合、上記第１の電圧設定信号を
上記第２のレベルから上記第１のレベルへ所定の速度で
変化させる、 請求項１に記載のレギュレータ回路。 - 【請求項３】 上記過電流検出回路において、過電流検
出状態から非検出状態に変化する場合の上記過電流レベ
ルが、過電流非検出状態から検出状態に変化する場合に
比べて小さい、 請求項１または請求項２に記載のレギュレータ回路。 - 【請求項４】 上記電圧制御信号出力回路が、 上記電圧検出信号を入力し、第１のノードに電圧信号を
供給するための第１のトランジスタと、 上記第１の電圧設定信号を入力し、第２のノードに電圧
信号を供給するための第２のトランジスタと、 上記第２の電圧設定信号を入力し、上記第２のトランジ
スタと並列接続された第３のトランジスタと、 上記第１のトランジスタと上記第２又は第３のトランジ
スタとに電流を供給する電流源回路と、 上記第１のノードと上記第２のノードとに互いに等しい
電流を供給するためのカレントミラー回路と、 上記第１のノードと上記第２のノードとの電圧差に応じ
た上記電圧制御信号を出力する出力回路とを有する請求
項１に記載のレギュレータ回路。 - 【請求項５】 上記電圧設定信号出力回路が、 定電流源と、 上記定電流源から供給される電流によって充電されるキ
ャパシタと、 上記過電流検出回路の検出結果に応じて導通して上記キ
ャパシタを放電させるトランジスタと、 上記キャパシタの充電電圧に所定のオフセットを与えて
上記第１の電圧設定信号とする電圧源とを有する請求項
４に記載のレギュレータ回路。 - 【請求項６】 上記電圧出力回路が、電圧入力端子と電
圧出力端子とを有し、制御端子に入力される上記電圧制
御信号に応じた出力電圧を供給するトランジスタを有す
る請求項４又は５に記載のレギュレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001191804A JP4742454B2 (ja) | 2001-06-25 | 2001-06-25 | レギュレータ回路 |
| US10/178,201 US6608520B1 (en) | 2001-06-25 | 2002-06-24 | Regulator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001191804A JP4742454B2 (ja) | 2001-06-25 | 2001-06-25 | レギュレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003005847A true JP2003005847A (ja) | 2003-01-08 |
| JP4742454B2 JP4742454B2 (ja) | 2011-08-10 |
Family
ID=19030363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001191804A Expired - Fee Related JP4742454B2 (ja) | 2001-06-25 | 2001-06-25 | レギュレータ回路 |
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| Country | Link |
|---|---|
| US (1) | US6608520B1 (ja) |
| JP (1) | JP4742454B2 (ja) |
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| CN104007311A (zh) * | 2011-03-18 | 2014-08-27 | 富士通半导体股份有限公司 | 检测器电路 |
| WO2014203704A1 (ja) * | 2013-06-21 | 2014-12-24 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2015005171A (ja) * | 2013-06-21 | 2015-01-08 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| US9645593B2 (en) | 2013-06-21 | 2017-05-09 | Sii Semiconductor Corporation | Voltage regulator |
| WO2014208261A1 (ja) * | 2013-06-25 | 2014-12-31 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| JP2015007903A (ja) * | 2013-06-25 | 2015-01-15 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| US10177655B2 (en) | 2013-06-25 | 2019-01-08 | Ablic Inc. | Voltage regulator including a non-regulated state detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4742454B2 (ja) | 2011-08-10 |
| US6608520B1 (en) | 2003-08-19 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| RD04 | Notification of resignation of power of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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