JPH01296323A - 集積回路用電源装置 - Google Patents
集積回路用電源装置Info
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- JPH01296323A JPH01296323A JP12689088A JP12689088A JPH01296323A JP H01296323 A JPH01296323 A JP H01296323A JP 12689088 A JP12689088 A JP 12689088A JP 12689088 A JP12689088 A JP 12689088A JP H01296323 A JPH01296323 A JP H01296323A
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- 230000006378 damage Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、０ＭＯ３等により形成された集積回路を駆
動するために用いられる集積回路用電源装置に関する。
動するために用いられる集積回路用電源装置に関する。
（従来の技術）
従来、この種の集積回路用電源装置としては、第３図に
示すものが知られている。この装置は入力端子１，２間
に電源として入力電圧ＶＩＮが供給されると、出力端子
３．４間に一定の出力電圧Ｖ。ＬＩＴが出力されるもの
である。この出力端子３．４には図示しない０ＭＯ３等
から形成さた集積回路が接続され°Ｃいる。
示すものが知られている。この装置は入力端子１，２間
に電源として入力電圧ＶＩＮが供給されると、出力端子
３．４間に一定の出力電圧Ｖ。ＬＩＴが出力されるもの
である。この出力端子３．４には図示しない０ＭＯ３等
から形成さた集積回路が接続され°Ｃいる。
具体的な構成としては、入力端子蓋から出力端子３の間
にＦＥＴトランジスタ５が接続され、このＦＥＴトラン
ジスタ５のゲートには、オペアンプ６の出力端子が接続
されて出力電圧Ｖ、が加えられる。オペアンプ６の反転
入力端子は、出力端子３．４間に直列に接続された抵抗
７と抵抗８の中間に接続され、出力電圧ｖ０．．を抵抗
７と抵抗８とにより分圧した電圧ｖＮが加えられる。オ
ペアンプ６の非反転入力端子は、出力端子３．４間に直
列に接続された抵抗９とツェナーダイオードＩＯの中間
に接続され、ツェナーダイオード１０から得られる常時
一定の電圧ｖ２が加えられる。
にＦＥＴトランジスタ５が接続され、このＦＥＴトラン
ジスタ５のゲートには、オペアンプ６の出力端子が接続
されて出力電圧Ｖ、が加えられる。オペアンプ６の反転
入力端子は、出力端子３．４間に直列に接続された抵抗
７と抵抗８の中間に接続され、出力電圧ｖ０．．を抵抗
７と抵抗８とにより分圧した電圧ｖＮが加えられる。オ
ペアンプ６の非反転入力端子は、出力端子３．４間に直
列に接続された抵抗９とツェナーダイオードＩＯの中間
に接続され、ツェナーダイオード１０から得られる常時
一定の電圧ｖ２が加えられる。
このように構成されたことにより出力電圧Ｖ。。
に比例した電位ｖＮがオペアンプ６の反転入力端子に負
帰還されて、出力電圧■。、！が一定に保たれる。
帰還されて、出力電圧■。、！が一定に保たれる。
このときの出力電圧ＶＯ１ｌマは、抵抗７．８の抵抗値
をそれぞれＲ’ｌ、Ｒ１とし、ツェナーダイオードｌＯ
のツェナー電圧をｖ２とすると次のように表せる。
をそれぞれＲ’ｌ、Ｒ１とし、ツェナーダイオードｌＯ
のツェナー電圧をｖ２とすると次のように表せる。
Ｖｏｕｔ＝ （１＋ ） ＶｚＲ＠
ところで上述した電源！ｌａ置では、負荷として接続さ
れた０ＭＯ３がラッチアンプ等により短絡した場合、出
力端子３．４から無制限に電流が供給されて、接続され
ている０ＭＯ３を破損するばかりか、電源装置自体も破
損してしまうことがある。
れた０ＭＯ３がラッチアンプ等により短絡した場合、出
力端子３．４から無制限に電流が供給されて、接続され
ている０ＭＯ３を破損するばかりか、電源装置自体も破
損してしまうことがある。
そこで、負荷のラッチアップ対策として、第４図に示さ
れる装置が堤案されている。
れる装置が堤案されている。
この装置は第３図の装置と同様に出力電圧Ｖ。ｕｌに比
例した電位ｖＮがオペアンプ６の反転入力端子に負帰還
され、オペアンプ６の出力が抵抗１２を介してトランジ
スタ１３のベースに接続されたことにより、出力電圧Ｖ
。ｕ７が一定に保たれる。
例した電位ｖＮがオペアンプ６の反転入力端子に負帰還
され、オペアンプ６の出力が抵抗１２を介してトランジ
スタ１３のベースに接続されたことにより、出力電圧Ｖ
。ｕ７が一定に保たれる。
さらにトランジスタ１３のベースと出力端子３の間にト
ランジスタ１４が接続され、このトランジスタ１４のベ
ースにトランジスタ１３のエミッタが接続され、同時に
トランジスタ１４のベースとエミッタ間には抵抗１８が
接続されている。
ランジスタ１４が接続され、このトランジスタ１４のベ
ースにトランジスタ１３のエミッタが接続され、同時に
トランジスタ１４のベースとエミッタ間には抵抗１８が
接続されている。
ここで負荷として接続されている０ＭＯ３がラッチアッ
プ等により短絡すると、出力端子３．４からの供給電流
が増加して抵抗１５による電圧降下が増大しトランジス
タ１４のベースとエミッタが順バイアスされ、トランジ
スタ１４がオンとなる。すると、トランジスタ１３のベ
ース電流力トランジスタ１４のコレクタに吸収されてト
ランジスタ１３を通過して出力端子３から負荷に送られ
る電流が制限され、負荷の０ＭＯ３および装置自体の破
損が防止される。
プ等により短絡すると、出力端子３．４からの供給電流
が増加して抵抗１５による電圧降下が増大しトランジス
タ１４のベースとエミッタが順バイアスされ、トランジ
スタ１４がオンとなる。すると、トランジスタ１３のベ
ース電流力トランジスタ１４のコレクタに吸収されてト
ランジスタ１３を通過して出力端子３から負荷に送られ
る電流が制限され、負荷の０ＭＯ３および装置自体の破
損が防止される。
（発明が解決しようとする問題点）
しかしながらこのような装置では、負荷のＣＭｏ５がラ
ッチアップにより短絡した場合、負荷に送出される電流
を一定値以下に制限して過電流による破損を防止するこ
とができるものの、引続き０ＭＯ３へ一定の電流が供給
されてラッチアップ状態が保持される。そのため、０Ｍ
Ｏ３を正常の動作状態に復帰させようとすると、０ＭＯ
３への供給電源を一旦遮断してランチアップ状態を解除
しなければならず、その捏作が煩わしかった。
ッチアップにより短絡した場合、負荷に送出される電流
を一定値以下に制限して過電流による破損を防止するこ
とができるものの、引続き０ＭＯ３へ一定の電流が供給
されてラッチアップ状態が保持される。そのため、０Ｍ
Ｏ３を正常の動作状態に復帰させようとすると、０ＭＯ
３への供給電源を一旦遮断してランチアップ状態を解除
しなければならず、その捏作が煩わしかった。
（発明の目的）
この発明はこのような従来の問題点を解消するためにな
されたもので、その目的とするところは接続された０Ｍ
Ｏ３がラッチアップの状態になった場合に、過大な電流
が供給されるのを防止するだけでなく、自動的に正常な
動作状態に復帰させることのできる集積回路用電源ｖ装
置を堤供することにある。
されたもので、その目的とするところは接続された０Ｍ
Ｏ３がラッチアップの状態になった場合に、過大な電流
が供給されるのを防止するだけでなく、自動的に正常な
動作状態に復帰させることのできる集積回路用電源ｖ装
置を堤供することにある。
（問題点を解決するための手段）
この発明は上記目的を達成するために、ＣＭｏ８等から
なる集積回路が接続される出力端子と、供給された電源
から一定電圧を上記出力端子に送出する定電圧発生回路
と、 上記出力端子に接続されている集積回路負荷の増大によ
り出力端子の電位が降下したことを検知して検知信号を
発生する検知回路と、 この検知回路から得られる検知信号の入力により一定時
間出力信号を送出するタイマ回路と、このタイマ回路か
ら得られる出力信号の入力により上記定電圧発生回路の
出力を停止する出力停止回路と、 を備えたことを特徴とする。
なる集積回路が接続される出力端子と、供給された電源
から一定電圧を上記出力端子に送出する定電圧発生回路
と、 上記出力端子に接続されている集積回路負荷の増大によ
り出力端子の電位が降下したことを検知して検知信号を
発生する検知回路と、 この検知回路から得られる検知信号の入力により一定時
間出力信号を送出するタイマ回路と、このタイマ回路か
ら得られる出力信号の入力により上記定電圧発生回路の
出力を停止する出力停止回路と、 を備えたことを特徴とする。
（作 用）
出力端子に接続された０ＭＯ３等からなる集積回路のラ
ッチアンプにより負荷が増大して出力端子の電位が降下
すると、検知回路により電位降下が検知されてその検知
信号がタイマ回路に送出され、検知信号が入力されたタ
イマ回路により出力信号が出力停止回路に一定時間送出
され、出力信号が入力された出力停止回路により定電圧
発生回路の出力が一定時間停止されることにより出力端
子に接続された０ＭＯ５等からなる集積回路のランチア
ップ状態が解除され、通常の動作状態に復帰する。
ッチアンプにより負荷が増大して出力端子の電位が降下
すると、検知回路により電位降下が検知されてその検知
信号がタイマ回路に送出され、検知信号が入力されたタ
イマ回路により出力信号が出力停止回路に一定時間送出
され、出力信号が入力された出力停止回路により定電圧
発生回路の出力が一定時間停止されることにより出力端
子に接続された０ＭＯ５等からなる集積回路のランチア
ップ状態が解除され、通常の動作状態に復帰する。
（実施例）
第１図はこの発明の第１の実施例を示す回路図である。
図において、入力端子２１．２２間に電源として入力電
圧ＶＩＮが供給され、出力端子２３．２４間には図示し
ないＣＭＯ３等から形成された集積回路が接続される。
圧ＶＩＮが供給され、出力端子２３．２４間には図示し
ないＣＭＯ３等から形成された集積回路が接続される。
入力端子２１から出力端子２３の間にＦＥＴトランジス
タ３５と、ＦＥ′ｒ）ランジスタ３６および抵抗３７と
が並列に接続され、このＦＥＴ）ランジスタ３５，３６
はゲートを共通にしたいわゆるミラーＦＥＴに構成され
ており、このゲートにオペアンプ２６の出力端子が接続
されて出力電圧Ｖ、が加えられる。オペアンプ２６の反
転入力端子は、出力端子２３．２４間に直列に接続され
た抵抗２７と抵抗２８との中間に接続され、出力電圧Ｖ
、、、を抵抗２７と抵抗２８とにより分圧した電圧■、
が加えられる。オペアンプ２６の非反転入力端子は、出
力端子２３．２４間に直列に接続された抵抗２９とツェ
ナーダイオード３０の中間に接続され、ツェナーダイオ
ード３０から得られる常時一定の電圧■２が加えられる
。
タ３５と、ＦＥ′ｒ）ランジスタ３６および抵抗３７と
が並列に接続され、このＦＥＴ）ランジスタ３５，３６
はゲートを共通にしたいわゆるミラーＦＥＴに構成され
ており、このゲートにオペアンプ２６の出力端子が接続
されて出力電圧Ｖ、が加えられる。オペアンプ２６の反
転入力端子は、出力端子２３．２４間に直列に接続され
た抵抗２７と抵抗２８との中間に接続され、出力電圧Ｖ
、、、を抵抗２７と抵抗２８とにより分圧した電圧■、
が加えられる。オペアンプ２６の非反転入力端子は、出
力端子２３．２４間に直列に接続された抵抗２９とツェ
ナーダイオード３０の中間に接続され、ツェナーダイオ
ード３０から得られる常時一定の電圧■２が加えられる
。
オペアンプ３２の非反転入力端子は、ＦＥＴ）ランジス
タ３６と抵抗３７の中間に接続され、ＦＥＴ）ランジス
タ３６を通過する電流に応じた電圧ｖＩｌが加えられる
。オペアンプ３２の反転入力端子は、ツェナーダイオー
ド３０に並列に接続された可変抵抗３１の摺動端子に接
続され、ツェナー電圧ｖ２以下に調整された電圧■、が
加えられる。
タ３６と抵抗３７の中間に接続され、ＦＥＴ）ランジス
タ３６を通過する電流に応じた電圧ｖＩｌが加えられる
。オペアンプ３２の反転入力端子は、ツェナーダイオー
ド３０に並列に接続された可変抵抗３１の摺動端子に接
続され、ツェナー電圧ｖ２以下に調整された電圧■、が
加えられる。
オペアンプ３２の出力端子はタイマ回路３３に接続され
ている。このタイマ回路３３はオペアンプ３２から送ら
れる信号により作動して出力信号を一定時間出力するも
ので、その内部はＣ，Ｒの時定数回路とヒステリシス回
路等の組み合わせにより構成されている。タイマ回路３
３の出力は、オペアンプ２６の非反転入力端子と出力端
子２４間に接続されたＦＥＴｌ−ランジスタ３４のゲー
トに接続されている。
ている。このタイマ回路３３はオペアンプ３２から送ら
れる信号により作動して出力信号を一定時間出力するも
ので、その内部はＣ，Ｒの時定数回路とヒステリシス回
路等の組み合わせにより構成されている。タイマ回路３
３の出力は、オペアンプ２６の非反転入力端子と出力端
子２４間に接続されたＦＥＴｌ−ランジスタ３４のゲー
トに接続されている。
このように構成されたことにより、通常は出力端子２３
．２４間に得られる出力電圧ｖ ｏｕｔに比例した電圧
■８がオペアンプ２６の反転入力端子に負帰還されて、
出力端子２３．２４に接続された集積回路の負荷変動が
あっても出力電圧■。、７が一定に保たれる。同時にオ
ペアンプ３２の反転入力端子に加えられている電圧Ｖ、
が、非反転入力端子に加えられている負荷電流に応じた
電圧■。
．２４間に得られる出力電圧ｖ ｏｕｔに比例した電圧
■８がオペアンプ２６の反転入力端子に負帰還されて、
出力端子２３．２４に接続された集積回路の負荷変動が
あっても出力電圧■。、７が一定に保たれる。同時にオ
ペアンプ３２の反転入力端子に加えられている電圧Ｖ、
が、非反転入力端子に加えられている負荷電流に応じた
電圧■。
よりも大きく設定されていることにより、オペアンプ３
２の出力がＬレベルとなり、タイマ回路３３およびＦＥ
Ｔ）ランジスタ３４は作動されない。
２の出力がＬレベルとなり、タイマ回路３３およびＦＥ
Ｔ）ランジスタ３４は作動されない。
このときの出力電圧Ｖ。ｕ７は、抵抗２７．２８の抵抗
値をそれぞれＲ１’ｌ＋ ＲＺＩとし、ツェナーダイ
オード３０のツェナー電圧をｖ２とし、入力電圧が充分
に大きいものとすると次のように表せる。
値をそれぞれＲ１’ｌ＋ ＲＺＩとし、ツェナーダイ
オード３０のツェナー電圧をｖ２とし、入力電圧が充分
に大きいものとすると次のように表せる。
ＲＺＩ
次に出力端子２３．２４間に接続されたＣＭＯ８がラン
チアップした場合について説明する。
チアップした場合について説明する。
ラッチアップにより負荷が短絡状態になると、負荷側に
供給される電流が増大して出力電圧■。Ｕ７が低下し、
オペアンプ２６の反転入力端子に入力される電圧ｖ８も
低下し始める。すると出方電圧Ｖ ＯＵＴを元の電圧ま
で復元しようとしてオペアンプ２６の出力電圧Ｖ、がよ
り高くなり、ＦＥＴトランジスタ３５．３６のゲートに
加えられる。
供給される電流が増大して出力電圧■。Ｕ７が低下し、
オペアンプ２６の反転入力端子に入力される電圧ｖ８も
低下し始める。すると出方電圧Ｖ ＯＵＴを元の電圧ま
で復元しようとしてオペアンプ２６の出力電圧Ｖ、がよ
り高くなり、ＦＥＴトランジスタ３５．３６のゲートに
加えられる。
ゲート電圧が上昇したことによりＦＥＴ）ランジスタ３
５，３６を通過する電流が増大し、ＦＥＴトランジスタ
３６のソースと抵抗３７の接続部の電圧■、が上昇し、
予め調整されている反転入力端子の電圧Ｖ、よりも高く
なると、オペアンプ３２がトリガとなり出力端子からＨ
レベルを送出して、タイマ回路３３を作動させる。
５，３６を通過する電流が増大し、ＦＥＴトランジスタ
３６のソースと抵抗３７の接続部の電圧■、が上昇し、
予め調整されている反転入力端子の電圧Ｖ、よりも高く
なると、オペアンプ３２がトリガとなり出力端子からＨ
レベルを送出して、タイマ回路３３を作動させる。
タイマ回路３３は、オペアンプ３２により起動されると
予め設定された時間、Ｈレベルの出力をＦＥＴトランジ
スタ３４のゲートに印加する。ＦＥＴ）ランジスタ３４
はゲートに電圧が加えられた時間だけ導通状態となり、
オペアンプ２６の非反転入力端子と出力端子２４が短絡
される。
予め設定された時間、Ｈレベルの出力をＦＥＴトランジ
スタ３４のゲートに印加する。ＦＥＴ）ランジスタ３４
はゲートに電圧が加えられた時間だけ導通状態となり、
オペアンプ２６の非反転入力端子と出力端子２４が短絡
される。
ソノ結果オペアンプ２６の非反転入力端子に加えられる
電位が零になるともに、オペアンプ２６の出力電圧も低
下しＦＥＴトランジスタ３５．３６を通過する電流が減
少し、出力端子２３．２４からの負荷への供給電源が遮
断される。
電位が零になるともに、オペアンプ２６の出力電圧も低
下しＦＥＴトランジスタ３５．３６を通過する電流が減
少し、出力端子２３．２４からの負荷への供給電源が遮
断される。
このように供給されていた電圧ｖ、１７が一定時間遮断
されると、接続されているＣＭＯ３のランチアップの状
態が復帰される。ここでラッチアップを復帰させるため
にタイマ回路３３に設定される時間は、ＣＭＯ５内の少
数キャリアの再結合時間が通常１〜５０μｓｅｃの範囲
であるから、この再結合時間より長い時間であれば良く
、その値はｌ ｍ５ｅｃ以下で充分である。
されると、接続されているＣＭＯ３のランチアップの状
態が復帰される。ここでラッチアップを復帰させるため
にタイマ回路３３に設定される時間は、ＣＭＯ５内の少
数キャリアの再結合時間が通常１〜５０μｓｅｃの範囲
であるから、この再結合時間より長い時間であれば良く
、その値はｌ ｍ５ｅｃ以下で充分である。
タイマ回路３３は設定時間が経過すると、出力を停止し
ＦＢ’ｌ’）ランジスタ３４のソースとドレイン間が遮
断されてオペアンプ２６の非反転入力端子の電圧がツェ
ナー電圧ｖ２に復帰し、ＦＥＴトランジスタ３５．３６
のゲートに加えられる電圧が低下し、ドレン・ソース間
を電流が流れ始め通常の動作に戻る。このとき出力端子
２３．２４間に接続されたＣＭＯ３はランチアンプの状
態から通常の動作状態にリセットされているので、直ち
にオペアンプ２６の反転入力端子の電圧ｖＮが非反転入
力端子のツェナー電圧ｖ２以下になることはない。
ＦＢ’ｌ’）ランジスタ３４のソースとドレイン間が遮
断されてオペアンプ２６の非反転入力端子の電圧がツェ
ナー電圧ｖ２に復帰し、ＦＥＴトランジスタ３５．３６
のゲートに加えられる電圧が低下し、ドレン・ソース間
を電流が流れ始め通常の動作に戻る。このとき出力端子
２３．２４間に接続されたＣＭＯ３はランチアンプの状
態から通常の動作状態にリセットされているので、直ち
にオペアンプ２６の反転入力端子の電圧ｖＮが非反転入
力端子のツェナー電圧ｖ２以下になることはない。
このようにして第１の実施例では、装置に負荷として接
続されたＣＭＯ５がラッチアンプした場合に、供給電源
を遮断することにより、負荷および装置の破損を防止す
るとともに、ＣＭＯ３のラッチアップをリセットして、
再度通常の動作状態に復帰させることができる。
続されたＣＭＯ５がラッチアンプした場合に、供給電源
を遮断することにより、負荷および装置の破損を防止す
るとともに、ＣＭＯ３のラッチアップをリセットして、
再度通常の動作状態に復帰させることができる。
第２図はこの発明の第２の実施例を示す回路図である。
第２の実施例は第１の実施例と共通に構成され、第１の
実施例におけるタイマ回路３３と並列にカウンタ回路４
０を設けたものであり、共通する部分について同一の番
号を付けて詳細な説明を省略する。
実施例におけるタイマ回路３３と並列にカウンタ回路４
０を設けたものであり、共通する部分について同一の番
号を付けて詳細な説明を省略する。
カウンタ回路４０はフリップフｂツブ等の組み合わせに
より構成されており、タイマ回路３３の起動のためのオ
ペアンプ３２の出力をカウントするものである。カウン
タ回路４０は、オペアンプ３２出力回数をカウントして
その回数が予め設定された回数になると、以後Ｈレベル
の出力をオペアンプ３４のゲートに送出して、出力電圧
の遮断状態を保持するようにしたものである。
より構成されており、タイマ回路３３の起動のためのオ
ペアンプ３２の出力をカウントするものである。カウン
タ回路４０は、オペアンプ３２出力回数をカウントして
その回数が予め設定された回数になると、以後Ｈレベル
の出力をオペアンプ３４のゲートに送出して、出力電圧
の遮断状態を保持するようにしたものである。
つまり、第１の実施例では、出力回路に接続された負荷
がＣＭＯ５のラッチアップ以外の原因、例えば破壊等で
短絡された場合に、オペアンプ３２、タイマ回路３３、
ＦＥＴ）ランジスタ３４の作動により出力電圧を遮断し
、一定時間経過後に出力電圧を復帰させても、また過大
電流が流れるため、再度出力電圧を遮断することになり
、入力端子間の電圧を遮断しない限りこの動作をくりか
えしてしまう。
がＣＭＯ５のラッチアップ以外の原因、例えば破壊等で
短絡された場合に、オペアンプ３２、タイマ回路３３、
ＦＥＴ）ランジスタ３４の作動により出力電圧を遮断し
、一定時間経過後に出力電圧を復帰させても、また過大
電流が流れるため、再度出力電圧を遮断することになり
、入力端子間の電圧を遮断しない限りこの動作をくりか
えしてしまう。
そこで第２の実施例ではカウンタ回路４０を設けたこと
により、この出力電圧の遮断回数をカウントして、予め
設定し、ておいた回数カウントされると、負荷が不可逆
的に短絡したものと判別し以後装置の出力電圧を遮断し
て装置が保護されるようにしたものである。
により、この出力電圧の遮断回数をカウントして、予め
設定し、ておいた回数カウントされると、負荷が不可逆
的に短絡したものと判別し以後装置の出力電圧を遮断し
て装置が保護されるようにしたものである。
このように第２の実施例によれば、負荷がランチアップ
により短絡した場合にラッチアンプ状態をリセットした
後出力電圧を復帰させることはもちろん、負荷の短絡が
ラフチアツブ以外の原因である場合には、以後の出力電
圧を遮断したままに保持することにより装置を保護する
ことができる。
により短絡した場合にラッチアンプ状態をリセットした
後出力電圧を復帰させることはもちろん、負荷の短絡が
ラフチアツブ以外の原因である場合には、以後の出力電
圧を遮断したままに保持することにより装置を保護する
ことができる。
（発明の効果）
この発明は、上記のように装置に負荷として接続された
ＣＭＯ３がランチアップして過大電流が流れた場合に、
検知回路がそれを検知してタイマ回路を作動させて、出
力停止回路が定電圧発生回路の出力を一定時間停止させ
ることにより出力端子に接続されたＣＭＯ３等からなる
集積回路のラッチアップ状態が解除され、その後再び出
力電圧を負荷に送出するように構成したことにより、過
大電流送出による装置の破損を防止するだけでなく、負
荷のＣＭＯ３に発生したランチアップをリセットして以
後の動作を回復させることのできる効果がある。
ＣＭＯ３がランチアップして過大電流が流れた場合に、
検知回路がそれを検知してタイマ回路を作動させて、出
力停止回路が定電圧発生回路の出力を一定時間停止させ
ることにより出力端子に接続されたＣＭＯ３等からなる
集積回路のラッチアップ状態が解除され、その後再び出
力電圧を負荷に送出するように構成したことにより、過
大電流送出による装置の破損を防止するだけでなく、負
荷のＣＭＯ３に発生したランチアップをリセットして以
後の動作を回復させることのできる効果がある。
、 第１図はこの発明にかかる装置の第１実施例を示
す回路図、第２図は同じく第２実施例を示す回路図、第
３図、第４図は従来例を示す回路図である。 ２１．２２・・・・入力端子 −２３，２４・・・・出力端子 ２６・・・・オペアンプ ２７．２８．２９・・・・抵抗 ３０・・・・ツェナーダイオード ３１・・・・可変抵抗 ３２・・・・オペアンプ ３３・・・・タイマ回路 ３４．３５．３６・・・・ＦＥＴトランジスタ３７・・
・・抵抗 特許出願人 日産自動車株式会社 代 理 人弁理士 和田成則 第３図 第４図
す回路図、第２図は同じく第２実施例を示す回路図、第
３図、第４図は従来例を示す回路図である。 ２１．２２・・・・入力端子 −２３，２４・・・・出力端子 ２６・・・・オペアンプ ２７．２８．２９・・・・抵抗 ３０・・・・ツェナーダイオード ３１・・・・可変抵抗 ３２・・・・オペアンプ ３３・・・・タイマ回路 ３４．３５．３６・・・・ＦＥＴトランジスタ３７・・
・・抵抗 特許出願人 日産自動車株式会社 代 理 人弁理士 和田成則 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １、ＣＭＯＳ等からなる集積回路が接続される出力端子
と、 供給された電源から一定電圧を上記出力端子に送出する
定電圧発生回路と、 上記出力端子に接続されている集積回路負荷の増大によ
り出力端子の電位が降下したことを検知して検知信号を
発生する検知回路と、 この検知回路から得られる検知信号の入力により一定時
間出力信号を送出するタイマ回路と、このタイマ回路か
ら得られる出力信号の入力により上記定電圧発生回路の
出力を停止する出力停止回路と、 を備えたことを特徴とする集積回路用電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12689088A JPH01296323A (ja) | 1988-05-24 | 1988-05-24 | 集積回路用電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12689088A JPH01296323A (ja) | 1988-05-24 | 1988-05-24 | 集積回路用電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01296323A true JPH01296323A (ja) | 1989-11-29 |
Family
ID=14946392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12689088A Pending JPH01296323A (ja) | 1988-05-24 | 1988-05-24 | 集積回路用電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296323A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002046854A1 (fr) * | 2000-12-05 | 2002-06-13 | Sony Corporation | Dispositif d'alimentation electrique, procede de commande de transistor et support d'enregistrement |
| JP2002366237A (ja) * | 2001-06-08 | 2002-12-20 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| JP2006228076A (ja) * | 2005-02-21 | 2006-08-31 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| JP2006293492A (ja) * | 2005-04-06 | 2006-10-26 | Denso Corp | 電源装置 |
| JP4742454B2 (ja) * | 2001-06-25 | 2011-08-10 | 日本テキサス・インスツルメンツ株式会社 | レギュレータ回路 |
-
1988
- 1988-05-24 JP JP12689088A patent/JPH01296323A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002046854A1 (fr) * | 2000-12-05 | 2002-06-13 | Sony Corporation | Dispositif d'alimentation electrique, procede de commande de transistor et support d'enregistrement |
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| JP4732617B2 (ja) * | 2001-06-08 | 2011-07-27 | セイコーインスツル株式会社 | ボルテージ・レギュレータ |
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| JP2006293492A (ja) * | 2005-04-06 | 2006-10-26 | Denso Corp | 電源装置 |
| JP4710386B2 (ja) * | 2005-04-06 | 2011-06-29 | 株式会社デンソー | 電源装置 |
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