JPH0473327B2 - - Google Patents
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- JPH0473327B2 JPH0473327B2 JP58191511A JP19151183A JPH0473327B2 JP H0473327 B2 JPH0473327 B2 JP H0473327B2 JP 58191511 A JP58191511 A JP 58191511A JP 19151183 A JP19151183 A JP 19151183A JP H0473327 B2 JPH0473327 B2 JP H0473327B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- protection
- switch signal
- switching transistor
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- 230000005856 abnormality Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0826—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in bipolar transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はモータ駆動用などのパワースイツチン
グトランジスタの保護回路に関する。
グトランジスタの保護回路に関する。
モータ駆動トランジスタ回路においては、負荷
短絡等の異常時を検出して駆動用パワースイツチ
ングトランジスタをカツトオフするための保護回
路が設けられている。この種の従来の保護回路と
しては、駆動トランジスタ回路自体に電流検出用
抵抗を挿入してその電圧降下から電流検出を行な
つたり、あるいは電流変成器を使用して電流検出
を行ない、このように検出された電流が過大であ
るか否かを判定処理して過大伴定時に駆動用パワ
ースイツチングトランジスタのベース回路を制御
するための検出電流処理回路を用いていた。この
場合、モータ駆動回路においては、負荷に含まれ
るフリーホイーリングダイオードの動作に伴なう
逆回復電流（Irr）などの正常な大電流が短時間
流れるので、このような短時間の大電流を検出し
ないようにし、あるいは短時間の大電流を検出し
たときには保護制御を行なわないように設定する
必要がある。
短絡等の異常時を検出して駆動用パワースイツチ
ングトランジスタをカツトオフするための保護回
路が設けられている。この種の従来の保護回路と
しては、駆動トランジスタ回路自体に電流検出用
抵抗を挿入してその電圧降下から電流検出を行な
つたり、あるいは電流変成器を使用して電流検出
を行ない、このように検出された電流が過大であ
るか否かを判定処理して過大伴定時に駆動用パワ
ースイツチングトランジスタのベース回路を制御
するための検出電流処理回路を用いていた。この
場合、モータ駆動回路においては、負荷に含まれ
るフリーホイーリングダイオードの動作に伴なう
逆回復電流（Irr）などの正常な大電流が短時間
流れるので、このような短時間の大電流を検出し
ないようにし、あるいは短時間の大電流を検出し
たときには保護制御を行なわないように設定する
必要がある。
ところで、上述したように過大電流検出信号に
より駆動用パワースイツチングトランジスタのベ
ース電流をカツトオフ制御する場合、検出電流処
理回路と上記ベース回路との間を安全性を考慮し
て電気的に絶縁するためにフオトカプラー等を介
して行なつている。しかし、このようにフオトカ
プラー等を介すると、制御動作の所要時間（検出
信号の発生からベース電流カツトオフまでの時
間。）が通常数十μs程度になり、制御速度が遅い
という欠点があつた。また、上記したようにフオ
トカプラー等を介することにより、それだけ回路
動作が不安定になる要因が増える。
より駆動用パワースイツチングトランジスタのベ
ース電流をカツトオフ制御する場合、検出電流処
理回路と上記ベース回路との間を安全性を考慮し
て電気的に絶縁するためにフオトカプラー等を介
して行なつている。しかし、このようにフオトカ
プラー等を介すると、制御動作の所要時間（検出
信号の発生からベース電流カツトオフまでの時
間。）が通常数十μs程度になり、制御速度が遅い
という欠点があつた。また、上記したようにフオ
トカプラー等を介することにより、それだけ回路
動作が不安定になる要因が増える。
本発明は上記の事情に鑑みなされたもので、パ
ワースイツチングトランジスタの負荷短絡異常を
検出してから極く短時間で上記トランジスタのベ
ース電流をカツトオフ制御でき、安定な保護動作
が可能なパワースイツチングトランジスタの保護
回路を提供するものである。
ワースイツチングトランジスタの負荷短絡異常を
検出してから極く短時間で上記トランジスタのベ
ース電流をカツトオフ制御でき、安定な保護動作
が可能なパワースイツチングトランジスタの保護
回路を提供するものである。
即ち、本発明のパワースイツチングトランジス
タの保護回路は、パワースイツチングトランジス
タのコレクタ・エミツタ間電圧を取り出し、この
電圧が一定時間以上高電圧状態であるときを検出
し、この検出時点が上記トランジスタをスイツチ
制御するスイツチ信号のオン期間であるときに負
荷短絡異常であると判定して保護制御出力を発生
する発生手段を設け、この手段の上記保護制御出
力により直接にオン駆動される保護用トランジス
タを前記パワースイツチングトランジスタのベー
ス・エミツタ間に並列に接続してなることを特徴
とするものである。
タの保護回路は、パワースイツチングトランジス
タのコレクタ・エミツタ間電圧を取り出し、この
電圧が一定時間以上高電圧状態であるときを検出
し、この検出時点が上記トランジスタをスイツチ
制御するスイツチ信号のオン期間であるときに負
荷短絡異常であると判定して保護制御出力を発生
する発生手段を設け、この手段の上記保護制御出
力により直接にオン駆動される保護用トランジス
タを前記パワースイツチングトランジスタのベー
ス・エミツタ間に並列に接続してなることを特徴
とするものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第１図において、Q0はNPN形のパワースイツ
チングトランジスタであり、そのコレクタは負荷
回路１を介して高電圧（たとえば800V）の第１
の直流電源２の正極に接続され、エミツタは上記
直流電源２の負極い接続されている。一方、第２
の直流電源３を動作電源とする制御回路部におい
ては、スイツチ信号入力を分配するスイツチ信号
分配回路４，ベース電流供給回路５，NPN形の
保護用スイツチングトランジスタQ1，保護制御
回路６を有している。即ち、スイツチ信号分配回
路４の第１の出力端N1と前記パワートランジス
タQ0のベースとの間にベース電流供給回路５が
挿入され、上記パワートランジスタQ0のベー
ス・エミツタ間に並列に前記保護用トランジスタ
Q1のコレクタ・エミツタ間が接続され、このト
ランジスタQ1のベースに保護制御回路６の出力
端が接続されている。この保護制御回路６におい
ては、スイツチ信号分配回路４の２の出力端N2
からのスイツチ信号出力によりスイツチ制御され
るスイツチ回路４と、このスイツチ回路７の一端
と前記第２の直流電源３の正極との間に接続され
た抵抗R1と、上記スイツチ回路７の他端に入力
端が接続された第１の積分回路８と、前記パワー
トランジスタQ0のコレクタから抵抗R2を介して
取り出したスイツチ状態信号を積分する第２の積
分回路９と、これらの積分回路８，９の各出力の
たとえば論理積処理を行ない、その論理出力を前
記保護用トランジスタQ1のベースに印加する論
理回路１０とを有する。なお、上記各積分回路
８，９はそれぞれ抵抗R0およびコンデンサC0か
らなる。さらに、上記保護制御回路６には、前記
スイツチ信号入力がオフになる毎にスイツチ信号
分配回路４の第３の出力端N3からの第３のスイ
ツチ信号出力によつて上記積分回路８，９をそれ
ぞれリセツトするためのリセツト回路１１，１２
が設けられている。
チングトランジスタであり、そのコレクタは負荷
回路１を介して高電圧（たとえば800V）の第１
の直流電源２の正極に接続され、エミツタは上記
直流電源２の負極い接続されている。一方、第２
の直流電源３を動作電源とする制御回路部におい
ては、スイツチ信号入力を分配するスイツチ信号
分配回路４，ベース電流供給回路５，NPN形の
保護用スイツチングトランジスタQ1，保護制御
回路６を有している。即ち、スイツチ信号分配回
路４の第１の出力端N1と前記パワートランジス
タQ0のベースとの間にベース電流供給回路５が
挿入され、上記パワートランジスタQ0のベー
ス・エミツタ間に並列に前記保護用トランジスタ
Q1のコレクタ・エミツタ間が接続され、このト
ランジスタQ1のベースに保護制御回路６の出力
端が接続されている。この保護制御回路６におい
ては、スイツチ信号分配回路４の２の出力端N2
からのスイツチ信号出力によりスイツチ制御され
るスイツチ回路４と、このスイツチ回路７の一端
と前記第２の直流電源３の正極との間に接続され
た抵抗R1と、上記スイツチ回路７の他端に入力
端が接続された第１の積分回路８と、前記パワー
トランジスタQ0のコレクタから抵抗R2を介して
取り出したスイツチ状態信号を積分する第２の積
分回路９と、これらの積分回路８，９の各出力の
たとえば論理積処理を行ない、その論理出力を前
記保護用トランジスタQ1のベースに印加する論
理回路１０とを有する。なお、上記各積分回路
８，９はそれぞれ抵抗R0およびコンデンサC0か
らなる。さらに、上記保護制御回路６には、前記
スイツチ信号入力がオフになる毎にスイツチ信号
分配回路４の第３の出力端N3からの第３のスイ
ツチ信号出力によつて上記積分回路８，９をそれ
ぞれリセツトするためのリセツト回路１１，１２
が設けられている。
なお、第２は上記第１図の回路の一具体例を示
している。ここでは、第１のスイツチ回路７およ
び抵抗R1としてスイツチ信号分配回路４′の一部
が利用されており、第１図中と同一部分には同一
符号を付しており、Q1〜Q11はトランジスタ、R3
〜R18は抵抗、C1はコンデンサ、D1〜D3はダイオ
ード、ZD1およびZD2はツエナーダイオードであ
る。このツエナーダイオードZD1，ZD2は、パワ
ートランジスタQ0のコレクタ・エミツタ間飽和
電圧VCE（SAT）に対して第２の積分回路９を応
動（積分）させないで、そのツエナー電圧以上の
コレクタ・エミツタ間電圧に応動させるためのも
のである。また、論理回路１０の各トランジスタ
Q3〜Q11それぞれのエミツタ回路にダイオード，
抵抗等を直列に挿入して温度特性を改善すること
も可能である。
している。ここでは、第１のスイツチ回路７およ
び抵抗R1としてスイツチ信号分配回路４′の一部
が利用されており、第１図中と同一部分には同一
符号を付しており、Q1〜Q11はトランジスタ、R3
〜R18は抵抗、C1はコンデンサ、D1〜D3はダイオ
ード、ZD1およびZD2はツエナーダイオードであ
る。このツエナーダイオードZD1，ZD2は、パワ
ートランジスタQ0のコレクタ・エミツタ間飽和
電圧VCE（SAT）に対して第２の積分回路９を応
動（積分）させないで、そのツエナー電圧以上の
コレクタ・エミツタ間電圧に応動させるためのも
のである。また、論理回路１０の各トランジスタ
Q3〜Q11それぞれのエミツタ回路にダイオード，
抵抗等を直列に挿入して温度特性を改善すること
も可能である。
次に、第１図に示したパワースイツチングトラ
ンジスタの保護回路における動作を説明する。ス
イツチ信号入力スイツチ信号分配回路４により分
配され、第１のスイツチ信号出力S1のオン，オフ
に応じてベース電流供給回路５がパワートランジ
スタQ0へのベース電流供給をオン，オフ制御す
ることによつてパワートランジスタQ0がスイツ
チング駆動される。このパワートランジスタQ0
の負荷回路１が正常な場合、パワートランジスタ
Q0がオン状態のときそのコレクタ・エミツタ間
電圧は低く、パワートランジスタQ0がオフ状態
のときそのコレクタ・エミツタ間電圧は高い。し
たがつて、上記パワートランジスタQ0のコレク
タから抵抗R2を介して取り出されるスイツチ状
態信号は、パワートランジスタQ0のオン，オフ
に応じて低電位，高電位になる。したがつて、パ
ワートランジスタQ0がオン状態のときには、第
２の積分回路９の積分電圧は低く、この低い電圧
は論理回路１０の一方の入力としてロウレベルを
与えるので、論理回路１０の出力はロウレベルと
なり、保護用トランジスタQ1はオフになつてい
る。なお、負荷回路１が正常な場合でも、モータ
負荷におけるフリーホイーリングダイオードの逆
回復電流などの正常な大電流が短時間流れること
によつてパワートランジスタQ0がオンのときに
そのコレクタ電圧が短時間高くなることがある。
しかし、この短時間の高電圧によつて第２の積分
回路９の積分電圧が論理レベル“１”にならない
ようにその時定数を設定している。また、スイツ
チ信号入力がオフになる毎にリセツト回路１２か
らの第３のスイツチ信号出力S3によつて第２の積
分回路９がリセツトされるので、上記短時間の高
電圧による積分電圧が累積されることはない。
ンジスタの保護回路における動作を説明する。ス
イツチ信号入力スイツチ信号分配回路４により分
配され、第１のスイツチ信号出力S1のオン，オフ
に応じてベース電流供給回路５がパワートランジ
スタQ0へのベース電流供給をオン，オフ制御す
ることによつてパワートランジスタQ0がスイツ
チング駆動される。このパワートランジスタQ0
の負荷回路１が正常な場合、パワートランジスタ
Q0がオン状態のときそのコレクタ・エミツタ間
電圧は低く、パワートランジスタQ0がオフ状態
のときそのコレクタ・エミツタ間電圧は高い。し
たがつて、上記パワートランジスタQ0のコレク
タから抵抗R2を介して取り出されるスイツチ状
態信号は、パワートランジスタQ0のオン，オフ
に応じて低電位，高電位になる。したがつて、パ
ワートランジスタQ0がオン状態のときには、第
２の積分回路９の積分電圧は低く、この低い電圧
は論理回路１０の一方の入力としてロウレベルを
与えるので、論理回路１０の出力はロウレベルと
なり、保護用トランジスタQ1はオフになつてい
る。なお、負荷回路１が正常な場合でも、モータ
負荷におけるフリーホイーリングダイオードの逆
回復電流などの正常な大電流が短時間流れること
によつてパワートランジスタQ0がオンのときに
そのコレクタ電圧が短時間高くなることがある。
しかし、この短時間の高電圧によつて第２の積分
回路９の積分電圧が論理レベル“１”にならない
ようにその時定数を設定している。また、スイツ
チ信号入力がオフになる毎にリセツト回路１２か
らの第３のスイツチ信号出力S3によつて第２の積
分回路９がリセツトされるので、上記短時間の高
電圧による積分電圧が累積されることはない。
上記正常時の動作に対して、負荷回路１の短絡
異常時には次のような保護制御動作が行なわれ
る。即ち、このときにはパワートランジスタQ0
のコレクタ電位は電源２と同じ高電圧になり、こ
の高電圧が一定時間以上第２の積分回路９に与え
られるとその積分出力は論理レベル“１”にな
る。一方、この短絡異常時がパワートランジスタ
Q0のオン時であるときには、スイツチ信号分配
回路４からの第２スイツチ信号出力S2によつてス
イツチ回路７（第３図のダイオードD1に相当す
る。）がオン状態になつており、第２の直流電源
３から抵抗R1および上記スイツチ回路７を介し
て第１の積分回路８に充電電流が流れ、一定時間
以上の積分により積分出力は論理レベル“１”に
なる。したがつて、論理回路１０は２入力とも
“１”レベルとなるので“１”レベルを出力し、
これにより保護用トランジスタQ1がオン状態に
なり、パワートランジスタQ0はゲート・エミツ
タ間電圧が低くなつてカツトオフされる。
異常時には次のような保護制御動作が行なわれ
る。即ち、このときにはパワートランジスタQ0
のコレクタ電位は電源２と同じ高電圧になり、こ
の高電圧が一定時間以上第２の積分回路９に与え
られるとその積分出力は論理レベル“１”にな
る。一方、この短絡異常時がパワートランジスタ
Q0のオン時であるときには、スイツチ信号分配
回路４からの第２スイツチ信号出力S2によつてス
イツチ回路７（第３図のダイオードD1に相当す
る。）がオン状態になつており、第２の直流電源
３から抵抗R1および上記スイツチ回路７を介し
て第１の積分回路８に充電電流が流れ、一定時間
以上の積分により積分出力は論理レベル“１”に
なる。したがつて、論理回路１０は２入力とも
“１”レベルとなるので“１”レベルを出力し、
これにより保護用トランジスタQ1がオン状態に
なり、パワートランジスタQ0はゲート・エミツ
タ間電圧が低くなつてカツトオフされる。
上述したようなパワースイツチングトランジス
タの保護回路によれば、パワートランジスタQ0
の負荷回路１の短絡異常時をパワートランジスタ
Q0のコレクタ・エミツタ間電圧を積分すること
によつて検出し、かつこの検出時がパワートラン
ジスタQ0のオン時であるか否かをスイツチ信号
がオン状態であるか否かによつて検出し、これら
の検出出力の論理処理を行なつてスイツチ信号が
オンのときでかつ短絡異常を検出したときに保護
制御出力を発生し、パワートランジスタQ0のベ
ース・エミツタ間に並列接続された保護用トラン
ジスタQ1を上記保護制御出力によりオン駆動す
るようにしている。この場合、短絡異常検出系，
保護制御回路系および保護用トランジスタQ1を
直結しているので、異常検出から保護制御動作ま
での所要時間が非常に短かくなり、制御動作も安
定に行なわれる。因みに、第２図の回路におい
て、短絡異常時におけるパワートランジスタQ0
の電流Icの波形を観測すると、第３図に示すよう
になり、短絡による立ち上りから保護制御動作に
よ立ち上りまでの波形幅が保護制御の動作時間に
対応している。この時間は、R2＝116kΩ，R0＝
7.5kΩ，C0＝0.047μF、第２の直流電源３の電圧
が15Vとすれば、R1＝3.6kΩ，7.5kΩ，15kΩと変
えたときにそれぞれ対応して５〜27μsに設定する
ことが可能であることが波形観測により確認され
ており、これは従来例における数十μsに比べて著
しく短縮されている。
タの保護回路によれば、パワートランジスタQ0
の負荷回路１の短絡異常時をパワートランジスタ
Q0のコレクタ・エミツタ間電圧を積分すること
によつて検出し、かつこの検出時がパワートラン
ジスタQ0のオン時であるか否かをスイツチ信号
がオン状態であるか否かによつて検出し、これら
の検出出力の論理処理を行なつてスイツチ信号が
オンのときでかつ短絡異常を検出したときに保護
制御出力を発生し、パワートランジスタQ0のベ
ース・エミツタ間に並列接続された保護用トラン
ジスタQ1を上記保護制御出力によりオン駆動す
るようにしている。この場合、短絡異常検出系，
保護制御回路系および保護用トランジスタQ1を
直結しているので、異常検出から保護制御動作ま
での所要時間が非常に短かくなり、制御動作も安
定に行なわれる。因みに、第２図の回路におい
て、短絡異常時におけるパワートランジスタQ0
の電流Icの波形を観測すると、第３図に示すよう
になり、短絡による立ち上りから保護制御動作に
よ立ち上りまでの波形幅が保護制御の動作時間に
対応している。この時間は、R2＝116kΩ，R0＝
7.5kΩ，C0＝0.047μF、第２の直流電源３の電圧
が15Vとすれば、R1＝3.6kΩ，7.5kΩ，15kΩと変
えたときにそれぞれ対応して５〜27μsに設定する
ことが可能であることが波形観測により確認され
ており、これは従来例における数十μsに比べて著
しく短縮されている。
上述したように本発明のパワースイツチングト
ランジスタの保護回路によれば、パワースイツチ
ングトランジスタのオン期間はそのエミツタ電位
を基準にしてコレクタに過大電圧が一定時間以上
加わつたときを負荷短絡異常として検出してか
ら、極く短時間で上記トランジスタのベース電流
をカツトオフ制御して保護できるので、保護能力
が向上しており、その応用範囲が拡大する。
ランジスタの保護回路によれば、パワースイツチ
ングトランジスタのオン期間はそのエミツタ電位
を基準にしてコレクタに過大電圧が一定時間以上
加わつたときを負荷短絡異常として検出してか
ら、極く短時間で上記トランジスタのベース電流
をカツトオフ制御して保護できるので、保護能力
が向上しており、その応用範囲が拡大する。
第１図は本発明に係るパワースイツチングトラ
ンジスタの保護回路の一実施例を示す構成説明
図、第２図は第１図の回路の一具体例を示す回路
図、第３図は第２図の回路における負荷短絡異常
時のパワースイツチングトランジスタの保護動作
を説明するためにパワースイツチングトランジス
タのコレクタ電流波形を示す波形図である。 ２，３……直流電源、６……保護制御回路、
８，９……積分回路、１０，１１……リセツト回
路、Q0……パワースイツチングトランジスタ、
Q1……保護用トランジスタ。
ンジスタの保護回路の一実施例を示す構成説明
図、第２図は第１図の回路の一具体例を示す回路
図、第３図は第２図の回路における負荷短絡異常
時のパワースイツチングトランジスタの保護動作
を説明するためにパワースイツチングトランジス
タのコレクタ電流波形を示す波形図である。 ２，３……直流電源、６……保護制御回路、
８，９……積分回路、１０，１１……リセツト回
路、Q0……パワースイツチングトランジスタ、
Q1……保護用トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 負荷回路がコレクタに接続されたパワースイ
ツチングトランジスタと、 このパワースイツチングトランジスタのベー
ス・エミツタ間に並列に接続された保護用トラン
ジスタと、 上記パワースイツチングトランジスタをスイツ
チ制御するためのスイツチ信号がオンのときに電
源から入力が与えられスイツチ信号のオン状態を
検出するための時定数を有する第１の積分回路
と、 前記パワースイツチングトランジスタのコレク
タから取り出された電圧が入力として与えられ、
前記負荷回路の短絡異常を検出するための時定数
を有し、前記スイツチ信号に応じて周期的にリセ
ツトされる第２の積分回路と、 これら第１、第２の積分回路の各検出出力が論
理入力として導かれ、第２の積分回路によつて前
記負荷回路の短絡異常が検出され、第１の積分回
路によつてスイツチ信号のオン状態が検出された
場合、前記保護用トランジスタをオン駆動するた
めの出力信号を出力する論理回路と、 を具備することを特徴とするパワースイツチング
トランジスタの保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191511A JPS6083418A (ja) | 1983-10-13 | 1983-10-13 | パワ−スイッチングトランジスタの保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191511A JPS6083418A (ja) | 1983-10-13 | 1983-10-13 | パワ−スイッチングトランジスタの保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083418A JPS6083418A (ja) | 1985-05-11 |
| JPH0473327B2 true JPH0473327B2 (ja) | 1992-11-20 |
Family
ID=16275866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191511A Granted JPS6083418A (ja) | 1983-10-13 | 1983-10-13 | パワ−スイッチングトランジスタの保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083418A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07108485B2 (ja) * | 1985-09-14 | 1995-11-22 | 株式会社井上ジャパックス研究所 | 放電加工装置 |
| JPS63187812A (ja) * | 1987-01-30 | 1988-08-03 | Yamatake Honeywell Co Ltd | 近接スイツチの過電流防止回路 |
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| JP5226183B2 (ja) | 2006-01-10 | 2013-07-03 | 東芝三菱電機産業システム株式会社 | 多レベル電力変換装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029246U (ja) * | 1973-07-12 | 1975-04-03 | ||
| JPS5320335Y2 (ja) * | 1974-04-23 | 1978-05-29 | ||
| JPS56142150U (ja) * | 1980-03-27 | 1981-10-27 |
-
1983
- 1983-10-13 JP JP58191511A patent/JPS6083418A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6083418A (ja) | 1985-05-11 |
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