JPH0724816Y2

JPH0724816Y2 - Ｃｍｏｓ回路の保護装置

Info

Publication number: JPH0724816Y2
Application number: JP11267788U
Authority: JP
Inventors: 博池田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1988-08-26
Filing date: 1988-08-26
Publication date: 1995-06-05
Anticipated expiration: 2003-08-26
Also published as: JPH0235531U

Description

【考案の詳細な説明】 A.産業上の利用分野本考案は、半導体回路のダンプサージに対する保護装置
に係り、特に少なくともパワートランジスタを駆動する
のに用いられるCMOS回路の保護装置に関する。

B.従来の技術パワートランジスタ駆動用のCMOS回路にはダンプサージ
電圧がかかるため、従来から種々の保護方式が採用され
ている。

第３図に示す回路はその保護方式のひとつであり、CMOS
回路を高耐圧化したものである。図において、１はパワ
ートランジスタで、このパワートランジスタ１のコレク
タ・エミッタはバッテリ電源ラインＬ（V_BAT）とアース
間に接続され、パワートランジスタ１のエミッタには、
モータやランプ等の負荷２が直列に接続されている。３
はパワートランジスタ１を制御するCMOS高耐圧回路で、
バッテリ電源ラインＬとアース間に接続されている。

CMOS高耐圧回路３は、これを構成するMOSトランジスタ
が高耐圧構造（LDD:Lightly Doped Drain構造など）に
なっているため、V_BATのバッテリ電源ラインＬに重畳さ
れたダンプサージからCMOS回路を保護できる。

しかしバッテリの取外し時、あるいはトラブルによりバ
ッテリ電源端子が離脱した時等に、オールタネータの過
剰な発電により60V以上のダンプサージが電源ラインＬ
上に重畳される場合がある。オールタネータの性能が向
上していることを考慮すると、ダンプサージのエネルギ
は今後さらに増すものと考えられる。従って、第３図の
保護方式では十分とはいえない。

また、CMOS高耐圧回路を構成するMOSトランジスタのゲ
ート酸化膜の耐電圧性も、以下の理由により上述のダン
プサージに対しては必ずしも十分ではない。

第４図は、CMOS回路の構成例を示すもので、Ｐ−チャネ
ルMOSトランジスタQ1とＮ−チャネルMOSトランジスタQ2
を相補対称に接続そたインバータ回路を構成している。

このようなCMOS回路において、V_BATの電源ラインＬに重
畳されたダンプサージがCMOS回路に加わった時、MOSト
ランジスタのソース・ドレイン間は高耐圧構造になって
いるため、MOSトランジスタはダンプサージに耐え得る
が、ソース・ゲート間には電位差V_GSが直接かかる。し
たがって、電位差V_GSがゲート酸化膜の耐圧を越えるとM
OSトランジスタが破壊されてしまうから、第３図の保護
方式ではダンプサージに対する保護が不十分である。

そこで、第５図に示すように電源ラインＬとアース間に
ツェナダイオード４を接続し、ダンプサージをアースに
落とすことが考えられる。しかし、この方式では、ダン
プサージに相当する大電流を流すことのできるツェナダ
イオードが必要となる。

一方、この種のCMOS回路を車両に適用する場合、そのバ
ッテリ電源に接続されている回路は、パワートランジス
タが動作していないスタンドバイ時には、その消費電流
をμ_Ａオーダで極力押えないと、バッテリの消耗が早く
好ましくない。また、CMOS回路がデジタル回路だけであ
れば、その非動作時には、消費電流はμ_Ａオーダでほと
んど流れないが、オペアンプ，コンパレータ等のアナロ
グ回路が含まれている場合には、アナログ回路自体の電
源を遮断する以外に消費電流をμ_Ａオーダにする方法が
ない。

そこで、CMOS回路用の電源を別に設け、スイッチにより
電源を落とすことが考えられる。第６図はその電源回路
の一例を示す。

電源用トランジスタ５のベース電位を、V_BAT電源とアー
ス間に接続した抵抗６とツェナダイオード７で作り、ツ
ェナダイオード７にソース・ドレイン間を並列に接続し
たスイッチングトランジスタ８を、その入力端子９に加
えられる信号によりオン・オフする。トランジスタ８が
オンするとトランジスタ５のベース電位がアースに落
ち、トランジスタ５がオフして出力端子10の出力電圧を
オフする。また、V_BATの電源ラインＬにダンプサージが
のった場合は、ツェナダイオード７がブレークダウンし
て電流ｉが流れ、出力電圧Ｖを一定値にして、出力端子
10に接続されるCMOS回路を保護する。

このような電源回路の出力端子10を介してCMOS回路に電
源を供給することにより、スタンドバイ電流を抑制する
と共に、ダンプサージからCMOS回路を保護する。

第７図は、ダンプサージに対する保護機能を備えた電源
回路の他の例を示す。

この電源回路では、第６図と同様に構成したスイッチン
グトランジスタ８のドレインとV_BATの電源ラインＬ間に
Ｎ−チャネルMOSトランジスタ11を負荷として接続した
ものである。

この回路方式にあっては、入力の論理闘値レベルが上が
ることによって、入力の動作マージンが多少向上でき
る。また、第７図に示すようなＮ−チャネルMOSトラン
ジスタ11の接続方式では、そのゲート酸化膜に大きな電
圧が加わらないので、ダンプサージに対しても問題がな
い。しかし、入力の動作マージンを考えると、第７図の
ように２つのＮ−チャネルMOSトランジスタを用いる入
力段よりもCMOS回路からなる入力段を用いるのが消費電
流の点で好ましい。

第８図は、入力段をCMOS回路で構成した電源回路の例を
示す。

この電源回路では、電源用トランジスタ５および抵抗6,
ツェナダイオード７からなる定電圧回路の入力段に、Ｐ
−チャネルMOSトランジスタ12とＮ−チャネルMOSトラン
ジスタ13から成るインバータ回路を利用したものであ
る。また第９図は、第８図の電源回路によってCMOS回路
14に電源を供給しスタンドバイ電流を抑制した回路図で
ある。

このようなCMOS回路の入力段では、ダンプサージに対し
第４図と同様な問題が起こり、ゲート酸化膜がダンプサ
ージにより破壊されてしまう。

C.考案が解決しようとする課題上述したように従来のパワートランジスタ駆動用のCMOS
回路の保護装置にあっては、高耐圧CMOS回路を使用する
か、あるいはスタンドバイ電流を抑制するCMOS回路用電
源回路を用いてバッテリ電源のダンプサージに対する保
護回路を構成するようにしているため、スタンドバイ電
流を抑制することと、バッテリ電源のダンプサージに対
する高耐圧性を持たせることが両立できない問題があっ
た。

本考案は、上述のような問題点を解決するためになされ
たもので、スタンドバイ電流の抑制と、バッテリ電源の
ダンプサージに対する高耐圧性とを両立できるCMOS回路
の保護装置を提供することを目的とする。

D.課題を解決するための手段第１図により説明すると、本考案に係るCMOS回路の保護
装置は、第1,第２の電源回路20,22と、各電源回路から
給電される第1,第２のCMOS回路21,23とを備える。第１
の電源回路20は、バッテリ電源に接続され、ダンプサー
ジを吸収して安定化電圧を出力する。第１のCMOS回路21
は、この第１の電源回路20の出力電圧を動作電源とし、
動作指令入力が加わった時にその出力信号を反転する。
第２の電源回路22は、バッテリ電源に接続され、ダンプ
サージを吸収して安定化電圧を出力すると共に第１のCM
OS回路21の出力状態によって該出力する安定化電圧がオ
ンまたはオフ状態に制御される。第２のCMOS回路23は、
第２の電源回路22の出力電圧を動作電源とし、少なくと
もバッテリ電源に接続された負荷制御用のパワートラン
ジスタ24をオン・オフ制御する。パワートランジスタ24
は、バッテリ電源に接続された負荷25の電源回路に直列
に接続され、第２のCMOS回路23により制御される。

E.作用第１のCMOS回路21の入力端子21aに動作指令入力が入力
されると、第１のCMOS回路21が動作して、第２の電源回
路22に動作指令を与える。これにより第２の電源回路22
は、第２のCMOS回路23に安定化された出力電圧V₂を供給
し、第２のCMOS回路23を動作してパワートランジスタ24
を駆動する。バッテリ電源ラインＬに重畳されたダンプ
サージは電源回路20,22で吸収され、定電圧化された電
圧V₁またはV₂がそれぞれのCMOS回路21,23に供給される
ため、CMOS回路回路のダンプサージに対する保護が確実
となる。

また、第１のCMOS回路21の入力端子21a非動作指令が与
えられると、該CMOS回路21が停止すると共に、第２の電
源回路22も停止して第２のCMOS回路23に対する電源電圧
はオフする。したがって、パワートランジスタ24が動作
していないスタンドバイ電流を最小限に抑えることが可
能になる。

F.実施例本考案の実施例を第２図に基づいて詳細に説明する。

第２図は、本考案のCMOS回路の保護装置を適用した実施
例の全体の構成を示す。図において、第１図と同一又は
相当部分には同一符号を付して説明する。

第１の電源回路20は、コレクタをバッテリ電源ラインＬ
に接続した電源用トランジスタ20aと、このトランジス
タ20aのコレクタ・ベース間に接続した抵抗20bと、トラ
ンジスタ20aのベースとアース間に接続され、エミッタ
に安定化した定電圧V₁を出力するためのツェナダイオー
ド20cとから構成されている。

第１の電源回路20の出力電圧V₁を動作電源とする第１の
CMOS回路21は、複数の入力端21aを有するオアゲート21b
から構成され、このオアゲート21bの一対の電源端子は
電源用トランジスタ20aのエミッタとアースにそれぞれ
接続されている。

第２の電源回路22は、コレクタをバッテリ電源ラインＬ
に接続した電源用トランジスタ22aと、トランジスタ22a
のコレクタ・ベース間に接続した抵抗22bと、トランジ
スタ22aのベースとアース間に接続され、エミッタに安
定化した定電圧V₂を出力するためのツェナダイオード22
cとから構成され、抵抗22bとツェナダイオード22cとの
接続点には、オアゲート21bの出力端が接続されてい
る。

第２の電源回路22の出力電圧V₂を動作電源とする第２の
CMOS回路23は、パワートランジスタ24に流れる過電流や
温度の異常上昇を検知したりする検知回路23aと、パワ
ートランジスタ24を駆動する駆動回路23bとから構成さ
れ、これら検知回路23aおよび駆動回路23bは並列接続さ
れて電源用トランジスタ22aのエミッタとアースとの間
にそれぞれ接続されている。また、パワートランジスタ
24のベースには、駆動回路23bの出力端が接続され、パ
ワートランジスタ24のコレクタはバッテリ電源ラインＬ
に接続されていると共に、パワートランジスタ24のエミ
ッタとアースとの間にはモータやランプなどの負荷25が
直列に接続されている。

次に、このように構成された本実施例の動作について説
明する。

第２図において、オアゲート21bの入力端21aのうち少な
くとも１つが“H"になると、オアゲート21bの出力が
“H"となるため、第２の電源回路22におけるトランジス
タ22aのベース電位が抵抗22bとツェナダイオード22cで
設定された電位となり、これによりトランジスタ22aが
導通して、そのエミッタ側には出力電圧V₂が発生する。
この出力電圧V₂が駆動回路23bに加えられると、この駆
動回路23bが作動してパワートランジスタ24のベースに
信号を出力し、パワートランジスタ24を導通して負荷25
に通電する。この時、検知回路23aは、パワートランジ
スタ24に流れる過電流を検知したり、温度の異常上昇を
検知したりする。

一方、オアゲート21bの入力が全て“L"になると、オア
ゲート21bの出力は“L"になり、これに伴い第２の電源
回路22における抵抗22bとツェナダイオード22cとの接続
点，即ちトランジスタ22aのベースがアース電位に落と
されるため、トランジスタ22aはオフし、電源回路22は
停止してエミッタ側の第２のCMOS回路23への出力電圧V₂
が零となる。これにより検知回路23aおよび駆動回路23b
には消費電流がほとんど流れなくなり、スタンドバイ状
態となる。

また、オアゲート21bはCMOSデジタル回路で構成されて
いるため、論理が決まっていれば、ほとんど電流消費が
ない。従って、スタンドバイ時は抵抗20bと22bにのみ電
流が流れる。この時、抵抗20b,22bの抵抗値を適切に選
定しておけば、スタンドバイ電流（暗電流）μ_Ａオーダ
にすることができる。

また、バッテリ電源のダンプサージに対しては、パワー
トランジスタ24以外は全て第1,第２の電源回路20,22の
ツェナダイオードによって保護され、そして、これら電
源回路20,22の出力電圧V₁，出力電圧V₂はそれぞれのツ
ェナダイオードによって安定化される。

上述のように、本実施例にあっては、スタンドバイ電流
を最小に抑えることができると共に、バッテリ電源のダ
ンプサージにも耐える回路を得ることができる。

なお、本考案におけるパワートランジスタ24としては、
実施例に示すnpnトランジスタに限らず、MOS型のトラン
ジスタを用いてもよい。この場合、駆動回路23bで昇圧
された電圧（バッテリ電源電圧V_BATより高い電圧）をMO
Sトランジスタのゲートに供給する。

また、本考案における第1,第２の電源回路20,22および
第1,第２のCMOS回路21,23の回路方式は実施例のものに
限定されないことは勿論である。

G.考案の効果以上のように本考案によれば、第１の安定化電源回路の
出力電圧を動作電源とする第１のCMOS回路により、少な
くともパワートランジスタを制御するのに用いる第２の
CMOS回路の安定化電源回路をオン・オフ制御できるよう
に構成したので、スタンドバイ電流を最小に抑えること
ができると共に、バッテリ電源のダンプサージに耐え得
る回路を提供できる効果がある。

【図面の簡単な説明】

第１図は本考案に係るCMOS回路の保護装置の原理ブロッ
ク図、第２図は本考案に係るCMOS回路の保護装置を示し
た実施例の全体構成図、第３図および第４図は従来のCM
OS回路の保護装置の構成図、第５図〜第９図はそれぞれ
従来におけるCMOS回路の保護方式を説明する回路図であ
る。 20:第１の電源回路 21:第１のCMOS回路 22:第２の電源回路 23:第２のCMOS回路 24:パワートランジスタ 25:負荷

Claims

【実用新案登録請求の範囲】

【請求項１】バッテリ電源に接続され、ダンプサージを
吸収して安定化電圧を出力する第１の電源回路と、この第１の電源回路の出力電圧を動作電源とし、動作指
令入力が加わった時にその出力信号を反転する第１のCM
OS回路と、前記バッテリ電源に接続され、ダンプサージを吸収して
安定化電圧を出力すると共に前記第１のCMOS回路の出力
状態によって該出力する安定化電圧がオンまたはオフ状
態に制御される第２の電源回路と、前記第２の電源回路の出力電圧を動作電源とし、少なく
とも、前記バッテリ電源に接続された負荷制御用のパワ
ートランジスタをオン・オフ制御する第２のCMOS回路と
を具備することを特徴とするCMOS回路の保護装置。