JP3282378B2 - パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 - Google Patents
パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ等のパワ
ー素子の素子破壊によってパワー素子駆動回路までも破
壊されてしまうのを防止するパワー素子駆動保護回路ま
たはＭＯＳＦＥＴ駆動保護回路に関するものである。
ー素子の素子破壊によってパワー素子駆動回路までも破
壊されてしまうのを防止するパワー素子駆動保護回路ま
たはＭＯＳＦＥＴ駆動保護回路に関するものである。
【０００２】
【従来の技術】従来のパワー素子駆動回路の一例として
ＭＯＳＦＥＴ駆動回路を図３に基づいて説明する。図３
はｎチャネル形のＭＯＳＦＥＴ１にＭＯＳＦＥＴ駆動回
路２を接続した回路図である。図で、ＭＯＳＦＥＴ１の
ゲート・ソース間には、ツェナーダイオード３及び第１
ゲート電圧制御抵抗４がそれぞれ並列に接続されてい
る。このツェナーダイオード３は、アノードがＭＯＳＦ
ＥＴ１のソースに接続され、カソードがＭＯＳＦＥＴ１
のゲートに接続されている。また、ＭＯＳＦＥＴ１のゲ
ートには、第２ゲート電圧制御抵抗５を介してＰＮＰト
ランジスタ６のエミッタが接続され、ＰＮＰトランジス
タ６のコレクタはＭＯＳＦＥＴ１のソースに接続されて
いる。さらに、ＰＮＰトランジスタ６のベースは、第１
オフ電圧保持抵抗７を介して制御電源８の高電位側に接
続され、ＰＮＰトランジスタ６のエミッタは、第２オフ
電圧保持抵抗９を介して制御電源８の高電位側に接続さ
れている。制御電源８の低電位側はＭＯＳＦＥＴ１のソ
ースに接続されている。ＭＯＳＦＥＴ１のドレインが接
続された出力端子ａと、ＭＯＳＦＥＴ１のソースが接続
された出力端子ｂとの間には、負荷１０及び高電圧電力
電源１１が接続されている。
ＭＯＳＦＥＴ駆動回路を図３に基づいて説明する。図３
はｎチャネル形のＭＯＳＦＥＴ１にＭＯＳＦＥＴ駆動回
路２を接続した回路図である。図で、ＭＯＳＦＥＴ１の
ゲート・ソース間には、ツェナーダイオード３及び第１
ゲート電圧制御抵抗４がそれぞれ並列に接続されてい
る。このツェナーダイオード３は、アノードがＭＯＳＦ
ＥＴ１のソースに接続され、カソードがＭＯＳＦＥＴ１
のゲートに接続されている。また、ＭＯＳＦＥＴ１のゲ
ートには、第２ゲート電圧制御抵抗５を介してＰＮＰト
ランジスタ６のエミッタが接続され、ＰＮＰトランジス
タ６のコレクタはＭＯＳＦＥＴ１のソースに接続されて
いる。さらに、ＰＮＰトランジスタ６のベースは、第１
オフ電圧保持抵抗７を介して制御電源８の高電位側に接
続され、ＰＮＰトランジスタ６のエミッタは、第２オフ
電圧保持抵抗９を介して制御電源８の高電位側に接続さ
れている。制御電源８の低電位側はＭＯＳＦＥＴ１のソ
ースに接続されている。ＭＯＳＦＥＴ１のドレインが接
続された出力端子ａと、ＭＯＳＦＥＴ１のソースが接続
された出力端子ｂとの間には、負荷１０及び高電圧電力
電源１１が接続されている。
【０００３】図３に示す回路の動作を説明する。制御電
源８が正電圧のパルス状駆動電圧を出力すると、そのパ
ルス状駆動電圧は第１ゲート電圧制御抵抗４と第２ゲー
ト電圧制御抵抗５と第２オフ電圧保持抵抗９とで構成さ
れる直列回路で分圧されて、第１ゲート電圧制御抵抗４
の両端電圧がＭＯＳＦＥＴ１の入力であるゲート・ソー
ス間に印加されＭＯＳＦＥＴ１がオン状態となり、高電
圧電力電源１１から負荷１０に電力が供給される。ツェ
ナーダイオード３はＭＯＳＦＥＴ１のゲート・ソース間
電圧を定電圧化するためのものである。また、制御電源
８から正電圧のパルス状駆動電圧が出力されている間、
ＰＮＰトランジスタ６は、第２オフ電圧保持抵抗９に印
加される電圧によって逆バイアスされオフ状態となって
いる。
源８が正電圧のパルス状駆動電圧を出力すると、そのパ
ルス状駆動電圧は第１ゲート電圧制御抵抗４と第２ゲー
ト電圧制御抵抗５と第２オフ電圧保持抵抗９とで構成さ
れる直列回路で分圧されて、第１ゲート電圧制御抵抗４
の両端電圧がＭＯＳＦＥＴ１の入力であるゲート・ソー
ス間に印加されＭＯＳＦＥＴ１がオン状態となり、高電
圧電力電源１１から負荷１０に電力が供給される。ツェ
ナーダイオード３はＭＯＳＦＥＴ１のゲート・ソース間
電圧を定電圧化するためのものである。また、制御電源
８から正電圧のパルス状駆動電圧が出力されている間、
ＰＮＰトランジスタ６は、第２オフ電圧保持抵抗９に印
加される電圧によって逆バイアスされオフ状態となって
いる。
【０００４】次に、制御電源８の出力が０Ｖとなると、
ＭＯＳＦＥＴ１のゲートに蓄積された電荷がＭＯＳＦＥ
Ｔ駆動回路２側に流れるようになり、第２オフ電圧保持
抵抗９に印加される電圧によってＰＮＰトランジスタ６
が順バイアスされてオン状態となり、ＭＯＳＦＥＴ１の
ゲートに蓄積された電荷が放電される。
ＭＯＳＦＥＴ１のゲートに蓄積された電荷がＭＯＳＦＥ
Ｔ駆動回路２側に流れるようになり、第２オフ電圧保持
抵抗９に印加される電圧によってＰＮＰトランジスタ６
が順バイアスされてオン状態となり、ＭＯＳＦＥＴ１の
ゲートに蓄積された電荷が放電される。
【０００５】
【発明が解決しようとする課題】図３に示したＭＯＳＦ
ＥＴ駆動回路２では、ＭＯＳＦＥＴ１が素子破壊する
と、ドレイン・ソース間が短絡したり、ドレイン・ゲー
ト間が短絡して、ＭＯＳＦＥＴ１のゲートに接続された
ＭＯＳＦＥＴ駆動回路２にＭＯＳＦＥＴ１のドレイン側
の高電圧が印加され、ＭＯＳＦＥＴ駆動回路２に急激な
電圧変動が生じ、過電流が流れ込むことになる。そのた
め、ツェナーダイオード３、ＰＮＰトランジスタ６、制
御電源８等が破壊してしまうという問題点があった。
ＥＴ駆動回路２では、ＭＯＳＦＥＴ１が素子破壊する
と、ドレイン・ソース間が短絡したり、ドレイン・ゲー
ト間が短絡して、ＭＯＳＦＥＴ１のゲートに接続された
ＭＯＳＦＥＴ駆動回路２にＭＯＳＦＥＴ１のドレイン側
の高電圧が印加され、ＭＯＳＦＥＴ駆動回路２に急激な
電圧変動が生じ、過電流が流れ込むことになる。そのた
め、ツェナーダイオード３、ＰＮＰトランジスタ６、制
御電源８等が破壊してしまうという問題点があった。
【０００６】本発明は上記課題に鑑みなされたもので、
その目的とするところは、ＭＯＳＦＥＴ等のパワー素子
破壊時にパワー素子駆動回路またはＭＯＳＦＥＴ駆動回
路の破壊を防止することができるパワー素子駆動保護回
路またはＭＯＳＦＥＴ駆動保護回路の構造を提供するこ
とにある。
その目的とするところは、ＭＯＳＦＥＴ等のパワー素子
破壊時にパワー素子駆動回路またはＭＯＳＦＥＴ駆動回
路の破壊を防止することができるパワー素子駆動保護回
路またはＭＯＳＦＥＴ駆動保護回路の構造を提供するこ
とにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＭＯＳＦＥＴ駆動保護回路は、ＭＯ
ＳＦＥＴのゲートにカソードが接続され前記ＭＯＳＦＥ
Ｔのソースにアノードが接続されたツェナーダイオード
と、前記ＭＯＳＦＥＴのゲート・ソース間に接続された
第１ゲート電圧制御抵抗と、エミッタが第２ゲート電圧
制御抵抗を介して前記ＭＯＳＦＥＴのゲートに接続され
コレクタが前記ＭＯＳＦＥＴのソースに接続されベース
が第１オフ電圧保持抵抗を介して制御電源の高電位側に
接続されたＰＮＰトランジスタと、そのＰＮＰトランジ
スタのエミッタと前記制御電源の高電位側間に接続され
た第２オフ電圧保持抵抗とを備えたＭＯＳＦＥＴ駆動回
路を保護するＭＯＳＦＥＴ駆動保護回路において、前記
ツェナーダイオードのアノードと前記ＭＯＳＦＥＴのソ
ース間に接続された第１過電流限流抵抗と、前記ＭＯＳ
ＦＥＴの破壊により前記ＭＯＳＦＥＴのゲートに高電圧
が印加された場合に前記第１過電流限流抵抗に印加され
る所定電圧を検知して閉状態となる過電流限流バイパス
経路とを備えたことを特徴とするものである。
め、請求項１記載のＭＯＳＦＥＴ駆動保護回路は、ＭＯ
ＳＦＥＴのゲートにカソードが接続され前記ＭＯＳＦＥ
Ｔのソースにアノードが接続されたツェナーダイオード
と、前記ＭＯＳＦＥＴのゲート・ソース間に接続された
第１ゲート電圧制御抵抗と、エミッタが第２ゲート電圧
制御抵抗を介して前記ＭＯＳＦＥＴのゲートに接続され
コレクタが前記ＭＯＳＦＥＴのソースに接続されベース
が第１オフ電圧保持抵抗を介して制御電源の高電位側に
接続されたＰＮＰトランジスタと、そのＰＮＰトランジ
スタのエミッタと前記制御電源の高電位側間に接続され
た第２オフ電圧保持抵抗とを備えたＭＯＳＦＥＴ駆動回
路を保護するＭＯＳＦＥＴ駆動保護回路において、前記
ツェナーダイオードのアノードと前記ＭＯＳＦＥＴのソ
ース間に接続された第１過電流限流抵抗と、前記ＭＯＳ
ＦＥＴの破壊により前記ＭＯＳＦＥＴのゲートに高電圧
が印加された場合に前記第１過電流限流抵抗に印加され
る所定電圧を検知して閉状態となる過電流限流バイパス
経路とを備えたことを特徴とするものである。
【０００８】請求項２記載のＭＯＳＦＥＴ駆動保護回路
は、請求項２記載のＭＯＳＦＥＴ駆動保護回路で、前記
過電流限流バイパス経路が、第２過電流限流抵抗と、ベ
ースがベース電流制御用抵抗を介して前記ツェナーダイ
オードと前記第１過電流限流抵抗との接続点に接続され
コレクタが第２過電流限流抵抗を介して前記ＰＮＰトラ
ンジスタのエミッタに接続されエミッタが前記ＭＯＳＦ
ＥＴのソースに接続されたＮＰＮトランジスタとで構成
されていることを特徴とするものである。
は、請求項２記載のＭＯＳＦＥＴ駆動保護回路で、前記
過電流限流バイパス経路が、第２過電流限流抵抗と、ベ
ースがベース電流制御用抵抗を介して前記ツェナーダイ
オードと前記第１過電流限流抵抗との接続点に接続され
コレクタが第２過電流限流抵抗を介して前記ＰＮＰトラ
ンジスタのエミッタに接続されエミッタが前記ＭＯＳＦ
ＥＴのソースに接続されたＮＰＮトランジスタとで構成
されていることを特徴とするものである。
【０００９】請求項３記載のＭＯＳＦＥＴ駆動保護回路
は、請求項２記載のＭＯＳＦＥＴ駆動保護回路で、ベー
ス電流制御用抵抗と、ベースが前記ベース電流制御用抵
抗を介して前記ツェナーダイオードと前記第１過電流限
流抵抗との接続点に接続されコレクタが前記ＰＮＰトラ
ンジスタのベースに接続されエミッタが前記ＭＯＳＦＥ
Ｔのソースに接続されたＮＰＮトランジスタとを備え、
前記ＰＮＰトランジスタを前記過電流限流バイパス経路
としたことを特徴とするものである。
は、請求項２記載のＭＯＳＦＥＴ駆動保護回路で、ベー
ス電流制御用抵抗と、ベースが前記ベース電流制御用抵
抗を介して前記ツェナーダイオードと前記第１過電流限
流抵抗との接続点に接続されコレクタが前記ＰＮＰトラ
ンジスタのベースに接続されエミッタが前記ＭＯＳＦＥ
Ｔのソースに接続されたＮＰＮトランジスタとを備え、
前記ＰＮＰトランジスタを前記過電流限流バイパス経路
としたことを特徴とするものである。
【００１０】
【００１１】
【作用】ＭＯＳＦＥＴのゲート・ソース間に接続されて
ＭＯＳＦＥＴのゲート・ソース間電圧を定電圧化するツ
ェナーダイオードのアノードとＭＯＳＦＥＴのソース間
に第１過電流限流抵抗を接続することによって、ＭＯＳ
ＦＥＴ破壊時、ドレインとゲートが短絡して過電流がゲ
ートに流れ込んだ場合に、ツェナーダイオードに流れる
電流を制限することができるのでツェナーダイオードを
保護することができる。
ＭＯＳＦＥＴのゲート・ソース間電圧を定電圧化するツ
ェナーダイオードのアノードとＭＯＳＦＥＴのソース間
に第１過電流限流抵抗を接続することによって、ＭＯＳ
ＦＥＴ破壊時、ドレインとゲートが短絡して過電流がゲ
ートに流れ込んだ場合に、ツェナーダイオードに流れる
電流を制限することができるのでツェナーダイオードを
保護することができる。
【００１２】また、ＭＯＳＦＥＴ破壊時、ドレインとゲ
ートが短絡して高電圧がゲートに印加され第１過電流限
流抵抗に所定電圧が印加された場合、ＭＯＳＦＥＴのゲ
ート・ソース間に設けた過電流限流バイパス経路が閉状
態となるので、ＭＯＳＦＥＴのソースに過電流をバイパ
スすることができ制御電源等を保護することができる。
ートが短絡して高電圧がゲートに印加され第１過電流限
流抵抗に所定電圧が印加された場合、ＭＯＳＦＥＴのゲ
ート・ソース間に設けた過電流限流バイパス経路が閉状
態となるので、ＭＯＳＦＥＴのソースに過電流をバイパ
スすることができ制御電源等を保護することができる。
【００１３】図１に請求項３記載のＭＯＳＦＥＴ駆動保
護回路を組み込んだ回路の一実施例を示す。但し、図３
に示した構成と同等構成については同符号を付すことと
する。請求項３記載のＭＯＳＦＥＴ駆動保護回路では、
過電流限流バイパス経路を、第２過電流限流抵抗１４
と、ベースがベース電流制御用抵抗１２を介してツェナ
ーダイオード３と第１過電流限流抵抗１３との接続点に
接続され、コレクタが第２過電流限流抵抗１４を介して
ＰＮＰトランジスタ６のエミッタに接続され、エミッタ
がＭＯＳＦＥＴ１のソースに接続されたＮＰＮトランジ
スタ１５とで構成したものである。これにより、ＭＯＳ
ＦＥＴ１が素子破壊しドレインとゲートが短絡状態にな
った場合、ＭＯＳＦＥＴ１のゲートに高電圧が印加さ
れ、高電圧電力電源１１の正極から、負荷１０、ＭＯＳ
ＦＥＴ１、ツェナーダイオード３、第１過電流限流抵抗
１３を経由して高電圧電力電源１１の負極に至る回路、
及び、高電圧電力電源１１の正極から、負荷１０、ＭＯ
ＳＦＥＴ１、ツェナーダイオード３、ベース電流制御用
抵抗１２、バイパス経路用のＮＰＮトランジスタ１５の
ベース及びエミッタを経由して高電圧電力電源１１の負
極に至る回路に過電流が流れ込む。ここで、この過渡期
における過電流は、第１過電流限流抵抗１３によって制
限されるため、ツェナーダイオード３の素子破壊を防止
することができる。また、バイパス経路用のＮＰＮトラ
ンジスタ１５へベース電流限流用抵抗１２を介してベー
ス電流が供給され、ＮＰＮトランジスタ１５がターンオ
ンし、第２過電流限流抵抗１４によって電流制限された
過電流限流バイパス経路が形成される。この経路を介し
てＭＯＳＦＥＴ１のソースに過電流をバイパスすること
ができるので制御電源８等を保護することができる。
護回路を組み込んだ回路の一実施例を示す。但し、図３
に示した構成と同等構成については同符号を付すことと
する。請求項３記載のＭＯＳＦＥＴ駆動保護回路では、
過電流限流バイパス経路を、第２過電流限流抵抗１４
と、ベースがベース電流制御用抵抗１２を介してツェナ
ーダイオード３と第１過電流限流抵抗１３との接続点に
接続され、コレクタが第２過電流限流抵抗１４を介して
ＰＮＰトランジスタ６のエミッタに接続され、エミッタ
がＭＯＳＦＥＴ１のソースに接続されたＮＰＮトランジ
スタ１５とで構成したものである。これにより、ＭＯＳ
ＦＥＴ１が素子破壊しドレインとゲートが短絡状態にな
った場合、ＭＯＳＦＥＴ１のゲートに高電圧が印加さ
れ、高電圧電力電源１１の正極から、負荷１０、ＭＯＳ
ＦＥＴ１、ツェナーダイオード３、第１過電流限流抵抗
１３を経由して高電圧電力電源１１の負極に至る回路、
及び、高電圧電力電源１１の正極から、負荷１０、ＭＯ
ＳＦＥＴ１、ツェナーダイオード３、ベース電流制御用
抵抗１２、バイパス経路用のＮＰＮトランジスタ１５の
ベース及びエミッタを経由して高電圧電力電源１１の負
極に至る回路に過電流が流れ込む。ここで、この過渡期
における過電流は、第１過電流限流抵抗１３によって制
限されるため、ツェナーダイオード３の素子破壊を防止
することができる。また、バイパス経路用のＮＰＮトラ
ンジスタ１５へベース電流限流用抵抗１２を介してベー
ス電流が供給され、ＮＰＮトランジスタ１５がターンオ
ンし、第２過電流限流抵抗１４によって電流制限された
過電流限流バイパス経路が形成される。この経路を介し
てＭＯＳＦＥＴ１のソースに過電流をバイパスすること
ができるので制御電源８等を保護することができる。
【００１４】図２に請求項４記載のＭＯＳＦＥＴ駆動保
護回路を組み込んだ回路の一実施例を示す。但し、図１
に示した構成と同等構成については同符号を付すことと
する。請求項４記載のＭＯＳＦＥＴ駆動保護回路は、Ｐ
ＮＰトランジスタ６を過電流限流バイパス経路として流
用することを特徴とするもので、ＰＮＰトランジスタ６
を過電流限流バイパス経路としてオン状態とするため
に、ベース電流制御用抵抗１７と、ベースがベース電流
制御用抵抗１７を介してツェナーダイオード３と第１過
電流限流抵抗１３との接続点に接続され、コレクタがＰ
ＮＰトランジスタ６のベースに接続され、エミッタがＭ
ＯＳＦＥＴ１のソースに接続されたＮＰＮトランジスタ
１７とを備えたものである。このように構成したことに
より、ＭＯＳＦＥＴ１が素子破壊し、ドレインとゲート
が短絡状態になった場合、ＭＯＳＦＥＴ１のゲートに高
電圧が印加され、高電圧電力電源１１の正極から、負荷
１０、ＭＯＳＦＥＴ１、ツェナーダイオード３、第１過
電流限流抵抗１３を経由して高電圧電力電源１１の負極
に至る回路、及び、高電圧電力電源１１の正極から、負
荷１０、ＭＯＳＦＥＴ１、ツェナーダイオード３、ベー
ス電流制御用抵抗１７、ＮＰＮトランジスタ１８のベー
ス及びエミッタを経由して高電圧電力電源１１の負極に
至る回路に過電流が流れ込む。ここで、この過渡期にお
ける過電流は、第１過電流限流抵抗１３によって制限さ
れるため、ツェナーダイオード３の素子破壊を防止する
ことができる。また、ＮＰＮトランジスタ１８へベース
電流限流用抵抗１７を介してベース電流が供給され、Ｎ
ＰＮトランジスタ１８がターンオンし、ＰＮＰトランジ
スタ６が順バイアスされてターンオンし、高電圧電力電
源１１の正極から、負荷１０、ＭＯＳＦＥＴ１、第２ゲ
ート電圧制御抵抗５、ＰＮＰトランジスタ６を経由し高
電圧電力電源１１の負極に至る回路に過電流が流れ、Ｍ
ＯＳＦＥＴ１のソースに過電流をバイパスすることがで
きるので制御電源８等を保護することができる。
護回路を組み込んだ回路の一実施例を示す。但し、図１
に示した構成と同等構成については同符号を付すことと
する。請求項４記載のＭＯＳＦＥＴ駆動保護回路は、Ｐ
ＮＰトランジスタ６を過電流限流バイパス経路として流
用することを特徴とするもので、ＰＮＰトランジスタ６
を過電流限流バイパス経路としてオン状態とするため
に、ベース電流制御用抵抗１７と、ベースがベース電流
制御用抵抗１７を介してツェナーダイオード３と第１過
電流限流抵抗１３との接続点に接続され、コレクタがＰ
ＮＰトランジスタ６のベースに接続され、エミッタがＭ
ＯＳＦＥＴ１のソースに接続されたＮＰＮトランジスタ
１７とを備えたものである。このように構成したことに
より、ＭＯＳＦＥＴ１が素子破壊し、ドレインとゲート
が短絡状態になった場合、ＭＯＳＦＥＴ１のゲートに高
電圧が印加され、高電圧電力電源１１の正極から、負荷
１０、ＭＯＳＦＥＴ１、ツェナーダイオード３、第１過
電流限流抵抗１３を経由して高電圧電力電源１１の負極
に至る回路、及び、高電圧電力電源１１の正極から、負
荷１０、ＭＯＳＦＥＴ１、ツェナーダイオード３、ベー
ス電流制御用抵抗１７、ＮＰＮトランジスタ１８のベー
ス及びエミッタを経由して高電圧電力電源１１の負極に
至る回路に過電流が流れ込む。ここで、この過渡期にお
ける過電流は、第１過電流限流抵抗１３によって制限さ
れるため、ツェナーダイオード３の素子破壊を防止する
ことができる。また、ＮＰＮトランジスタ１８へベース
電流限流用抵抗１７を介してベース電流が供給され、Ｎ
ＰＮトランジスタ１８がターンオンし、ＰＮＰトランジ
スタ６が順バイアスされてターンオンし、高電圧電力電
源１１の正極から、負荷１０、ＭＯＳＦＥＴ１、第２ゲ
ート電圧制御抵抗５、ＰＮＰトランジスタ６を経由し高
電圧電力電源１１の負極に至る回路に過電流が流れ、Ｍ
ＯＳＦＥＴ１のソースに過電流をバイパスすることがで
きるので制御電源８等を保護することができる。
【００１５】
【実施例】以下、本発明のパワー素子駆動保護回路の一
実施例を図１に基づいて説明する。但し、図３に示した
構成と同等構成については同符号を付すこととし詳細な
説明を省略する。図で、ＭＯＳＦＥＴ１のゲート・ソー
ス間には、ツェナーダイオード３と第１過電流限流抵抗
１３とで構成される直列回路及び第１ゲート電圧制御抵
抗４がそれぞれ並列に接続されている。このツェナーダ
イオード３は、アノードが第１過電流限流抵抗１３を介
してＭＯＳＦＥＴ１のソースに接続され、カソードがＭ
ＯＳＦＥＴ１のゲートに接続されている。また、ＭＯＳ
ＦＥＴ１のゲートには、第２ゲート電圧制御抵抗５を介
してＰＮＰトランジスタ６のエミッタが接続され、ＰＮ
Ｐトランジスタ６のコレクタはＭＯＳＦＥＴ１のソース
に接続されている。さらに、ＰＮＰトランジスタ６のベ
ースは、第１オフ電圧保持抵抗７を介して制御電源８の
高電位側に接続され、ＰＮＰトランジスタ６のエミッタ
は、第２オフ電圧保持抵抗９を介して制御電源８の高電
位側に接続されている。制御電源８の低電位側はＭＯＳ
ＦＥＴ１のソースに接続されている。さらに、ＮＰＮト
ランジスタ１５のベースがベース電流制御用抵抗１２を
介して、ツェナーダイオード３と第１過電流限流抵抗１
３との接続点に接続され、ＮＰＮトランジスタ１５のエ
ミッタがＭＯＳＦＥＴ１のソースに接続され、ＮＰＮト
ランジスタ１５のコレクタが第２過電流限流抵抗１４を
介してＰＮＰトランジスタ６のエミッタに接続されてい
る。ＭＯＳＦＥＴ１のドレインが接続された出力端子ａ
と、ＭＯＳＦＥＴ１のソースが接続された出力端子ｂと
の間には、負荷１０及び高電圧電力電源１１が接続され
ている。
実施例を図１に基づいて説明する。但し、図３に示した
構成と同等構成については同符号を付すこととし詳細な
説明を省略する。図で、ＭＯＳＦＥＴ１のゲート・ソー
ス間には、ツェナーダイオード３と第１過電流限流抵抗
１３とで構成される直列回路及び第１ゲート電圧制御抵
抗４がそれぞれ並列に接続されている。このツェナーダ
イオード３は、アノードが第１過電流限流抵抗１３を介
してＭＯＳＦＥＴ１のソースに接続され、カソードがＭ
ＯＳＦＥＴ１のゲートに接続されている。また、ＭＯＳ
ＦＥＴ１のゲートには、第２ゲート電圧制御抵抗５を介
してＰＮＰトランジスタ６のエミッタが接続され、ＰＮ
Ｐトランジスタ６のコレクタはＭＯＳＦＥＴ１のソース
に接続されている。さらに、ＰＮＰトランジスタ６のベ
ースは、第１オフ電圧保持抵抗７を介して制御電源８の
高電位側に接続され、ＰＮＰトランジスタ６のエミッタ
は、第２オフ電圧保持抵抗９を介して制御電源８の高電
位側に接続されている。制御電源８の低電位側はＭＯＳ
ＦＥＴ１のソースに接続されている。さらに、ＮＰＮト
ランジスタ１５のベースがベース電流制御用抵抗１２を
介して、ツェナーダイオード３と第１過電流限流抵抗１
３との接続点に接続され、ＮＰＮトランジスタ１５のエ
ミッタがＭＯＳＦＥＴ１のソースに接続され、ＮＰＮト
ランジスタ１５のコレクタが第２過電流限流抵抗１４を
介してＰＮＰトランジスタ６のエミッタに接続されてい
る。ＭＯＳＦＥＴ１のドレインが接続された出力端子ａ
と、ＭＯＳＦＥＴ１のソースが接続された出力端子ｂと
の間には、負荷１０及び高電圧電力電源１１が接続され
ている。
【００１６】図１に示す回路で、ＭＯＳＦＥＴ駆動保護
回路は、ツェナーダイオード３に流れる電流を制限する
ための第１過電流限流抵抗１３と、ベース電流制御用抵
抗１２と、第２過電流限流抵抗１４、ＮＰＮトランジス
タ１５とで構成され、正常動作時にはＮＰＮトランジス
タ１５がターンオンしないように第１過電流限流抵抗１
３及びベース電流制御用抵抗１２が設定されている。
回路は、ツェナーダイオード３に流れる電流を制限する
ための第１過電流限流抵抗１３と、ベース電流制御用抵
抗１２と、第２過電流限流抵抗１４、ＮＰＮトランジス
タ１５とで構成され、正常動作時にはＮＰＮトランジス
タ１５がターンオンしないように第１過電流限流抵抗１
３及びベース電流制御用抵抗１２が設定されている。
【００１７】次に、図１に示す回路の動作について説明
する。正常動作時は、ＮＰＮトランジスタ１５はターン
オンせず、第２過電流限流抵抗１４及びＮＰＮトランジ
スタ１５で構成される過電流限流バイパス経路は開状態
となるので、図１に示す回路は、図３に示した従来の回
路にツェナーダイオード３に流れる電流を制限するため
の第１過電流限流抵抗１３のみを追加した回路と等価な
回路となる。第１過電流限流抵抗１３に印加される電圧
を考慮してツェナーダイオード３のツェナー電圧を調整
してやれば図３に示した従来の回路と同様に動作するの
で正常時の回路動作についての説明は省略することとす
る。
する。正常動作時は、ＮＰＮトランジスタ１５はターン
オンせず、第２過電流限流抵抗１４及びＮＰＮトランジ
スタ１５で構成される過電流限流バイパス経路は開状態
となるので、図１に示す回路は、図３に示した従来の回
路にツェナーダイオード３に流れる電流を制限するため
の第１過電流限流抵抗１３のみを追加した回路と等価な
回路となる。第１過電流限流抵抗１３に印加される電圧
を考慮してツェナーダイオード３のツェナー電圧を調整
してやれば図３に示した従来の回路と同様に動作するの
で正常時の回路動作についての説明は省略することとす
る。
【００１８】図１に示す回路で、ＭＯＳＦＥＴ１が素子
破壊し、ドレインとゲートが短絡状態になった場合、Ｍ
ＯＳＦＥＴ１のゲートに高電圧が印加され、高電圧電力
電源１１の正極から、負荷１０、ＭＯＳＦＥＴ１、ツェ
ナーダイオード３、第１過電流限流抵抗１３を経由して
高電圧電力電源１１の負極に至る回路、及び、高電圧電
力電源１１の正極から、負荷１０、ＭＯＳＦＥＴ１、ツ
ェナーダイオード３、ベース電流制御用抵抗１２、バイ
パス経路用のＮＰＮトランジスタ１５のベース及びエミ
ッタを経由して高電圧電力電源１１の負極に至る回路に
過電流が流れ込む。ここで、この過渡期における過電流
は、第１過電流限流抵抗１３によって制限されるため、
ツェナーダイオード３の素子破壊を防止することができ
る。また、バイパス経路用のＮＰＮトランジスタ１５へ
ベース電流制御用抵抗１２を介してベース電流が供給さ
れ、ＮＰＮトランジスタ１５がターンオンし、第２過電
流限流抵抗１４及びＮＰＮトランジスタ１５で構成され
る過電流限流バイパス経路１６が形成されることにな
る。過電流限流バイパス経路１６に流れる電流は、略第
２ゲート電圧制御抵抗５及び第２過電流限流抵抗１４に
よって制限されることになる。これにより、ＭＯＳＦＥ
Ｔ１のソースに過電流をバイパスすることができるので
制御電源８等を保護することができる。
破壊し、ドレインとゲートが短絡状態になった場合、Ｍ
ＯＳＦＥＴ１のゲートに高電圧が印加され、高電圧電力
電源１１の正極から、負荷１０、ＭＯＳＦＥＴ１、ツェ
ナーダイオード３、第１過電流限流抵抗１３を経由して
高電圧電力電源１１の負極に至る回路、及び、高電圧電
力電源１１の正極から、負荷１０、ＭＯＳＦＥＴ１、ツ
ェナーダイオード３、ベース電流制御用抵抗１２、バイ
パス経路用のＮＰＮトランジスタ１５のベース及びエミ
ッタを経由して高電圧電力電源１１の負極に至る回路に
過電流が流れ込む。ここで、この過渡期における過電流
は、第１過電流限流抵抗１３によって制限されるため、
ツェナーダイオード３の素子破壊を防止することができ
る。また、バイパス経路用のＮＰＮトランジスタ１５へ
ベース電流制御用抵抗１２を介してベース電流が供給さ
れ、ＮＰＮトランジスタ１５がターンオンし、第２過電
流限流抵抗１４及びＮＰＮトランジスタ１５で構成され
る過電流限流バイパス経路１６が形成されることにな
る。過電流限流バイパス経路１６に流れる電流は、略第
２ゲート電圧制御抵抗５及び第２過電流限流抵抗１４に
よって制限されることになる。これにより、ＭＯＳＦＥ
Ｔ１のソースに過電流をバイパスすることができるので
制御電源８等を保護することができる。
【００１９】ところで、図１に示した回路では、過電流
限流バイパス経路１６は、ＰＮＰトランジスタ６のエミ
ッタ・コレクタ間に接続されていたが実施例に限定され
ず、例えば、第１ゲート電圧制御抵抗４に並列となるよ
うに接続してもよい。
限流バイパス経路１６は、ＰＮＰトランジスタ６のエミ
ッタ・コレクタ間に接続されていたが実施例に限定され
ず、例えば、第１ゲート電圧制御抵抗４に並列となるよ
うに接続してもよい。
【００２０】以下、本発明のＭＯＳＦＥＴ駆動保護回路
の異なる実施例を図２に基づいて説明する。但し、図１
に示した回路の構成と同等構成については同符号を付し
詳細な説明を省略することとする。図２に示す回路は、
図３に示した従来の回路に、ベース電流制御用抵抗１７
及びＮＰＮトランジスタ１８を付加した回路であり、Ｐ
ＮＰトランジスタ６を過電流限流バイパス経路として流
用する回路である。ＮＰＮトランジスタ１８のベースは
ベース電流制御用抵抗１７を介してツェナーダイオード
３と第１過電流限流抵抗１３との接続点に接続され、Ｎ
ＰＮトランジスタ１８のエミッタはＭＯＳＦＥＴ１のソ
ースに接続され、ＮＰＮトランジスタ１８のコレクタは
ＰＮＰトランジスタ６のベースに接続されている。
の異なる実施例を図２に基づいて説明する。但し、図１
に示した回路の構成と同等構成については同符号を付し
詳細な説明を省略することとする。図２に示す回路は、
図３に示した従来の回路に、ベース電流制御用抵抗１７
及びＮＰＮトランジスタ１８を付加した回路であり、Ｐ
ＮＰトランジスタ６を過電流限流バイパス経路として流
用する回路である。ＮＰＮトランジスタ１８のベースは
ベース電流制御用抵抗１７を介してツェナーダイオード
３と第１過電流限流抵抗１３との接続点に接続され、Ｎ
ＰＮトランジスタ１８のエミッタはＭＯＳＦＥＴ１のソ
ースに接続され、ＮＰＮトランジスタ１８のコレクタは
ＰＮＰトランジスタ６のベースに接続されている。
【００２１】図２に示す回路で、ＭＯＳＦＥＴ駆動保護
回路は、ツェナーダイオード３に流れる電流を制限する
ための第１過電流限流抵抗１３と、ベース電流制御用抵
抗１７と、ＮＰＮトランジスタ１８とで構成され、正常
動作時にはＮＰＮトランジスタ１８がターンオンしない
ように第１過電流限流抵抗１３及びベース電流制御用抵
抗１７が設定されている。
回路は、ツェナーダイオード３に流れる電流を制限する
ための第１過電流限流抵抗１３と、ベース電流制御用抵
抗１７と、ＮＰＮトランジスタ１８とで構成され、正常
動作時にはＮＰＮトランジスタ１８がターンオンしない
ように第１過電流限流抵抗１３及びベース電流制御用抵
抗１７が設定されている。
【００２２】図２に示す回路の正常時の動作は、図１に
示した回路の動作と同様であるので説明を省略する。図
２に示す回路で、ＭＯＳＦＥＴ１が素子破壊し、ドレイ
ンとゲートが短絡状態になった場合、ＭＯＳＦＥＴ１の
ゲートに高電圧が印加され、高電圧電力電源１１の正極
から、負荷１０、ＭＯＳＦＥＴ１、ツェナーダイオード
３、第１過電流限流抵抗１３を経由して高電圧電力電源
１１の負極に至る回路、及び、高電圧電力電源１１の正
極から、負荷１０、ＭＯＳＦＥＴ１、ツェナーダイオー
ド３、ベース電流制御用抵抗１７、ＮＰＮトランジスタ
１８のベース及びエミッタを経由して高電圧電力電源１
１の負極に至る回路に過電流が流れ込む。ここで、この
過渡期における過電流は、第１過電流限流抵抗１３によ
って制限されるため、ツェナーダイオード３の素子破壊
を防止することができる。また、ＮＰＮトランジスタ１
８へベース電流限流用抵抗１７を介してベース電流が供
給され、ＮＰＮトランジスタ１８がターンオンする。こ
れにより、ＰＮＰトランジスタ６が順バイアスされてタ
ーンオンし、高電圧電力電源１１の正極から、ＭＯＳＦ
ＥＴ１、第２ゲート電圧制御抵抗５、ＰＮＰトランジス
タ６を経由して高電圧電力電源１１の負極に至る回路に
過電流が流れることになる。この経路に流れる電流は第
２ゲート電圧制御抵抗５によって制限されるので、ＰＮ
Ｐトランジスタ６を破壊することなく、ＭＯＳＦＥＴ１
のソースに過電流をバイパスすることができ制御電源等
を保護することができる。
示した回路の動作と同様であるので説明を省略する。図
２に示す回路で、ＭＯＳＦＥＴ１が素子破壊し、ドレイ
ンとゲートが短絡状態になった場合、ＭＯＳＦＥＴ１の
ゲートに高電圧が印加され、高電圧電力電源１１の正極
から、負荷１０、ＭＯＳＦＥＴ１、ツェナーダイオード
３、第１過電流限流抵抗１３を経由して高電圧電力電源
１１の負極に至る回路、及び、高電圧電力電源１１の正
極から、負荷１０、ＭＯＳＦＥＴ１、ツェナーダイオー
ド３、ベース電流制御用抵抗１７、ＮＰＮトランジスタ
１８のベース及びエミッタを経由して高電圧電力電源１
１の負極に至る回路に過電流が流れ込む。ここで、この
過渡期における過電流は、第１過電流限流抵抗１３によ
って制限されるため、ツェナーダイオード３の素子破壊
を防止することができる。また、ＮＰＮトランジスタ１
８へベース電流限流用抵抗１７を介してベース電流が供
給され、ＮＰＮトランジスタ１８がターンオンする。こ
れにより、ＰＮＰトランジスタ６が順バイアスされてタ
ーンオンし、高電圧電力電源１１の正極から、ＭＯＳＦ
ＥＴ１、第２ゲート電圧制御抵抗５、ＰＮＰトランジス
タ６を経由して高電圧電力電源１１の負極に至る回路に
過電流が流れることになる。この経路に流れる電流は第
２ゲート電圧制御抵抗５によって制限されるので、ＰＮ
Ｐトランジスタ６を破壊することなく、ＭＯＳＦＥＴ１
のソースに過電流をバイパスすることができ制御電源等
を保護することができる。
【００２３】なお、実施例では過電流限流バイパス経路
の開閉状態を制御するスイッチング素子は電流制御素子
であるトランジスタとして説明したが実施例に限定され
るものではなく、電圧制御素子であるＦＥＴ等を用いて
構成してもよい。また、実施例では、パワー素子はＭＯ
ＳＦＥＴであるとして説明したが実施例に限定されるも
のではなく、例えば、バイポーラトランジスタまたはサ
イリスタ等のパワー素子を駆動する駆動回路にも本発明
に係るパワー素子駆動保護回路を適用することができ
る。
の開閉状態を制御するスイッチング素子は電流制御素子
であるトランジスタとして説明したが実施例に限定され
るものではなく、電圧制御素子であるＦＥＴ等を用いて
構成してもよい。また、実施例では、パワー素子はＭＯ
ＳＦＥＴであるとして説明したが実施例に限定されるも
のではなく、例えば、バイポーラトランジスタまたはサ
イリスタ等のパワー素子を駆動する駆動回路にも本発明
に係るパワー素子駆動保護回路を適用することができ
る。
【００２４】
【発明の効果】以上のように、請求項１乃至請求項３記
載のＭＯＳＦＥＴ駆動保護回路によれば、ＭＯＳＦＥＴ
が素子破壊しＭＯＳＦＥＴのゲートに高電圧が印加され
過電流がゲートに流れ込んだ場合、第１過電流限流抵抗
によって過電流が制限されるので、ツェナーダイオード
を保護することができる。また、ツェナーダイオード及
び第１過電流限流抵抗に過電流が流れることによって、
過電流限流バイパス回路が閉状態となり過電流をＭＯＳ
ＦＥＴのソースにバイパスすることができるのでＭＯＳ
ＦＥＴ駆動回路を保護することができる。
載のＭＯＳＦＥＴ駆動保護回路によれば、ＭＯＳＦＥＴ
が素子破壊しＭＯＳＦＥＴのゲートに高電圧が印加され
過電流がゲートに流れ込んだ場合、第１過電流限流抵抗
によって過電流が制限されるので、ツェナーダイオード
を保護することができる。また、ツェナーダイオード及
び第１過電流限流抵抗に過電流が流れることによって、
過電流限流バイパス回路が閉状態となり過電流をＭＯＳ
ＦＥＴのソースにバイパスすることができるのでＭＯＳ
ＦＥＴ駆動回路を保護することができる。
【００２５】さらに、請求項２及び請求項３記載のＭＯ
ＳＦＥＴ駆動保護回路によれば、ＭＯＳＦＥＴのゲート
と制御電源の高電位側間の抵抗値は従来の回路の場合と
同じになるので、正常動作時において大きな動作遅延を
伴うことなく、ＭＯＳＦＥＴの駆動を行うことができ
る。
ＳＦＥＴ駆動保護回路によれば、ＭＯＳＦＥＴのゲート
と制御電源の高電位側間の抵抗値は従来の回路の場合と
同じになるので、正常動作時において大きな動作遅延を
伴うことなく、ＭＯＳＦＥＴの駆動を行うことができ
る。
【００２６】
【図１】本発明に係るＭＯＳＦＥＴ駆動保護回路の一例
を示す回路図である。
を示す回路図である。
【図２】本発明に係るＭＯＳＦＥＴ駆動保護回路の異な
る例を示す回路図である。
る例を示す回路図である。
【図３】ＭＯＳＦＥＴ駆動回路の一例を示す回路図であ
る。
る。
１ ＭＯＳＦＥＴ（パワー素子） ２ ＭＯＳＦＥＴ駆動回路（パワー素子駆動
回路） ３ ツェナーダイオード ４ 第１ゲート電圧制御抵抗 ５ 第２ゲート電圧制御抵抗 ６ ＰＮＰトランジスタ（図２に示す回路の
場合、過電流限流バイパス経路を兼ねる。） ７ 第１オフ電圧保持抵抗 ８ 制御電源 ９ 第２オフ電圧保持抵抗 １２ ベース電流制御用抵抗 １３ 第１過電流限流抵抗 １４ 第２過電流限流抵抗 １５ ＮＰＮトランジスタ １６ 過電流限流バイパス経路 １７ ベース電流制御用抵抗 １８ ＮＰＮトランジスタ
回路） ３ ツェナーダイオード ４ 第１ゲート電圧制御抵抗 ５ 第２ゲート電圧制御抵抗 ６ ＰＮＰトランジスタ（図２に示す回路の
場合、過電流限流バイパス経路を兼ねる。） ７ 第１オフ電圧保持抵抗 ８ 制御電源 ９ 第２オフ電圧保持抵抗 １２ ベース電流制御用抵抗 １３ 第１過電流限流抵抗 １４ 第２過電流限流抵抗 １５ ＮＰＮトランジスタ １６ 過電流限流バイパス経路 １７ ベース電流制御用抵抗 １８ ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (3)
- 【請求項１】 ＭＯＳＦＥＴのゲートにカソードが接続
され前記ＭＯＳＦＥＴのソースにアノードが接続された
ツェナーダイオードと、前記ＭＯＳＦＥＴのゲート・ソ
ース間に接続された第１ゲート電圧制御抵抗と、エミッ
タが第２ゲート電圧制御抵抗を介して前記ＭＯＳＦＥＴ
のゲートに接続されコレクタが前記ＭＯＳＦＥＴのソー
スに接続されベースが第１オフ電圧保持抵抗を介して制
御電源の高電位側に接続されたＰＮＰトランジスタと、
そのＰＮＰトランジスタのエミッタと前記制御電源の高
電位側間に接続された第２オフ電圧保持抵抗とを備えた
ＭＯＳＦＥＴ駆動回路を保護するＭＯＳＦＥＴ駆動保護
回路において、前記ツェナーダイオードのアノードと前
記ＭＯＳＦＥＴのソース間に接続された第１過電流限流
抵抗と、前記ＭＯＳＦＥＴの破壊により前記ＭＯＳＦＥ
Ｔのゲートに高電圧が印加された場合に前記第１過電流
限流抵抗に印加される所定電圧を検知して閉状態となる
過電流限流バイパス経路とを備えたことを特徴とするＭ
ＯＳＦＥＴ駆動保護回路。 - 【請求項２】 前記過電流限流バイパス経路が、第２過
電流限流抵抗と、ベースがベース電流制御用抵抗を介し
て前記ツェナーダイオードと前記第１過電流限流抵抗と
の接続点に接続されコレクタが第２過電流限流抵抗を介
して前記ＰＮＰトランジスタのエミッタに接続されエミ
ッタが前記ＭＯＳＦＥＴのソースに接続されたＮＰＮト
ランジスタとで構成されていることを特徴とする請求項
１記載のＭＯＳＦＥＴ駆動保護回路。 - 【請求項３】 ベース電流制御用抵抗と、ベースが前記
ベース電流制御用抵抗を介して前記ツェナーダイオード
と前記第１過電流限流抵抗との接続点に接続されコレク
タが前記ＰＮＰトランジスタのベースに接続されエミッ
タが前記ＭＯＳＦＥＴのソースに接続されたＮＰＮトラ
ンジスタとを備え、前記ＰＮＰトランジスタを前記過電
流限流バイパス経路としたことを特徴とする請求項１記
載のＭＯＳＦＥＴ駆動保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14366494A JP3282378B2 (ja) | 1994-06-24 | 1994-06-24 | パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14366494A JP3282378B2 (ja) | 1994-06-24 | 1994-06-24 | パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818417A JPH0818417A (ja) | 1996-01-19 |
| JP3282378B2 true JP3282378B2 (ja) | 2002-05-13 |
Family
ID=15344068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14366494A Expired - Fee Related JP3282378B2 (ja) | 1994-06-24 | 1994-06-24 | パワー素子駆動保護回路及びｍｏｓｆｅｔ駆動保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282378B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246886A (ja) * | 2001-02-13 | 2002-08-30 | Auto Network Gijutsu Kenkyusho:Kk | 半導体回路部品 |
| JP4221991B2 (ja) * | 2002-10-07 | 2009-02-12 | 富士電機デバイステクノロジー株式会社 | 半導体集積回路装置 |
| CN106301318B (zh) * | 2015-05-12 | 2023-07-18 | 中车大连电力牵引研发中心有限公司 | Mosfet器件的隔离驱动电路 |
| JP7082758B2 (ja) * | 2019-05-15 | 2022-06-09 | 株式会社オートネットワーク技術研究所 | 電圧レギュレータ及び車載用のバックアップ電源 |
| WO2023007569A1 (ja) * | 2021-07-27 | 2023-02-02 | 三菱電機株式会社 | スイッチング素子駆動回路 |
-
1994
- 1994-06-24 JP JP14366494A patent/JP3282378B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0818417A (ja) | 1996-01-19 |
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|---|---|---|---|
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