JP3008484B2 - 保護回路 - Google Patents
保護回路Info
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- JP3008484B2 JP3008484B2 JP2306561A JP30656190A JP3008484B2 JP 3008484 B2 JP3008484 B2 JP 3008484B2 JP 2306561 A JP2306561 A JP 2306561A JP 30656190 A JP30656190 A JP 30656190A JP 3008484 B2 JP3008484 B2 JP 3008484B2
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- Japan
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- circuit
- overcurrent
- transistor
- control circuit
- protection circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は保護回路に関し、特に負荷を駆動するトラン
ジスタの破壊時における制御回路へ流れ込む過電流を防
止する保護回路に関する。
ジスタの破壊時における制御回路へ流れ込む過電流を防
止する保護回路に関する。
〔従来の技術〕 第５図は、従来の保護回路の回路図である。
第５図において、本保護回路は、電源１と、負荷２
と、トランジスタ３と、制御回路６と、検出回路６と、
検出回路14と、抵抗15と、スイッチ回路16とを備えてい
る。
と、トランジスタ３と、制御回路６と、検出回路６と、
検出回路14と、抵抗15と、スイッチ回路16とを備えてい
る。
次に動作について説明する。本回路は、過電流がトラ
ンジスタ３のコレクタ−エミッタ間に流れた場合、抵抗
15の電圧降下を検出回路14で検出するとともに、基準レ
ベル以上の電流が流れた場合には、スイッチ回路16をOF
Fさせるための信号を、検出回路14から出力し、制御回
路６とトランジスタ３とを電気的に切り離し、制御回路
６を保護する。
ンジスタ３のコレクタ−エミッタ間に流れた場合、抵抗
15の電圧降下を検出回路14で検出するとともに、基準レ
ベル以上の電流が流れた場合には、スイッチ回路16をOF
Fさせるための信号を、検出回路14から出力し、制御回
路６とトランジスタ３とを電気的に切り離し、制御回路
６を保護する。
この従来の保護回路では、コレクタ−エミッタ間に流
れる電流を検出しているため、コレクタからベース端子
を通って制御回路６へ流れ込む過電流の検出は不可能で
あった。このため、コレクタ−エミッタ間の破壊によっ
て、制御回路６までも破壊してしまうという欠点があっ
た。
れる電流を検出しているため、コレクタからベース端子
を通って制御回路６へ流れ込む過電流の検出は不可能で
あった。このため、コレクタ−エミッタ間の破壊によっ
て、制御回路６までも破壊してしまうという欠点があっ
た。
本発明の目的は、前記欠点を解決し、制御回路が破壊
されるのを確実に防止できるようにした保護回路を提供
することにある。
されるのを確実に防止できるようにした保護回路を提供
することにある。
駆動信号を出力する制御回路の出力端子と、前記駆動
信号が制御端子に入力され負荷を駆動するスイッチング
素子の前記制御端子との間に設置され、過電流検出手段
と、過電流遮断手段とを備える保護回路であって、前記
過電流検出手段により前記制御端子から前記出力端子に
向かって流れる過電流を判定し、前記判定結果に基づき
前記過電流遮断手段により前記過電流を遮断することを
特徴とする。
信号が制御端子に入力され負荷を駆動するスイッチング
素子の前記制御端子との間に設置され、過電流検出手段
と、過電流遮断手段とを備える保護回路であって、前記
過電流検出手段により前記制御端子から前記出力端子に
向かって流れる過電流を判定し、前記判定結果に基づき
前記過電流遮断手段により前記過電流を遮断することを
特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の保護回路をブロック図で
ある。
ある。
第１図において、本実施例は、電源１と、負荷２と、
トランジスタ３と、過電流検出回路４と、過電流しゃ段
回路５と、制御回路６とを備えている。トランジスタ３
のコレクタ−ベース間が破壊され過電流が流れた場合、
過電流検出回路４で過電流であることを検出し、過電流
しゃ段回路５にて、電流が流れるのを防止する。
トランジスタ３と、過電流検出回路４と、過電流しゃ段
回路５と、制御回路６とを備えている。トランジスタ３
のコレクタ−ベース間が破壊され過電流が流れた場合、
過電流検出回路４で過電流であることを検出し、過電流
しゃ段回路５にて、電流が流れるのを防止する。
第２図は、第１図の第１の具体例の回路図である。第
２図において、ＮチャネルMOS FET7a,7bと、Ｎチャネ
ルMOS FET7a,7bの寄生ダイオード8a,8bと、チャージポ
ンプ回路9a,9bと、比較回路10と、基準電圧11と、イン
バータ回路12とが示されている。
２図において、ＮチャネルMOS FET7a,7bと、Ｎチャネ
ルMOS FET7a,7bの寄生ダイオード8a,8bと、チャージポ
ンプ回路9a,9bと、比較回路10と、基準電圧11と、イン
バータ回路12とが示されている。
本実施例の保護回路は、トランジスタ３のベース端子
から制御回路の方向へ流れ込む電流値が過電流であるか
否かを判定する過電流検出回路４と、制御回路へ流れ込
む過電流を防止する過電流しゃ段回路５とを備えてい
る。
から制御回路の方向へ流れ込む電流値が過電流であるか
否かを判定する過電流検出回路４と、制御回路へ流れ込
む過電流を防止する過電流しゃ段回路５とを備えてい
る。
このうち、過電流検出回路４は、チャージポンプ回路
9a,基準電圧11,比較回路10,FET7a,ダイオード8aを有す
る。過電流しゃ段回路５は、チャージポンプ回路9b,FET
7b,ダイオード8bを有する。また、制御回路６は、イン
バータ回路6,出力端子v1,v2,v3を有する。
9a,基準電圧11,比較回路10,FET7a,ダイオード8aを有す
る。過電流しゃ段回路５は、チャージポンプ回路9b,FET
7b,ダイオード8bを有する。また、制御回路６は、イン
バータ回路6,出力端子v1,v2,v3を有する。
次に第２図を用いて動作を説明する。
通常、負荷２のON,OFFは、制御回路６の出力端子v1,v
2,v3から第３図に示すようなタイミングで信号が出力さ
れ、MOS FET7a,7bをON,OFFし、トランジスタ３を駆動
することによって行う。
2,v3から第３図に示すようなタイミングで信号が出力さ
れ、MOS FET7a,7bをON,OFFし、トランジスタ３を駆動
することによって行う。
尚、トランジスタ３を駆動するためのベース電流は、
MOS FET7aがON,MOS FET7bがOFFの時流れ、その流れは
制御回路６の出力端子v1→寄生ダイオード8b→MOS FET
7a→トランジスタ３のベース端子の順になる。
MOS FET7aがON,MOS FET7bがOFFの時流れ、その流れは
制御回路６の出力端子v1→寄生ダイオード8b→MOS FET
7a→トランジスタ３のベース端子の順になる。
次に、トランジスタ３のコレクタ−ベース間が何らか
の原因によって破壊され過電流が流れた時について説明
する。
の原因によって破壊され過電流が流れた時について説明
する。
まず、トランジスタ３のコレクタ−ベース間が破壊さ
れた時が、MOS FET7aがON,MOS FET7bがOFFであれば、
MOS FET7bによって過電流の流れを防止することができ
る。逆に、MOS FET7aがOFF,MOS FET7bがONの時には、
過電流が寄生ダイオード8a→MOS FET7bの向きに流れる
が、比較回路10によって基準電圧11と寄生ダイオード8a
の順方向電圧降下分を比較し、その電圧降下分が設定値
以上になった場合には、比較回路10からチャージポンプ
回路9bに信号を出力し、MOS FET7bをOFFさせ、過電流
を防止する。
れた時が、MOS FET7aがON,MOS FET7bがOFFであれば、
MOS FET7bによって過電流の流れを防止することができ
る。逆に、MOS FET7aがOFF,MOS FET7bがONの時には、
過電流が寄生ダイオード8a→MOS FET7bの向きに流れる
が、比較回路10によって基準電圧11と寄生ダイオード8a
の順方向電圧降下分を比較し、その電圧降下分が設定値
以上になった場合には、比較回路10からチャージポンプ
回路9bに信号を出力し、MOS FET7bをOFFさせ、過電流
を防止する。
尚、チャージポンプ回路9a,9bは、MOS FET7a,7bを駆
動するため、ゲート電位をソース電位より高く上げる機
能を有する。
動するため、ゲート電位をソース電位より高く上げる機
能を有する。
第４図は第１図の第２の具体例を示す回路図である。
第４図において、過電流検出回路４は、ダイオード8a,F
ET7a,チャージポンプ回路9a,npnトランジスタ13を有す
る。過電流しゃ断回路５は、ダイオード8b,FET7b,チャ
ージポンプ回路9bを有する。制御回路６は、インバータ
12,出力端子v1,v2,v3を有する。
第４図において、過電流検出回路４は、ダイオード8a,F
ET7a,チャージポンプ回路9a,npnトランジスタ13を有す
る。過電流しゃ断回路５は、ダイオード8b,FET7b,チャ
ージポンプ回路9bを有する。制御回路６は、インバータ
12,出力端子v1,v2,v3を有する。
本具体例では、過電流の検出をトランジスタ13のベー
ス−エミッタ間のダイオード特性を利用する。すなわ
ち、トランジスタ３のコレクタ−ベース間の破壊により
MOS FET7aがOFF時、過電流によって寄生ダイオード8a
の電圧降下が上昇すると、トランジスタ13がONする。こ
の信号によって、チャージポンプ回路9bを介して、MOS
FET7bをOFFさせ、過電流を防止する。
ス−エミッタ間のダイオード特性を利用する。すなわ
ち、トランジスタ３のコレクタ−ベース間の破壊により
MOS FET7aがOFF時、過電流によって寄生ダイオード8a
の電圧降下が上昇すると、トランジスタ13がONする。こ
の信号によって、チャージポンプ回路9bを介して、MOS
FET7bをOFFさせ、過電流を防止する。
以上説明したように、本発明は、制御回路へ流れ込む
電流を検出し、その電流値が規定値をオーバーした時に
過電流であることを判定し、過電流しゃ断回路によって
制御回路への電流の流入を防止し、制御回路の破壊を防
ぐことができるという効果を有する。
電流を検出し、その電流値が規定値をオーバーした時に
過電流であることを判定し、過電流しゃ断回路によって
制御回路への電流の流入を防止し、制御回路の破壊を防
ぐことができるという効果を有する。
第１図は本発明の一実施例の保護回路のブロック図、第
２図は第１図の第１の具体例の回路図、第３図は第１図
に示した実施例の各部におけるタイミング図、第４図は
第１図の第２の具体例の回路図、第５図は従来例の回路
図である。 １……電源、２……負荷、３……トランジスタ、４……
過電流検出回路、５……過電流しゃ断回路、６……制御
回路、7a,7b……ＮチャネルMOS FET、8a,8b……寄生ダ
イオード、9a,9b……チャージポンプ回路、10……比較
回路、11……基準電圧、12……インバータ回路、13……
トランジスタ、14……検出回路、15……抵抗、16……ス
イッチ回路。
２図は第１図の第１の具体例の回路図、第３図は第１図
に示した実施例の各部におけるタイミング図、第４図は
第１図の第２の具体例の回路図、第５図は従来例の回路
図である。 １……電源、２……負荷、３……トランジスタ、４……
過電流検出回路、５……過電流しゃ断回路、６……制御
回路、7a,7b……ＮチャネルMOS FET、8a,8b……寄生ダ
イオード、9a,9b……チャージポンプ回路、10……比較
回路、11……基準電圧、12……インバータ回路、13……
トランジスタ、14……検出回路、15……抵抗、16……ス
イッチ回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H02H 3/08 - 3/253 H03K 17/08 G01R 19/165
Claims (1)
- 【請求項１】駆動信号を出力する制御回路の出力端子
と、前記駆動信号が制御端子に入力され負荷を駆動する
スイッチング素子の前記制御端子との間に設置され、過
電流検出手段と、過電流遮断手段とを備える保護回路で
あって、前記過電流検出手段により前記制御端子から前
記出力端子に向かって流れる過電流を判定し、前記判定
結果に基づき前記過電流遮断手段により前記過電流を遮
断することを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306561A JP3008484B2 (ja) | 1990-11-13 | 1990-11-13 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306561A JP3008484B2 (ja) | 1990-11-13 | 1990-11-13 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183220A JPH04183220A (ja) | 1992-06-30 |
| JP3008484B2 true JP3008484B2 (ja) | 2000-02-14 |
Family
ID=17958536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306561A Expired - Lifetime JP3008484B2 (ja) | 1990-11-13 | 1990-11-13 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008484B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101679213B1 (ko) | 2014-10-29 | 2016-11-24 | 최낙준 | 융복합 유아 감성조명장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196980A (en) * | 1991-01-28 | 1993-03-23 | John Fluke Mfg. Co., Inc. | Low impedance, high voltage protection circuit |
| US5497285A (en) * | 1993-09-14 | 1996-03-05 | International Rectifier Corporation | Power MOSFET with overcurrent and over-temperature protection |
-
1990
- 1990-11-13 JP JP2306561A patent/JP3008484B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101679213B1 (ko) | 2014-10-29 | 2016-11-24 | 최낙준 | 융복합 유아 감성조명장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04183220A (ja) | 1992-06-30 |
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