JPH04183220A - 保護回路 - Google Patents
保護回路Info
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- JPH04183220A JPH04183220A JP30656190A JP30656190A JPH04183220A JP H04183220 A JPH04183220 A JP H04183220A JP 30656190 A JP30656190 A JP 30656190A JP 30656190 A JP30656190 A JP 30656190A JP H04183220 A JPH04183220 A JP H04183220A
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- Japan
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- circuit
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- control circuit
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- 230000001681 protective effect Effects 0.000 title 1
- 238000001514 detection method Methods 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004321 preservation Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Continuous-Control Power Sources That Use Transistors (AREA)
- Electronic Switches (AREA)
- Measurement Of Current Or Voltage (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は保護回路に関し、特に負荷を駆動するトランジ
スタの破壊時における制御回路へ流れ込む過電流を防止
する保護回路に関する。
スタの破壊時における制御回路へ流れ込む過電流を防止
する保護回路に関する。
第５図は、従来の保護回路の回路図である。
第５図において、本保譚回路は、電源ｌと、負荷２と、
トランジスタ３と、制御図６６と、検出回路６と、検出
回路１４と、抵抗１５と、スイッチ回路１６とを備えて
いる。
トランジスタ３と、制御図６６と、検出回路６と、検出
回路１４と、抵抗１５と、スイッチ回路１６とを備えて
いる。
次に動作について説明する０本回路は、過電流がトラン
ジスタ３のコレクターエミッタ間に流れた場合、抵抗１
５の電圧降下を検出回路１４で検出するとともに、基準
レベル以上の電流が流れた場合には、スイッチ回路１６
をＯＦＦさせるための信号を、検出回路１４がら出力し
、制御回路６とトランジスタ３とを電気的に切り離し、
制御回路６を保護する。
ジスタ３のコレクターエミッタ間に流れた場合、抵抗１
５の電圧降下を検出回路１４で検出するとともに、基準
レベル以上の電流が流れた場合には、スイッチ回路１６
をＯＦＦさせるための信号を、検出回路１４がら出力し
、制御回路６とトランジスタ３とを電気的に切り離し、
制御回路６を保護する。
この従来の保護回路では、コレクターエミッタ間に流れ
る電流を検出しているため、コレクタからベース端子を
通って制御回路６へ流れ込む過電流の検出は不可能であ
った。このため、コレクターエミッタ間の破壊によって
、制御回路６までも破壊してしまうという欠点があった
。
る電流を検出しているため、コレクタからベース端子を
通って制御回路６へ流れ込む過電流の検出は不可能であ
った。このため、コレクターエミッタ間の破壊によって
、制御回路６までも破壊してしまうという欠点があった
。
本発明の目的は５前記欠点を解決し、制御回路が破壊さ
れるのを確実に防止できるようにした保護回路を提供す
ることにある。
れるのを確実に防止できるようにした保護回路を提供す
ることにある。
本発明の保設回路の構成は、負荷を駆動するスイッチン
グ素子と、前記スイッチング素子を制御する制御回路と
を備えた駆動回路を設け、前記スイッチング素子の制御
端子に接続された前記制御回路へ流れ込む電流値が過電
流であるこをを判定する過電流検出手段と、前記′Ａ電
流検出手段からの信号によって前記制ｇ！Ｉ回路へ流れ
込む前記過電流を防止する過電流しや段手段と３設けた
ことを特徴とする。
グ素子と、前記スイッチング素子を制御する制御回路と
を備えた駆動回路を設け、前記スイッチング素子の制御
端子に接続された前記制御回路へ流れ込む電流値が過電
流であるこをを判定する過電流検出手段と、前記′Ａ電
流検出手段からの信号によって前記制ｇ！Ｉ回路へ流れ
込む前記過電流を防止する過電流しや段手段と３設けた
ことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の保護回路をブロック図であ
る。
る。
第１図において１本実施例は、電源１と、負荷２と、ト
ランジスタ３と、過電流検出回路４と、過電流しや段回
路５と、制御回路６とを備えている。トランジスタ３の
コレクターベース間が破壊され過電流が流れた場合、過
電流検出回路４で過電流であることを検出し、過電流し
や段回路５にて、電流が流れるのを防止する。
ランジスタ３と、過電流検出回路４と、過電流しや段回
路５と、制御回路６とを備えている。トランジスタ３の
コレクターベース間が破壊され過電流が流れた場合、過
電流検出回路４で過電流であることを検出し、過電流し
や段回路５にて、電流が流れるのを防止する。
第２図は、第１図の第１の具体例の回路図である。第２
図において、ＮチャネルＭＯＳ ＦＥＴ７ａ、７ｂと
、ＮチャネルＭＯＳ ＦＥＴ７ａ。
図において、ＮチャネルＭＯＳ ＦＥＴ７ａ、７ｂと
、ＮチャネルＭＯＳ ＦＥＴ７ａ。
７ｂの寄生ダイオード８ａ、８ｂと、チャージポンプ回
路９ａ、９ｂと、比較回路ｌＯと、基８Ｉ−電圧１１と
、インバータ回路１２とが示されている。
路９ａ、９ｂと、比較回路ｌＯと、基８Ｉ−電圧１１と
、インバータ回路１２とが示されている。
本実施例の保設回路は、トランジスタ３のベース端子か
ら制御回路の方向へ流れ込む電流値が過電流であるか否
かを判定する過電流検出回路４と、制御回路へ流れ込む
過電流を防止する過電流しや段回路５とを備えている。
ら制御回路の方向へ流れ込む電流値が過電流であるか否
かを判定する過電流検出回路４と、制御回路へ流れ込む
過電流を防止する過電流しや段回路５とを備えている。
このうち、″Ａ電流検出回路４は、チャージポンプ回路
９ａ、基準電圧１１．比較囲路１０．ＦＥＴ７ａ、ダイ
オード８ａ分有する。過電流しヤ段回路５は、チャージ
ポンプ回路９ｂ、ＦＥＴ７ｂ、ダイオード８ｂを有する
。また、制ｍ回路６は、インバータ回路６．出力端子Ｖ
ｊ 、Ｖ２゜■、を有する。
９ａ、基準電圧１１．比較囲路１０．ＦＥＴ７ａ、ダイ
オード８ａ分有する。過電流しヤ段回路５は、チャージ
ポンプ回路９ｂ、ＦＥＴ７ｂ、ダイオード８ｂを有する
。また、制ｍ回路６は、インバータ回路６．出力端子Ｖ
ｊ 、Ｖ２゜■、を有する。
次に第２図を用いて動作な説明する。
通常、負宵２のＯＮ、ＯＦＦは、制御回路６の出力端子
Ｖｌ 、Ｖ２．ｖ３から第３図に示すようなタイミング
で信号が出力され、ＭＯＳ ＦＥＴ７ａ、７ｂをＯＮ
、０ＦＦＬ、トランジスタ３を駆動することによって行
う。
Ｖｌ 、Ｖ２．ｖ３から第３図に示すようなタイミング
で信号が出力され、ＭＯＳ ＦＥＴ７ａ、７ｂをＯＮ
、０ＦＦＬ、トランジスタ３を駆動することによって行
う。
尚、トランジスタ３を駆動するためのベース電流は、Ｍ
ＯＳ ＦＥＴ７ａがＯＮ、ＭＯＳ ＦＥＴ７ｂ゛が
ＯＦＦの時流れ、その流れは制御回路６の出力端子ｖ１
−寄生ダイオード８ｂ−ＭＯ３Ｆ Ｅ Ｔ ７ ａ −
）−ランジスタ３のベース端子の順になる。
ＯＳ ＦＥＴ７ａがＯＮ、ＭＯＳ ＦＥＴ７ｂ゛が
ＯＦＦの時流れ、その流れは制御回路６の出力端子ｖ１
−寄生ダイオード８ｂ−ＭＯ３Ｆ Ｅ Ｔ ７ ａ −
）−ランジスタ３のベース端子の順になる。
次に、トランジスタ３のコレクターベース間が何らかの
原因によって破壊され過電流が流れた時について説明す
る。
原因によって破壊され過電流が流れた時について説明す
る。
まず、トランジスタ３のコしフタ−ベース間が破壊され
た時が、ＭＯＳ ＦＥＴ７ａがＯＮ、ＭＯＳ ＦＥ
Ｔ７ｂがＯＦＦであれば、ＭＯＳ ＦＥＴ７ｂによっ
て過電流の流れを防止することができる。逆に、ＭＯＳ
ＦＥＴ７ａがＯＦＦ、ＭＯＳ ＦＥＴ７ｂがＯＮ
の時には、過電流が寄生ダイオード８ａ−ＭＯＳ Ｆ
ＥＴ７ｂの向きに流れるが、比較回路１０によって基準
電圧１１と寄生ダイオード８ａの順方向電圧降下分を比
較し。
た時が、ＭＯＳ ＦＥＴ７ａがＯＮ、ＭＯＳ ＦＥ
Ｔ７ｂがＯＦＦであれば、ＭＯＳ ＦＥＴ７ｂによっ
て過電流の流れを防止することができる。逆に、ＭＯＳ
ＦＥＴ７ａがＯＦＦ、ＭＯＳ ＦＥＴ７ｂがＯＮ
の時には、過電流が寄生ダイオード８ａ−ＭＯＳ Ｆ
ＥＴ７ｂの向きに流れるが、比較回路１０によって基準
電圧１１と寄生ダイオード８ａの順方向電圧降下分を比
較し。
その電圧降下分が設定値以上になった場合には。
比較回路１０からチャージポンプ回路９ｂに信号全出力
し、ＭＯＳ ＦＥＴ７ｂをＯＦＦさせ、過電流を防止
する。
し、ＭＯＳ ＦＥＴ７ｂをＯＦＦさせ、過電流を防止
する。
尚、チャージポンプ回路９ａ、９ｂは、ＭＯＳＦＥＴ７
ａ、７ｂと駆動するため、ゲート電位をソース電位より
高く上げる機能と有する。
ａ、７ｂと駆動するため、ゲート電位をソース電位より
高く上げる機能と有する。
第４図は第１図の第２の具体例を示す回路図である。第
４図において、過電流検出回路４は、ダイオード８ａ、
ＦＥＴ７ａ、チャージポンプ回路９ａ、ｎｐｎ）−ラン
ジスタ１３を有する。過電流しゃ断回路５は、ダイオー
ド８ｂ、ＦＥＴ７ｂ。
４図において、過電流検出回路４は、ダイオード８ａ、
ＦＥＴ７ａ、チャージポンプ回路９ａ、ｎｐｎ）−ラン
ジスタ１３を有する。過電流しゃ断回路５は、ダイオー
ド８ｂ、ＦＥＴ７ｂ。
チャージポンプ回路９ｂを有する。制御回路６は、イン
バータ１２．出力端子Ｖｌ 、 Ｖ２ 、 ｖ３を有す
る。
バータ１２．出力端子Ｖｌ 、 Ｖ２ 、 ｖ３を有す
る。
本具体例では、過電流の横比をトランジスタ１３のベー
ス−エミツタ面のダイオード特性を利用する。すなわち
、トランジスタ３のコレクターベース間の破壊によりＭ
ＯＳ ＦＥＴ７ａがＯＦＦ時、過電流によって寄生ダ
イオード８ａの電圧降下が上昇すると、トランジスタ１
３がＯＮする。
ス−エミツタ面のダイオード特性を利用する。すなわち
、トランジスタ３のコレクターベース間の破壊によりＭ
ＯＳ ＦＥＴ７ａがＯＦＦ時、過電流によって寄生ダ
イオード８ａの電圧降下が上昇すると、トランジスタ１
３がＯＮする。
この信号によって、チャージポンプ回路９ｂを介して、
ＭＯＳ、 ＦＥＴ７ｂをＯＦＦさせ、過電流を防止す
る。
ＭＯＳ、 ＦＥＴ７ｂをＯＦＦさせ、過電流を防止す
る。
以上説明したように、本発明は、制御回路へ流れ込む電
流を検出し、その電流値が規定値をオーバーした時に過
電流であることを判定し、過電流しゃ断回路によって制
御回路への電流の流入を防止し、制御回路の破壊を防ぐ
ことができるという効果を有する。
流を検出し、その電流値が規定値をオーバーした時に過
電流であることを判定し、過電流しゃ断回路によって制
御回路への電流の流入を防止し、制御回路の破壊を防ぐ
ことができるという効果を有する。
第１図は本発明の一実施例の保護回路のプロ、・。
り図、第２図は第１図の第１の具体例の回路図、第３図
は第１図に示した実施例の各部におけるタイミング図、
第４図は第１図の第２の具体例の回路図、第５図は従来
例の回路図である。 １・−・電源、２・・・負荷、３・・・トランジスタ、
４・・・過電流横比回路、５・・・過電流しゃ断回路、
６・・・制御回路、７ａ、７ｂ−ＮチャネルＭＯ３ＦＥ
Ｔ、８ａ、８ｂ−寄生ダイオード、９ａ、９ｂ・チャー
ジポンプ回路、１０・・・比較回路５１１・・・基準電
圧、１２・・・インバータ回路、１３・・・トランジス
タ、１４・・・検出回路、１５・・・抵抗、１６・・・
スイッチ回路。
は第１図に示した実施例の各部におけるタイミング図、
第４図は第１図の第２の具体例の回路図、第５図は従来
例の回路図である。 １・−・電源、２・・・負荷、３・・・トランジスタ、
４・・・過電流横比回路、５・・・過電流しゃ断回路、
６・・・制御回路、７ａ、７ｂ−ＮチャネルＭＯ３ＦＥ
Ｔ、８ａ、８ｂ−寄生ダイオード、９ａ、９ｂ・チャー
ジポンプ回路、１０・・・比較回路５１１・・・基準電
圧、１２・・・インバータ回路、１３・・・トランジス
タ、１４・・・検出回路、１５・・・抵抗、１６・・・
スイッチ回路。
Claims (1)
- 負荷を駆動するスイッチング素子と、前記スイッチング
素子を制御する制御回路とを備えた駆動回路を設け、前
記スイッチング素子の制御端子に接続された前記制御回
路へ流れ込む電流値が過電流であるこをを判定する過電
流検出手段と、前記過電流検出手段からの信号によって
前記制御回路へ流れ込む前記過電流を防止する過電流し
や段手段とを設けたことを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306561A JP3008484B2 (ja) | 1990-11-13 | 1990-11-13 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306561A JP3008484B2 (ja) | 1990-11-13 | 1990-11-13 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183220A true JPH04183220A (ja) | 1992-06-30 |
| JP3008484B2 JP3008484B2 (ja) | 2000-02-14 |
Family
ID=17958536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306561A Expired - Lifetime JP3008484B2 (ja) | 1990-11-13 | 1990-11-13 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008484B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566234A (ja) * | 1991-01-28 | 1993-03-19 | John Fluke Mfg Co Inc | 低インピーダンス過大電圧保護回路 |
| JPH07176733A (ja) * | 1993-09-14 | 1995-07-14 | Internatl Rectifier Corp | 半導体パワー素子およびその遮断回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101679213B1 (ko) | 2014-10-29 | 2016-11-24 | 최낙준 | 융복합 유아 감성조명장치 |
-
1990
- 1990-11-13 JP JP2306561A patent/JP3008484B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566234A (ja) * | 1991-01-28 | 1993-03-19 | John Fluke Mfg Co Inc | 低インピーダンス過大電圧保護回路 |
| JPH07176733A (ja) * | 1993-09-14 | 1995-07-14 | Internatl Rectifier Corp | 半導体パワー素子およびその遮断回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3008484B2 (ja) | 2000-02-14 |
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