JP3036423B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3036423B2 JP3036423B2 JP8020159A JP2015996A JP3036423B2 JP 3036423 B2 JP3036423 B2 JP 3036423B2 JP 8020159 A JP8020159 A JP 8020159A JP 2015996 A JP2015996 A JP 2015996A JP 3036423 B2 JP3036423 B2 JP 3036423B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- mosfet
- voltage
- semiconductor device
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 84
- 239000000758 substrate Substances 0.000 claims description 17
- 239000002019 doping agent Substances 0.000 claims 2
- 230000003071 parasitic effect Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 25
- 230000007423 decrease Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、パワーＭＯＳＩＣに関する。
し、特に、パワーＭＯＳＩＣに関する。
【０００２】
【従来の技術】図６は、従来の半導体装置の一構成例を
示す回路図である。
示す回路図である。
【０００３】本従来例は図６に示すように、入力信号を
発生させる入力信号源９と、装置に流れる電流を制限す
る電流制限抵抗１０と、電源１３と、負荷１４と、負荷
１４への電流の供給を制御するパワーＭＯＳＦＥＴ１２
と、定電圧ダイオード２５と、ダイオード２６と、パワ
ーＭＯＳＦＥＴ１２の動作を制御する制御回路１７とか
ら構成されており、制御回路１７には、入力端子３とＧ
ＮＤ端子１６との間に並列に接続された抵抗１及び定電
圧ダイオード２と、抵抗４，５と、抵抗４，５によって
分圧された電圧値を比較するコンパレータ６と、コンパ
レータ６からの出力がゲート端子に入力されるＰchＭＯ
ＳＦＥＴ７及びＮchＭＯＳＦＥＴ８と、一方がＰchＭＯ
ＳＦＥＴ７及びＮchＭＯＳＦＥＴ８のドレイン端子に接
続され、他方がパワーＭＯＳＦＥＴ１２のゲート端子に
接続された抵抗１１とが設けられ、また、ベース端子が
ＧＮＤ端子１６に接続され、エミッタ端子が入力端子３
に接続され、コレクタ端子が出力端子１５に接続された
寄生ＮＰＮトランジスタ２４が存在している。
発生させる入力信号源９と、装置に流れる電流を制限す
る電流制限抵抗１０と、電源１３と、負荷１４と、負荷
１４への電流の供給を制御するパワーＭＯＳＦＥＴ１２
と、定電圧ダイオード２５と、ダイオード２６と、パワ
ーＭＯＳＦＥＴ１２の動作を制御する制御回路１７とか
ら構成されており、制御回路１７には、入力端子３とＧ
ＮＤ端子１６との間に並列に接続された抵抗１及び定電
圧ダイオード２と、抵抗４，５と、抵抗４，５によって
分圧された電圧値を比較するコンパレータ６と、コンパ
レータ６からの出力がゲート端子に入力されるＰchＭＯ
ＳＦＥＴ７及びＮchＭＯＳＦＥＴ８と、一方がＰchＭＯ
ＳＦＥＴ７及びＮchＭＯＳＦＥＴ８のドレイン端子に接
続され、他方がパワーＭＯＳＦＥＴ１２のゲート端子に
接続された抵抗１１とが設けられ、また、ベース端子が
ＧＮＤ端子１６に接続され、エミッタ端子が入力端子３
に接続され、コレクタ端子が出力端子１５に接続された
寄生ＮＰＮトランジスタ２４が存在している。
【０００４】図７は、図６に示した半導体装置の構造を
示す断面図である。
示す断面図である。
【０００５】本従来例は図７に示すように、パワーＭＯ
ＳＦＥＴ１２の出力となるＮ+基板２１と、Ｎ+基板２１
上に接合されたＰ-半導体層２２と、Ｐ-半導体層２２上
に接合され、制御回路１７を有しているＮ-半導体層２
３とから構成されている。
ＳＦＥＴ１２の出力となるＮ+基板２１と、Ｎ+基板２１
上に接合されたＰ-半導体層２２と、Ｐ-半導体層２２上
に接合され、制御回路１７を有しているＮ-半導体層２
３とから構成されている。
【０００６】以下に、上記のように構成された半導体装
置の動作について説明する。
置の動作について説明する。
【０００７】図８は、図６及び図７に示した半導体装置
の動作を説明するための図であり、（ａ）は入力信号源
９から出力される信号の電圧及び入力端子３における電
圧値を示す図、（ｂ）はコンパレータ６の出力電圧を示
す図、（ｃ）はパワーＭＯＳＦＥＴ１２のゲート電圧を
示す図、（ｄ）は出力端子１５における電圧値及び電流
値を示す図である。
の動作を説明するための図であり、（ａ）は入力信号源
９から出力される信号の電圧及び入力端子３における電
圧値を示す図、（ｂ）はコンパレータ６の出力電圧を示
す図、（ｃ）はパワーＭＯＳＦＥＴ１２のゲート電圧を
示す図、（ｄ）は出力端子１５における電圧値及び電流
値を示す図である。
【０００８】入力信号源９から出力される電圧が上昇
し、抵抗４，５の分圧電圧値が定電圧ダイオード２の定
電圧を越えると（ｔ１）、コンパレータ６の出力がロー
レベルとなる。
し、抵抗４，５の分圧電圧値が定電圧ダイオード２の定
電圧を越えると（ｔ１）、コンパレータ６の出力がロー
レベルとなる。
【０００９】すると、ＰchＭＯＳＦＥＴ７がオン状態と
なり、また、ＮchＭＯＳＦＥＴ８がオフ状態となる。
なり、また、ＮchＭＯＳＦＥＴ８がオフ状態となる。
【００１０】これにより、パワーＭＯＳＦＥＴ１２のゲ
ートに電荷が蓄積され、パワーＭＯＳＦＥＴ１２がオン
状態となり、負荷１４に電流が流れる。
ートに電荷が蓄積され、パワーＭＯＳＦＥＴ１２がオン
状態となり、負荷１４に電流が流れる。
【００１１】次に、入力信号源９から出力される電圧が
下がり、抵抗４，５の分圧電圧値が定電圧ダイオード２
の定電圧以下になると（ｔ２）、コンパレータ６の出力
がハイレベルとなる。
下がり、抵抗４，５の分圧電圧値が定電圧ダイオード２
の定電圧以下になると（ｔ２）、コンパレータ６の出力
がハイレベルとなる。
【００１２】すると、ＰchＭＯＳＦＥＴ７がオフ状態と
なり、また、ＮchＭＯＳＦＥＴ８がオン状態となる。
なり、また、ＮchＭＯＳＦＥＴ８がオン状態となる。
【００１３】これにより、パワーＭＯＳＦＥＴ１２のゲ
ートに蓄積された電荷が放電され、パワーＭＯＳＦＥＴ
１２がオフ状態に遷移していく。
ートに蓄積された電荷が放電され、パワーＭＯＳＦＥＴ
１２がオフ状態に遷移していく。
【００１４】そして、負荷１４のリアクタンス成分によ
り、出力端子１５の電圧が上昇し、出力端子１５の電圧
が定電圧ダイオード２５の定電圧値を越えると、定電圧
ダイオード２５、ダイオード２６及び抵抗１１を通り、
ＮchＭＯＳＦＥＴ８からＧＮＤ端子１６あるいはＰchＭ
ＯＳＦＥＴ７のドレインから入力端子３に電流が流れ
る。
り、出力端子１５の電圧が上昇し、出力端子１５の電圧
が定電圧ダイオード２５の定電圧値を越えると、定電圧
ダイオード２５、ダイオード２６及び抵抗１１を通り、
ＮchＭＯＳＦＥＴ８からＧＮＤ端子１６あるいはＰchＭ
ＯＳＦＥＴ７のドレインから入力端子３に電流が流れ
る。
【００１５】これにより、パワーＭＯＳＦＥＴ１２のゲ
ート電圧が引き続きバイアスされ、このバイアスにより
パワーＭＯＳＦＥＴ１２に電流が流れるいわゆるダイナ
ミッククランプ動作が行われる。
ート電圧が引き続きバイアスされ、このバイアスにより
パワーＭＯＳＦＥＴ１２に電流が流れるいわゆるダイナ
ミッククランプ動作が行われる。
【００１６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体装置においては、入力端子３の電
圧がＧＮＤ端子１６の電圧よりも低くなると、寄生ＮＰ
Ｎトランジスタ２４が動作し、出力端子１５から入力端
子３に電流が流れて装置が破損してしまうという問題点
がある。
たような従来の半導体装置においては、入力端子３の電
圧がＧＮＤ端子１６の電圧よりも低くなると、寄生ＮＰ
Ｎトランジスタ２４が動作し、出力端子１５から入力端
子３に電流が流れて装置が破損してしまうという問題点
がある。
【００１７】すなわち、図７に示すように、上記従来例
においては、寄生ＮＰＮトランジスタ２４が、Ｎ+基板
２１がコレクタ、Ｐ-半導体層２２がベース、Ｎ-半導体
層２３がエミッタとなる構造であるため、出力端子１５
に電圧が印加された状態で、入力端子３における電圧が
ＧＮＤ端子１６における電圧よりも低くなり、その差が
ベース・エミッタ間電圧を越えてＧＮＤ端子１６から入
力端子３に電流が流れると、寄生ＮＰＮトランジスタ２
４が動作してしまう。
においては、寄生ＮＰＮトランジスタ２４が、Ｎ+基板
２１がコレクタ、Ｐ-半導体層２２がベース、Ｎ-半導体
層２３がエミッタとなる構造であるため、出力端子１５
に電圧が印加された状態で、入力端子３における電圧が
ＧＮＤ端子１６における電圧よりも低くなり、その差が
ベース・エミッタ間電圧を越えてＧＮＤ端子１６から入
力端子３に電流が流れると、寄生ＮＰＮトランジスタ２
４が動作してしまう。
【００１８】特に、ダイナミッククランプ動作時のよう
に高い電圧（例えば７０Ｖ）が出力端子１５に印加され
ている場合には、バイポーラトランジスタ特有の二次降
伏となり、装置の破損が発生しやすくなってしまう。
に高い電圧（例えば７０Ｖ）が出力端子１５に印加され
ている場合には、バイポーラトランジスタ特有の二次降
伏となり、装置の破損が発生しやすくなってしまう。
【００１９】そこで、特開平５−５８５８３号公報に半
導体装置の破損を防ぐ装置が開示されている。
導体装置の破損を防ぐ装置が開示されている。
【００２０】図９は、特開平５−５８５８３号公報に開
示された装置の概略を示すブロック図である。
示された装置の概略を示すブロック図である。
【００２１】本装置は図９に示すように、入力端子３と
ＧＮＤ端子１６との間にスレッショルド電圧ＶTの高い
ＭＯＳＦＥＴ３１が接続されており、入力端子３に静電
気が印加された場合に、入力端子３とＧＮＤ端子１６と
の間の電圧がスレッショルド電圧ＶT（本例では２０〜
２５Ｖ程度）を越えると、二次ブレークダウンによりＭ
ＯＳＦＥＴ３１を導通させるものである。
ＧＮＤ端子１６との間にスレッショルド電圧ＶTの高い
ＭＯＳＦＥＴ３１が接続されており、入力端子３に静電
気が印加された場合に、入力端子３とＧＮＤ端子１６と
の間の電圧がスレッショルド電圧ＶT（本例では２０〜
２５Ｖ程度）を越えると、二次ブレークダウンによりＭ
ＯＳＦＥＴ３１を導通させるものである。
【００２２】しかしながら、図６に示した半導体装置に
おける問題点は、入力端子３の電圧がＧＮＤ端子１６の
電圧より低い時に寄生ＮＰＮトランジスタ２４が動作す
ることにより発生する装置の破損であるため、図９に示
した公知例は意味をなさない。
おける問題点は、入力端子３の電圧がＧＮＤ端子１６の
電圧より低い時に寄生ＮＰＮトランジスタ２４が動作す
ることにより発生する装置の破損であるため、図９に示
した公知例は意味をなさない。
【００２３】また、他の公知例として、「Reverse-Volt
age Protection Methods for CMOSCircuits」（IEEE JO
URNAL Vol24,Feb.1989）のSupply Terminal Protection
がある。
age Protection Methods for CMOSCircuits」（IEEE JO
URNAL Vol24,Feb.1989）のSupply Terminal Protection
がある。
【００２４】図１０は、「Reverse-Voltage Protection
Methods for CMOS Circuits」（IEEE JOURNAL Vol24,F
eb.1989）に開示された装置の概略を示すブロック図で
あり、図１１は、図１０に示した装置の構造を示す断面
図である。
Methods for CMOS Circuits」（IEEE JOURNAL Vol24,F
eb.1989）に開示された装置の概略を示すブロック図で
あり、図１１は、図１０に示した装置の構造を示す断面
図である。
【００２５】本装置は図１０及び図１１に示すように、
ＶDD３２とＮ基板３３との間にＰchＭＯＳＦＥＴ３４を
接続したもので、ＶDD＜ＶSS時に寄生ダイオード３５を
介して短絡電流が流れることを防ぐものである。
ＶDD３２とＮ基板３３との間にＰchＭＯＳＦＥＴ３４を
接続したもので、ＶDD＜ＶSS時に寄生ダイオード３５を
介して短絡電流が流れることを防ぐものである。
【００２６】しかしながら、図６に示した半導体装置に
おいては、電流制限抵抗１０が挿入されているため、Ｖ
DD３２を入力、ＶSSをＧＮＤと置き換えても短絡電流を
防ぐ対策は不要である。また、図１０及び図１１に示し
た装置に、パワーＭＯＳＦＥＴを搭載すると、高耐圧横
型のパワーＭＯＳＦＥＴになるため、オン抵抗が大きく
なり（例えば７０Ｖ耐圧で１．５倍程度）不適当であ
る。
おいては、電流制限抵抗１０が挿入されているため、Ｖ
DD３２を入力、ＶSSをＧＮＤと置き換えても短絡電流を
防ぐ対策は不要である。また、図１０及び図１１に示し
た装置に、パワーＭＯＳＦＥＴを搭載すると、高耐圧横
型のパワーＭＯＳＦＥＴになるため、オン抵抗が大きく
なり（例えば７０Ｖ耐圧で１．５倍程度）不適当であ
る。
【００２７】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、寄生トラン
ジスタが動作することにより発生する装置の破損を防ぐ
ことができる半導体装置を提供することを目的とする。
する問題点に鑑みてなされたものであって、寄生トラン
ジスタが動作することにより発生する装置の破損を防ぐ
ことができる半導体装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、半導体基板に形成された第１導電型のドレ
イン領域を具備するＭＯＳＦＥＴと、前記半導体基板に
形成された第２導電型の第１の半導体領域と、該第１の
半導体領域に形成され、前記ＭＯＳＦＥＴを制御する制
御回路が形成される第１導電型の第２の半導体領域とを
有してなる半導体装置において、前記第１の半導体領域
は、電源電圧を印加するための電源端子が接続され、前
記第２の半導体領域は、前記制御回路に対して信号を入
力するための入力端子が接続され、前記電源端子と前記
入力端子との間に接続された第１のＭＯＳＦＥＴと、前
記入力端子に印加される信号の電位が前記電源端子に印
加される電源電圧よりも低い場合に前記第１のＭＯＳＦ
ＥＴを導通させる第１のスイッチ手段とを有することを
特徴とする。
に本発明は、半導体基板に形成された第１導電型のドレ
イン領域を具備するＭＯＳＦＥＴと、前記半導体基板に
形成された第２導電型の第１の半導体領域と、該第１の
半導体領域に形成され、前記ＭＯＳＦＥＴを制御する制
御回路が形成される第１導電型の第２の半導体領域とを
有してなる半導体装置において、前記第１の半導体領域
は、電源電圧を印加するための電源端子が接続され、前
記第２の半導体領域は、前記制御回路に対して信号を入
力するための入力端子が接続され、前記電源端子と前記
入力端子との間に接続された第１のＭＯＳＦＥＴと、前
記入力端子に印加される信号の電位が前記電源端子に印
加される電源電圧よりも低い場合に前記第１のＭＯＳＦ
ＥＴを導通させる第１のスイッチ手段とを有することを
特徴とする。
【００２９】また、前記第１のスイッチ手段は、ゲート
が前記入力端子に接続された第２導電型の第２のＭＯＳ
ＦＥＴを有することを特徴とする。
が前記入力端子に接続された第２導電型の第２のＭＯＳ
ＦＥＴを有することを特徴とする。
【００３０】また、前記第２のＭＯＳＦＥＴは、前記Ｍ
ＯＳＦＥＴのドレインとダイオード素子を介して接続さ
れていることを特徴とする。
ＯＳＦＥＴのドレインとダイオード素子を介して接続さ
れていることを特徴とする。
【００３１】また、半導体基板に形成された第１導電型
のドレイン領域を具備するＭＯＳＦＥＴと、前記半導体
基板に形成された第２導電型の第１の半導体領域と、該
第１の半導体領域に形成され、前記ＭＯＳＦＥＴを制御
する制御回路が形成される第１導電型の第２の半導体領
域とを有してなる半導体装置において、前記第１の半導
体領域は、電源電圧を印加するための電源端子が接続さ
れ、前記第２の半導体領域と前記制御回路に対して信号
を入力するために設けられた入力端子との間に、ゲート
が前記電源端子に接続されるように設けられた第２導電
型の第３のＭＯＳＦＥＴを有することを特徴とする。
のドレイン領域を具備するＭＯＳＦＥＴと、前記半導体
基板に形成された第２導電型の第１の半導体領域と、該
第１の半導体領域に形成され、前記ＭＯＳＦＥＴを制御
する制御回路が形成される第１導電型の第２の半導体領
域とを有してなる半導体装置において、前記第１の半導
体領域は、電源電圧を印加するための電源端子が接続さ
れ、前記第２の半導体領域と前記制御回路に対して信号
を入力するために設けられた入力端子との間に、ゲート
が前記電源端子に接続されるように設けられた第２導電
型の第３のＭＯＳＦＥＴを有することを特徴とする。
【００３２】また、前記制御回路の出力端子と前記電源
端子との間に接続された第４のＭＯＳＦＥＴと、前記入
力端子に印加される信号の電位が前記電源端子に印加さ
れる電源電圧よりも低い場合に前記第４のＭＯＳＦＥＴ
を導通させる第２のスイッチ手段とを有することを特徴
とする。
端子との間に接続された第４のＭＯＳＦＥＴと、前記入
力端子に印加される信号の電位が前記電源端子に印加さ
れる電源電圧よりも低い場合に前記第４のＭＯＳＦＥＴ
を導通させる第２のスイッチ手段とを有することを特徴
とする。
【００３３】また、前記第２のスイッチ手段は、ゲート
が前記入力端子に接続された第２導電型の第５のＭＯＳ
ＦＥＴを有することを特徴とする。
が前記入力端子に接続された第２導電型の第５のＭＯＳ
ＦＥＴを有することを特徴とする。
【００３４】（作用）上記のように構成された本発明に
おいては、パワーＭＯＳＦＥＴに蓄積された電荷が放電
される際、第１のスイッチの動作により第１のＭＯＳＦ
ＥＴがオン状態となり、それにより、寄生トランジスタ
のベース・エミッタ間が短絡されるので、寄生トランジ
スタが動作することはない。
おいては、パワーＭＯＳＦＥＴに蓄積された電荷が放電
される際、第１のスイッチの動作により第１のＭＯＳＦ
ＥＴがオン状態となり、それにより、寄生トランジスタ
のベース・エミッタ間が短絡されるので、寄生トランジ
スタが動作することはない。
【００３５】また、第３のＭＯＳＦＥＴのソース電圧が
下がってゲート電圧との差がスレッショルド電圧となっ
たときに第３のＭＯＳＦＥＴがオフ状態となるので、寄
生トランジスタのエミッタ電圧がベース電圧よりも低く
なることはなく、寄生トランジスタが動作することはな
い。
下がってゲート電圧との差がスレッショルド電圧となっ
たときに第３のＭＯＳＦＥＴがオフ状態となるので、寄
生トランジスタのエミッタ電圧がベース電圧よりも低く
なることはなく、寄生トランジスタが動作することはな
い。
【００３６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３７】（第１の実施の形態）図１は、本発明の半
導体装置の第１の実施の形態を示す回路図であり、図２
は、図１に示した半導体装置の構造を示す断面図であ
る。
導体装置の第１の実施の形態を示す回路図であり、図２
は、図１に示した半導体装置の構造を示す断面図であ
る。
【００３８】本形態は図１に示すように、入力信号を発
生させる入力信号源９と、装置に流れる電流を制限する
電流制限抵抗１０と、電源１３と、負荷１４と、負荷１
４への電流の供給を制御するパワーＭＯＳＦＥＴ１２
と、定電圧ダイオード２５と、ダイオード２６と、パワ
ーＭＯＳＦＥＴ１２の動作を制御する制御回路１７と、
制御回路１７の入力端子３とＧＮＤ端子１６間に並列に
接続された第１のＭＯＳＦＥＴであるＮchＭＯＳＦＥＴ
２０と、ＮchＭＯＳＦＥＴ２０の動作を制御する第１の
スイッチとなる第２のＭＯＳＦＥＴであるＰchＭＯＳＦ
ＥＴ１８と、ＰchＭＯＳＦＥＴ１８と直列に接続された
抵抗１９とから構成されており、制御回路１７には、入
力端子３とＧＮＤ端子１６との間に並列に接続された抵
抗１及び定電圧ダイオード２と、抵抗４，５と、抵抗
４，５によって分圧された電圧値を比較するコンパレー
タ６と、コンパレータ６からの出力がゲート端子に入力
されるＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦＥＴ８と、
一方がＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦＥＴ８のド
レイン端子に接続され、他方がパワーＭＯＳＦＥＴ１２
のゲート端子に接続された抵抗１１とが設けられ、ま
た、ベース端子がＧＮＤ端子１６に接続され、エミッタ
端子が入力端子３に接続され、コレクタ端子が出力端子
１５に接続された寄生ＮＰＮトランジスタ２４が存在し
ている。なお、ＮchＭＯＳＦＥＴ２０においては、ゲー
ト端子が抵抗１９を介してＧＮＤ端子１６に接続され、
ソース端子がＧＮＤ端子１６に接続され、ドレイン端子
が入力端子３に接続されており、ＰchＭＯＳＦＥＴ１８
においては、ゲート端子が入力端子３に接続され、ドレ
イン端子がＮchＭＯＳＦＥＴ２０のゲート端子に接続さ
れ、ソース端子がパワーＭＯＳＦＥＴ１２のゲート端子
に接続されている。
生させる入力信号源９と、装置に流れる電流を制限する
電流制限抵抗１０と、電源１３と、負荷１４と、負荷１
４への電流の供給を制御するパワーＭＯＳＦＥＴ１２
と、定電圧ダイオード２５と、ダイオード２６と、パワ
ーＭＯＳＦＥＴ１２の動作を制御する制御回路１７と、
制御回路１７の入力端子３とＧＮＤ端子１６間に並列に
接続された第１のＭＯＳＦＥＴであるＮchＭＯＳＦＥＴ
２０と、ＮchＭＯＳＦＥＴ２０の動作を制御する第１の
スイッチとなる第２のＭＯＳＦＥＴであるＰchＭＯＳＦ
ＥＴ１８と、ＰchＭＯＳＦＥＴ１８と直列に接続された
抵抗１９とから構成されており、制御回路１７には、入
力端子３とＧＮＤ端子１６との間に並列に接続された抵
抗１及び定電圧ダイオード２と、抵抗４，５と、抵抗
４，５によって分圧された電圧値を比較するコンパレー
タ６と、コンパレータ６からの出力がゲート端子に入力
されるＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦＥＴ８と、
一方がＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦＥＴ８のド
レイン端子に接続され、他方がパワーＭＯＳＦＥＴ１２
のゲート端子に接続された抵抗１１とが設けられ、ま
た、ベース端子がＧＮＤ端子１６に接続され、エミッタ
端子が入力端子３に接続され、コレクタ端子が出力端子
１５に接続された寄生ＮＰＮトランジスタ２４が存在し
ている。なお、ＮchＭＯＳＦＥＴ２０においては、ゲー
ト端子が抵抗１９を介してＧＮＤ端子１６に接続され、
ソース端子がＧＮＤ端子１６に接続され、ドレイン端子
が入力端子３に接続されており、ＰchＭＯＳＦＥＴ１８
においては、ゲート端子が入力端子３に接続され、ドレ
イン端子がＮchＭＯＳＦＥＴ２０のゲート端子に接続さ
れ、ソース端子がパワーＭＯＳＦＥＴ１２のゲート端子
に接続されている。
【００３９】上記のように構成された半導体装置におい
ては、抵抗１と定電圧ダイオード２とによって基準電圧
が生成され、この基準電圧と入力端子３から入力されて
抵抗４，５で分圧された電圧値とがコンパレータ６にお
いて比較されている。
ては、抵抗１と定電圧ダイオード２とによって基準電圧
が生成され、この基準電圧と入力端子３から入力されて
抵抗４，５で分圧された電圧値とがコンパレータ６にお
いて比較されている。
【００４０】また、本形態は図２に示すように、パワー
ＭＯＳＦＥＴ１２の出力となるＮ+基板２１と、Ｎ+基板
２１上に接合された第１の半導体層であるＰ-半導体層
２２と、Ｐ-半導体層２２上に接合され、制御回路１７
を有している第２の半導体層であるＮ-半導体層２３と
から構成されており、出力端子１５はＮ+基板２１上
に、入力端子３はＮ-半導体層２３上に、ＧＮＤ端子１
６はＰ-半導体層２２上にそれぞれ設けられている。
ＭＯＳＦＥＴ１２の出力となるＮ+基板２１と、Ｎ+基板
２１上に接合された第１の半導体層であるＰ-半導体層
２２と、Ｐ-半導体層２２上に接合され、制御回路１７
を有している第２の半導体層であるＮ-半導体層２３と
から構成されており、出力端子１５はＮ+基板２１上
に、入力端子３はＮ-半導体層２３上に、ＧＮＤ端子１
６はＰ-半導体層２２上にそれぞれ設けられている。
【００４１】以下に、上記のように構成された半導体装
置の動作について説明する。
置の動作について説明する。
【００４２】入力信号源９から出力される電圧が上昇
し、抵抗４，５の分圧電圧値が定電圧ダイオード２の定
電圧を越えると、コンパレータ６の出力がローレベルと
なる。
し、抵抗４，５の分圧電圧値が定電圧ダイオード２の定
電圧を越えると、コンパレータ６の出力がローレベルと
なる。
【００４３】すると、ＰchＭＯＳＦＥＴ７がオン状態と
なり、また、ＮchＭＯＳＦＥＴ８がオフ状態となる。
なり、また、ＮchＭＯＳＦＥＴ８がオフ状態となる。
【００４４】これにより、パワーＭＯＳＦＥＴ１２のゲ
ートに電荷が蓄積され、パワーＭＯＳＦＥＴ１２がオン
状態となり、電源１３から負荷１４、出力端子１５及び
ＧＮＤ端子１６に電流が流れる。
ートに電荷が蓄積され、パワーＭＯＳＦＥＴ１２がオン
状態となり、電源１３から負荷１４、出力端子１５及び
ＧＮＤ端子１６に電流が流れる。
【００４５】次に、入力信号源９から出力される電圧が
下がり、抵抗４，５の分圧電圧値が定電圧ダイオード２
の定電圧以下になると、コンパレータ６の出力がハイレ
ベルとなる。
下がり、抵抗４，５の分圧電圧値が定電圧ダイオード２
の定電圧以下になると、コンパレータ６の出力がハイレ
ベルとなる。
【００４６】すると、ＰchＭＯＳＦＥＴ７がオフ状態と
なり、また、ＮchＭＯＳＦＥＴ８がオン状態となる。
なり、また、ＮchＭＯＳＦＥＴ８がオン状態となる。
【００４７】これにより、パワーＭＯＳＦＥＴ１２のゲ
ートに蓄積された電荷が放電され始めるが、この際、Ｐ
chＭＯＳＦＥＴ１８がオン状態となり、それにより、抵
抗１９に電圧が印加されてＮchＭＯＳＦＥＴ２０がオン
状態となる。
ートに蓄積された電荷が放電され始めるが、この際、Ｐ
chＭＯＳＦＥＴ１８がオン状態となり、それにより、抵
抗１９に電圧が印加されてＮchＭＯＳＦＥＴ２０がオン
状態となる。
【００４８】これにより、図２に示すように、パワーＭ
ＯＳＦＥＴ１２の出力となるＮ+基板２１をコレクタと
し、ＧＮＤ端子１６に接続されているＰ-半導体層２２
をベースとし、入力端子３に接続されているＮ-半導体
層２３をエミッタとする寄生ＮＰＮトランジスタ２４の
ベース・エミッタ間が短絡されることとなり、入力信号
源９における電圧がＧＮＤ端子１６における電圧以下の
場合でも、ベース・エミッタ間の電圧差を寄生ＮＰＮト
ランジスタ２４のベース・エミッタ間動作電圧（約０．
７Ｖ）よりも小さくすることができるため、寄生ＮＰＮ
トランジスタ２４の動作が回避される。
ＯＳＦＥＴ１２の出力となるＮ+基板２１をコレクタと
し、ＧＮＤ端子１６に接続されているＰ-半導体層２２
をベースとし、入力端子３に接続されているＮ-半導体
層２３をエミッタとする寄生ＮＰＮトランジスタ２４の
ベース・エミッタ間が短絡されることとなり、入力信号
源９における電圧がＧＮＤ端子１６における電圧以下の
場合でも、ベース・エミッタ間の電圧差を寄生ＮＰＮト
ランジスタ２４のベース・エミッタ間動作電圧（約０．
７Ｖ）よりも小さくすることができるため、寄生ＮＰＮ
トランジスタ２４の動作が回避される。
【００４９】次に、パワーＭＯＳＦＥＴ１２のゲート電
圧が下がると、出力端子１５における電圧が上昇し、定
電圧ダイオード２５、ダイオード２６、抵抗１１及びＰ
chＭＯＳＦＥＴ７のドレイン・ソース間を通って、入力
端子３あるいはＰchＭＯＳＦＥＴ１８、抵抗１９及びＧ
ＮＤ端子１６に電流が流れる。
圧が下がると、出力端子１５における電圧が上昇し、定
電圧ダイオード２５、ダイオード２６、抵抗１１及びＰ
chＭＯＳＦＥＴ７のドレイン・ソース間を通って、入力
端子３あるいはＰchＭＯＳＦＥＴ１８、抵抗１９及びＧ
ＮＤ端子１６に電流が流れる。
【００５０】この電流によりパワーＭＯＳＦＥＴ１２の
ゲートがバイアスされるため、負荷１４のリアクタンス
に蓄積されていたエネルギーが放出され、出力端子１５
における電圧が下がるまで、ＰchＭＯＳＦＥＴ１８がオ
ン状態、すなわちＮchＭＯＳＦＥＴ２０がオン状態とな
り、出力端子１５における電圧が高い時に寄生ＮＰＮト
ランジスタ２４が動作することを防ぐことができる。
ゲートがバイアスされるため、負荷１４のリアクタンス
に蓄積されていたエネルギーが放出され、出力端子１５
における電圧が下がるまで、ＰchＭＯＳＦＥＴ１８がオ
ン状態、すなわちＮchＭＯＳＦＥＴ２０がオン状態とな
り、出力端子１５における電圧が高い時に寄生ＮＰＮト
ランジスタ２４が動作することを防ぐことができる。
【００５１】（第２の実施の形態）図３は、本発明の半
導体装置の第２の実施の形態を示す回路図である。
導体装置の第２の実施の形態を示す回路図である。
【００５２】本形態は図３に示すように、入力信号を発
生させる入力信号源９と、電源１３と、負荷１４と、負
荷１４への電流の供給を制御するパワーＭＯＳＦＥＴ１
２と、パワーＭＯＳＦＥＴ１２の動作を制御する制御回
路１７と、入力信号源９と制御回路１７との間に接続さ
れた第３のＭＯＳＦＥＴであるＰchＭＯＳＦＥＴ２７と
から構成されており、制御回路１７には、ＰchＭＯＳＦ
ＥＴ２７のソース端子とＧＮＤ端子１６との間に並列に
接続された抵抗１及び定電圧ダイオード２と、抵抗４，
５と、抵抗４，５によって分圧された電圧値を比較する
コンパレータ６と、コンパレータ６からの出力がゲート
端子に入力されるＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦ
ＥＴ８と、一方がＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦ
ＥＴ８のドレイン端子に接続され、他方がパワーＭＯＳ
ＦＥＴ１２のゲート端子に接続された抵抗１１とが設け
られ、また、ベース端子がＧＮＤ端子１６に接続され、
エミッタ端子がＰchＭＯＳＦＥＴ２７のソース端子に接
続され、コレクタ端子が出力端子１５に接続された寄生
ＮＰＮトランジスタ２４が存在している。なお、ＰchＭ
ＯＳＦＥＴ２７においては、ゲート端子がＧＮＤ端子１
６に接続され、ソース端子が制御回路１７に接続され、
ドレイン端子が入力端子３に接続されている。
生させる入力信号源９と、電源１３と、負荷１４と、負
荷１４への電流の供給を制御するパワーＭＯＳＦＥＴ１
２と、パワーＭＯＳＦＥＴ１２の動作を制御する制御回
路１７と、入力信号源９と制御回路１７との間に接続さ
れた第３のＭＯＳＦＥＴであるＰchＭＯＳＦＥＴ２７と
から構成されており、制御回路１７には、ＰchＭＯＳＦ
ＥＴ２７のソース端子とＧＮＤ端子１６との間に並列に
接続された抵抗１及び定電圧ダイオード２と、抵抗４，
５と、抵抗４，５によって分圧された電圧値を比較する
コンパレータ６と、コンパレータ６からの出力がゲート
端子に入力されるＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦ
ＥＴ８と、一方がＰchＭＯＳＦＥＴ７及びＮchＭＯＳＦ
ＥＴ８のドレイン端子に接続され、他方がパワーＭＯＳ
ＦＥＴ１２のゲート端子に接続された抵抗１１とが設け
られ、また、ベース端子がＧＮＤ端子１６に接続され、
エミッタ端子がＰchＭＯＳＦＥＴ２７のソース端子に接
続され、コレクタ端子が出力端子１５に接続された寄生
ＮＰＮトランジスタ２４が存在している。なお、ＰchＭ
ＯＳＦＥＴ２７においては、ゲート端子がＧＮＤ端子１
６に接続され、ソース端子が制御回路１７に接続され、
ドレイン端子が入力端子３に接続されている。
【００５３】以下に、上記のように構成された半導体装
置の動作について説明する。
置の動作について説明する。
【００５４】入力信号源９における電圧が上昇し、Ｐch
ＭＯＳＦＥＴ２７のドレイン・ソース間ダイオード電圧
（約０．７Ｖ）とスレッショルド電圧（約１Ｖ）との和
を越えると、ＰchＭＯＳＦＥＴ２７がオン状態となり、
さらに入力信号源９における電圧が上昇し、ハイレベル
となると制御回路１７の動作により、パワーＭＯＳＦＥ
Ｔ１２のゲートに電荷が蓄積され、パワーＭＯＳＦＥＴ
１２がオン状態となる。
ＭＯＳＦＥＴ２７のドレイン・ソース間ダイオード電圧
（約０．７Ｖ）とスレッショルド電圧（約１Ｖ）との和
を越えると、ＰchＭＯＳＦＥＴ２７がオン状態となり、
さらに入力信号源９における電圧が上昇し、ハイレベル
となると制御回路１７の動作により、パワーＭＯＳＦＥ
Ｔ１２のゲートに電荷が蓄積され、パワーＭＯＳＦＥＴ
１２がオン状態となる。
【００５５】次に、入力信号源９の電圧が下がり、ＧＮ
Ｄ端子１６における電圧以下になると、パワーＭＯＳＦ
ＥＴ１２のゲートに蓄積された電荷が、抵抗１１及びＰ
chＭＯＳＦＥＴ７のドレイン・ソース間ダイオードを経
て、ゲートがバイアスされているＰchＭＯＳＦＥＴ２７
から入力端子３に流れ出す。
Ｄ端子１６における電圧以下になると、パワーＭＯＳＦ
ＥＴ１２のゲートに蓄積された電荷が、抵抗１１及びＰ
chＭＯＳＦＥＴ７のドレイン・ソース間ダイオードを経
て、ゲートがバイアスされているＰchＭＯＳＦＥＴ２７
から入力端子３に流れ出す。
【００５６】図４は、図３に示した半導体装置の動作を
説明するための図であり、（ａ）は入力端子３における
電圧値を示す図、（ｂ）はＰchＭＯＳＦＥＴ２７のソー
ス電圧を示す図、（ｃ）は出力端子１５における電圧値
及び電流値を示す図である。
説明するための図であり、（ａ）は入力端子３における
電圧値を示す図、（ｂ）はＰchＭＯＳＦＥＴ２７のソー
ス電圧を示す図、（ｃ）は出力端子１５における電圧値
及び電流値を示す図である。
【００５７】ＰchＭＯＳＦＥＴ２７のソース電圧が、制
御回路１７のローレベル・ハイレベルの判定電圧ＶIHL
に達すると、ＮchＭＯＳＦＥＴ８がオン状態となり、こ
れにより、ＰchＭＯＳＦＥＴ２７のソース電圧がほぼ零
電圧となり、制御回路１７が動作しなくなる。
御回路１７のローレベル・ハイレベルの判定電圧ＶIHL
に達すると、ＮchＭＯＳＦＥＴ８がオン状態となり、こ
れにより、ＰchＭＯＳＦＥＴ２７のソース電圧がほぼ零
電圧となり、制御回路１７が動作しなくなる。
【００５８】したがって、ＮchＭＯＳＦＥＴ８がオフ状
態という不安定な状態においてパワーＭＯＳＦＥＴ１２
のゲートに蓄積された電荷が放電し、放電が完了する
と、パワーＭＯＳＦＥＴ１２はオフ状態となる。
態という不安定な状態においてパワーＭＯＳＦＥＴ１２
のゲートに蓄積された電荷が放電し、放電が完了する
と、パワーＭＯＳＦＥＴ１２はオフ状態となる。
【００５９】この時、ＰchＭＯＳＦＥＴ２７のソース電
圧は、徐々に下がってくるが、スレッショルド電圧（約
１Ｖ）にてＰchＭＯＳＦＥＴ２７がオフ状態となるた
め、ＧＮＤ端子１６における電圧以下にはならない。し
たがって、寄生ＮＰＮトランジスタ２４が動作すること
はない。
圧は、徐々に下がってくるが、スレッショルド電圧（約
１Ｖ）にてＰchＭＯＳＦＥＴ２７がオフ状態となるた
め、ＧＮＤ端子１６における電圧以下にはならない。し
たがって、寄生ＮＰＮトランジスタ２４が動作すること
はない。
【００６０】以上説明したように本形態においては、入
力信号源９における電圧がＧＮＤ端子１６における電圧
以下になると、パワーＭＯＳＦＥＴ１２のゲートに蓄積
された電荷が放電し、放電が完了するまでＰchＭＯＳＦ
ＥＴ２７に電流が流れ、放電が完了すると、電流が流れ
ないという動作となるため、寄生トランジスタが動作す
ることはない。
力信号源９における電圧がＧＮＤ端子１６における電圧
以下になると、パワーＭＯＳＦＥＴ１２のゲートに蓄積
された電荷が放電し、放電が完了するまでＰchＭＯＳＦ
ＥＴ２７に電流が流れ、放電が完了すると、電流が流れ
ないという動作となるため、寄生トランジスタが動作す
ることはない。
【００６１】（第３の実施の形態）図５は、本発明の半
導体装置の第３の実施の形態を示す回路図である。
導体装置の第３の実施の形態を示す回路図である。
【００６２】本形態は図５に示すように、入力信号を発
生させる入力信号源９と、電源１３と、負荷１４と、負
荷１４への電流の供給を制御するパワーＭＯＳＦＥＴ１
２と、パワーＭＯＳＦＥＴ１２の動作を制御する制御回
路１７と、制御回路１７の出力段に接続された第４のＭ
ＯＳＦＥＴであるＮchＭＯＳＦＥＴ３０と、ＮchＭＯＳ
ＦＥＴ３０の動作を制御する第２のスイッチとなる第５
のＭＯＳＦＥＴであるＰchＭＯＳＦＥＴ２８と、ＰchＭ
ＯＳＦＥＴ２８と直列に接続された抵抗２９と、入力信
号源９と制御回路１７との間に接続されたＰchＭＯＳＦ
ＥＴ２７とから構成されており、制御回路１７には、Ｐ
chＭＯＳＦＥＴ２７のソース端子とＧＮＤ端子１６との
間に並列に接続された抵抗１及び定電圧ダイオード２
と、抵抗４，５と、抵抗４，５によって分圧された電圧
値を比較するコンパレータ６と、コンパレータ６からの
出力がゲート端子に入力されるＰchＭＯＳＦＥＴ７及び
ＮchＭＯＳＦＥＴ８と、一方がＰchＭＯＳＦＥＴ７及び
ＮchＭＯＳＦＥＴ８のドレイン端子に接続され、他方が
パワーＭＯＳＦＥＴ１２のゲート端子に接続された抵抗
１１とが設けられ、また、ベース端子がＧＮＤ端子１６
に接続され、エミッタ端子がＰchＭＯＳＦＥＴ２７のソ
ース端子に接続され、コレクタ端子が出力端子１５に接
続された寄生ＮＰＮトランジスタ２４が存在している。
なお、ＮchＭＯＳＦＥＴ３０においては、ゲート端子が
抵抗２９を介してＧＮＤ端子１６に接続され、ソース端
子がＧＮＤ端子１６に接続され、ドレイン端子がＰchＭ
ＯＳＦＥＴ７及びＮchＭＯＳＦＥＴ８のドレイン端子に
接続されており、ＰchＭＯＳＦＥＴ２８においては、ゲ
ート端子が入力端子３に接続され、ドレイン端子がＮch
ＭＯＳＦＥＴ３０のゲート端子に接続され、ソース端子
がパワーＭＯＳＦＥＴ１２のゲート端子に接続されてい
る。
生させる入力信号源９と、電源１３と、負荷１４と、負
荷１４への電流の供給を制御するパワーＭＯＳＦＥＴ１
２と、パワーＭＯＳＦＥＴ１２の動作を制御する制御回
路１７と、制御回路１７の出力段に接続された第４のＭ
ＯＳＦＥＴであるＮchＭＯＳＦＥＴ３０と、ＮchＭＯＳ
ＦＥＴ３０の動作を制御する第２のスイッチとなる第５
のＭＯＳＦＥＴであるＰchＭＯＳＦＥＴ２８と、ＰchＭ
ＯＳＦＥＴ２８と直列に接続された抵抗２９と、入力信
号源９と制御回路１７との間に接続されたＰchＭＯＳＦ
ＥＴ２７とから構成されており、制御回路１７には、Ｐ
chＭＯＳＦＥＴ２７のソース端子とＧＮＤ端子１６との
間に並列に接続された抵抗１及び定電圧ダイオード２
と、抵抗４，５と、抵抗４，５によって分圧された電圧
値を比較するコンパレータ６と、コンパレータ６からの
出力がゲート端子に入力されるＰchＭＯＳＦＥＴ７及び
ＮchＭＯＳＦＥＴ８と、一方がＰchＭＯＳＦＥＴ７及び
ＮchＭＯＳＦＥＴ８のドレイン端子に接続され、他方が
パワーＭＯＳＦＥＴ１２のゲート端子に接続された抵抗
１１とが設けられ、また、ベース端子がＧＮＤ端子１６
に接続され、エミッタ端子がＰchＭＯＳＦＥＴ２７のソ
ース端子に接続され、コレクタ端子が出力端子１５に接
続された寄生ＮＰＮトランジスタ２４が存在している。
なお、ＮchＭＯＳＦＥＴ３０においては、ゲート端子が
抵抗２９を介してＧＮＤ端子１６に接続され、ソース端
子がＧＮＤ端子１６に接続され、ドレイン端子がＰchＭ
ＯＳＦＥＴ７及びＮchＭＯＳＦＥＴ８のドレイン端子に
接続されており、ＰchＭＯＳＦＥＴ２８においては、ゲ
ート端子が入力端子３に接続され、ドレイン端子がＮch
ＭＯＳＦＥＴ３０のゲート端子に接続され、ソース端子
がパワーＭＯＳＦＥＴ１２のゲート端子に接続されてい
る。
【００６３】以下に、上記のように構成された半導体装
置の動作について説明する。
置の動作について説明する。
【００６４】入力信号源９における電圧がＧＮＤ端子１
６における電圧以下になると、ＰchＭＯＳＦＥＴ２８が
オン状態となり、それにより、ＮchＭＯＳＦＥＴ３０が
オン状態となる。
６における電圧以下になると、ＰchＭＯＳＦＥＴ２８が
オン状態となり、それにより、ＮchＭＯＳＦＥＴ３０が
オン状態となる。
【００６５】そして、パワーＭＯＳＦＥＴ１２のゲート
に蓄積された電荷は、抵抗１１、ＮchＭＯＳＦＥＴ３０
を通って放電する。
に蓄積された電荷は、抵抗１１、ＮchＭＯＳＦＥＴ３０
を通って放電する。
【００６６】したがって、制御回路１７は不安定な動作
とはならず、オフ状態になるとともに、ＰchＭＯＳＦＥ
Ｔ２７のゲート・ソース間電圧がほぼ零となるため、Ｐ
chＭＯＳＦＥＴ２７には電流が流れなくなる。
とはならず、オフ状態になるとともに、ＰchＭＯＳＦＥ
Ｔ２７のゲート・ソース間電圧がほぼ零となるため、Ｐ
chＭＯＳＦＥＴ２７には電流が流れなくなる。
【００６７】そのため、入力信号源９から出力される信
号が、ドライブ能力の少ない他の半導体装置等による場
合でも、高速のターンオフ時間を確保することができ
る。
号が、ドライブ能力の少ない他の半導体装置等による場
合でも、高速のターンオフ時間を確保することができ
る。
【００６８】なお、上述した実施の形態においては、Ｎ
chパワーＭＯＳＦＥＴを用いて寄生ＮＰＮトランジスタ
が存在する回路について説明したが、ＰchＭＯＳＦＥＴ
を用いて寄生ＰＮＰトランジスタが存在する場合には、
ＰchＭＯＳＦＥＴ１８をＮchＭＯＳＦＥＴ、ＮchＭＯＳ
ＦＥＴ２０をＰchＭＯＳＦＥＴ、ＰchＭＯＳＦＥＴ２７
をＮchＭＯＳＦＥＴ、ＰchＭＯＳＦＥＴ２８をＮchＭＯ
ＳＦＥＴ、ＮchＭＯＳＦＥＴ３０をＰchＭＯＳＦＥＴと
することにより、同様の効果を上げることができる。
chパワーＭＯＳＦＥＴを用いて寄生ＮＰＮトランジスタ
が存在する回路について説明したが、ＰchＭＯＳＦＥＴ
を用いて寄生ＰＮＰトランジスタが存在する場合には、
ＰchＭＯＳＦＥＴ１８をＮchＭＯＳＦＥＴ、ＮchＭＯＳ
ＦＥＴ２０をＰchＭＯＳＦＥＴ、ＰchＭＯＳＦＥＴ２７
をＮchＭＯＳＦＥＴ、ＰchＭＯＳＦＥＴ２８をＮchＭＯ
ＳＦＥＴ、ＮchＭＯＳＦＥＴ３０をＰchＭＯＳＦＥＴと
することにより、同様の効果を上げることができる。
【００６９】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００７０】請求項１から３に記載のものにおいては、
パワーＭＯＳＦＥＴに蓄積された電荷が放電される際
に、第１のスイッチの動作により第１のＭＯＳＦＥＴが
オン状態となり、それにより、寄生トランジスタのベー
ス・エミッタ間が短絡される構成としたため、寄生トラ
ンジスタが動作することはなく、半導体装置の破損を防
ぐことができる。
パワーＭＯＳＦＥＴに蓄積された電荷が放電される際
に、第１のスイッチの動作により第１のＭＯＳＦＥＴが
オン状態となり、それにより、寄生トランジスタのベー
ス・エミッタ間が短絡される構成としたため、寄生トラ
ンジスタが動作することはなく、半導体装置の破損を防
ぐことができる。
【００７１】請求項４及び５に記載のものにおいては、
第３のＭＯＳＦＥＴのソース電圧が下がってゲート電圧
との差がスレッショルド電圧となったときに第３のＭＯ
ＳＦＥＴがオフ状態となる構成としたため、寄生トラン
ジスタのエミッタ電圧がベース電圧よりも低くなること
はなく、寄生トランジスタが動作することはない。それ
により、寄生トランジスタの動作により発生する半導体
装置の破損を防ぐことができる。
第３のＭＯＳＦＥＴのソース電圧が下がってゲート電圧
との差がスレッショルド電圧となったときに第３のＭＯ
ＳＦＥＴがオフ状態となる構成としたため、寄生トラン
ジスタのエミッタ電圧がベース電圧よりも低くなること
はなく、寄生トランジスタが動作することはない。それ
により、寄生トランジスタの動作により発生する半導体
装置の破損を防ぐことができる。
【図１】本発明の半導体装置の第１の実施の形態を示す
回路図である。
回路図である。
【図２】図１に示した半導体装置の構造を示す断面図で
ある。
ある。
【図３】本発明の半導体装置の第２の実施の形態を示す
回路図である。
回路図である。
【図４】図３に示した半導体装置の動作を説明するため
の図であり、（ａ）は入力端子における電圧値を示す
図、（ｂ）はＰchＭＯＳＦＥＴのソース電圧を示す図、
（ｃ）は出力端子における電圧値及び電流値を示す図で
ある。
の図であり、（ａ）は入力端子における電圧値を示す
図、（ｂ）はＰchＭＯＳＦＥＴのソース電圧を示す図、
（ｃ）は出力端子における電圧値及び電流値を示す図で
ある。
【図５】本発明の半導体装置の第３の実施の形態を示す
回路図である。
回路図である。
【図６】従来の半導体装置の一構成例を示す回路図であ
る。
る。
【図７】図６に示した半導体装置の構造を示す断面図で
ある。
ある。
【図８】図６及び図７に示した半導体装置の動作を説明
するための図であり、（ａ）は入力信号源９から出力さ
れる信号の電圧及び入力端子３における電圧値を示す
図、（ｂ）はコンパレータ６の出力電圧を示す図、
（ｃ）はパワーＭＯＳＦＥＴ１２のゲート電圧を示す
図、（ｄ）は出力端子１５における電圧値及び電流値を
示す図である。
するための図であり、（ａ）は入力信号源９から出力さ
れる信号の電圧及び入力端子３における電圧値を示す
図、（ｂ）はコンパレータ６の出力電圧を示す図、
（ｃ）はパワーＭＯＳＦＥＴ１２のゲート電圧を示す
図、（ｄ）は出力端子１５における電圧値及び電流値を
示す図である。
【図９】特開平５−５８５８３号公報に開示された装置
の概略を示すブロック図である。
の概略を示すブロック図である。
【図１０】「Reverse-Voltage Protection Methods for
CMOS Circuits」（IEEE JOURNALVol24,Feb.1989）に開
示された装置の概略を示すブロック図である。
CMOS Circuits」（IEEE JOURNALVol24,Feb.1989）に開
示された装置の概略を示すブロック図である。
【図１１】図１０に示した装置の構造を示す断面図であ
る。
る。
１，４，５，１１，１９，２９ 抵抗 ２，２５ 定電圧ダイオード ３ 入力端子 ６ コンパレータ ７，１８，２７，２８，３４ ＰchＭＯＳＦＥＴ ８，２０，３０ ＮchＭＯＳＦＥＴ ９ 入力信号源 １０ 電流制限抵抗 １２ パワーＭＯＳＦＥＴ １３ 電源 １４ 負荷 １５ 出力端子 １６ ＧＮＤ端子 １７ 制御回路 ２１ Ｎ+基板 ２２ Ｐ-半導体層 ２３ Ｎ-半導体層 ２４ 寄生ＮＰＮトランジスタ ２６ ダイオード
Claims (6)
- 【請求項１】 半導体基板に形成された第１導電型のド
レイン領域を具備するＭＯＳＦＥＴと、前記半導体基板
に形成された第２導電型の第１の半導体領域と、該第１
の半導体領域に形成され、前記ＭＯＳＦＥＴを制御する
制御回路が形成される第１導電型の第２の半導体領域と
を有してなる半導体装置において、 前記第１の半導体領域は、電源電圧を印加するための電
源端子が接続され、 前記第２の半導体領域は、前記制御回路に対して信号を
入力するための入力端子が接続され、 前記電源端子と前記入力端子との間に接続された第１の
ＭＯＳＦＥＴと、 前記入力端子に印加される信号の電位が前記電源端子に
印加される電源電圧よりも低い場合に前記第１のＭＯＳ
ＦＥＴを導通させる第１のスイッチ手段 とを有すること
を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、前記第１のスイッチ手段は、ゲートが前記入力端子に接
続された第２導電型の第２のＭＯＳＦＥＴを有する こと
を特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記第２のＭＯＳＦＥＴは、前記ＭＯＳＦＥＴのドレイ
ンとダイオード素子を介して接続されている ことを特徴
とする半導体装置。 - 【請求項４】 半導体基板に形成された第１導電型のド
レイン領域を具備するＭＯＳＦＥＴと、前記半導体基板
に形成された第２導電型の第１の半導体領域と、該第１
の半導体領域に形成され、前記ＭＯＳＦＥＴを制御する
制御回路が形成される第１導電型の第２の半導体領域と
を有してなる半導体装置において、 前記第１の半導体領域は、電源電圧を印加するための電
源端子が接続され、 前記第２の半導体領域と前記制御回路に対して信号を入
力するために設けられた入力端子との間に、ゲートが前
記電源端子に接続されるように設けられた第２導電型の
第３のＭＯＳＦＥＴ を有することを特徴とする半導体装
置。 - 【請求項５】 請求項４に記載の半導体装置において、前記制御回路の出力端子と前記電源端子との間に接続さ
れた第４のＭＯＳＦＥＴと、 前記入力端子に印加される信号の電位が前記電源端子に
印加される電源電圧よりも低い場合に前記第４のＭＯＳ
ＦＥＴを導通させる第２のスイッチ手段 とを有すること
を特徴とする半導体装置。 - 【請求項６】 請求項５に記載の半導体装置において、前記第２のスイッチ手段は、ゲートが前記入力端子に接
続された第２導電型の第５のＭＯＳＦＥＴを有する こと
を特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8020159A JP3036423B2 (ja) | 1996-02-06 | 1996-02-06 | 半導体装置 |
| DE69738057T DE69738057T2 (de) | 1996-02-06 | 1997-02-06 | Halbleiteranordnung mit einem einen parasitären Transistor beinhaltenden MOS-Leistungstransistor |
| US08/795,630 US5912496A (en) | 1996-02-06 | 1997-02-06 | Semiconductor device having power MOS transistor including parasitic transistor |
| EP97101895A EP0789398B1 (en) | 1996-02-06 | 1997-02-06 | Semiconductor device having power MOS transistor including parasitic transistor |
| KR1019970003787A KR100237896B1 (ko) | 1996-02-06 | 1997-02-06 | 기생 트랜지스터가 포함된 전력 mos 트랜지스터를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8020159A JP3036423B2 (ja) | 1996-02-06 | 1996-02-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213893A JPH09213893A (ja) | 1997-08-15 |
| JP3036423B2 true JP3036423B2 (ja) | 2000-04-24 |
Family
ID=12019392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8020159A Expired - Fee Related JP3036423B2 (ja) | 1996-02-06 | 1996-02-06 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5912496A (ja) |
| EP (1) | EP0789398B1 (ja) |
| JP (1) | JP3036423B2 (ja) |
| KR (1) | KR100237896B1 (ja) |
| DE (1) | DE69738057T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3082720B2 (ja) * | 1997-09-05 | 2000-08-28 | 日本電気株式会社 | 半導体集積回路の保護回路 |
| DE19805491C1 (de) * | 1998-02-11 | 1999-08-12 | Siemens Ag | Diodenschaltung mit idealer Diodenkennlinie |
| DE19941342C1 (de) * | 1999-08-31 | 2001-01-25 | Infineon Technologies Ag | Gegen Verpolung geschützte integrierbare Schaltungsanordnung in einem Substrat |
| JP2001274402A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | パワー半導体装置 |
| JP3881337B2 (ja) * | 2003-12-26 | 2007-02-14 | ローム株式会社 | 信号出力回路及びそれを有する電源電圧監視装置 |
| JP4587804B2 (ja) * | 2004-12-22 | 2010-11-24 | 株式会社リコー | ボルテージレギュレータ回路 |
| JP6117640B2 (ja) * | 2013-07-19 | 2017-04-19 | ルネサスエレクトロニクス株式会社 | 半導体装置及び駆動システム |
| JP6237011B2 (ja) * | 2013-09-05 | 2017-11-29 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200617A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Micro Comput Eng Ltd | 入出力バツフア回路 |
| US4692781B2 (en) * | 1984-06-06 | 1998-01-20 | Texas Instruments Inc | Semiconductor device with electrostatic discharge protection |
| JPS62145919A (ja) * | 1985-12-19 | 1987-06-30 | Mitsubishi Electric Corp | 高耐圧入力回路 |
| JPH0685441B2 (ja) * | 1986-06-18 | 1994-10-26 | 日産自動車株式会社 | 半導体装置 |
| US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
| FR2655196B1 (fr) * | 1989-11-29 | 1992-04-10 | Sgs Thomson Microelectronics | Circuit d'isolation dynamique de circuits integres. |
| US5151767A (en) * | 1991-05-03 | 1992-09-29 | North American Philips Corp. | Power integrated circuit having reverse-voltage protection |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
| US5497285A (en) * | 1993-09-14 | 1996-03-05 | International Rectifier Corporation | Power MOSFET with overcurrent and over-temperature protection |
| DE4423733C2 (de) * | 1994-07-06 | 1999-04-01 | Siemens Ag | Integriertes Leistungs-Halbleiterbauelement mit Schutzstruktur |
| DE69426565T2 (de) * | 1994-09-21 | 2001-05-31 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Schaltung zur Verhinderung des Durchschaltens von parasitären Bauelementen in integrierten Schaltungen bestehend aus einer Leistungsstufe un einer Niederspannungssteuerschaltung |
-
1996
- 1996-02-06 JP JP8020159A patent/JP3036423B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-06 DE DE69738057T patent/DE69738057T2/de not_active Expired - Fee Related
- 1997-02-06 EP EP97101895A patent/EP0789398B1/en not_active Expired - Lifetime
- 1997-02-06 US US08/795,630 patent/US5912496A/en not_active Expired - Fee Related
- 1997-02-06 KR KR1019970003787A patent/KR100237896B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213893A (ja) | 1997-08-15 |
| DE69738057T2 (de) | 2008-05-21 |
| DE69738057D1 (de) | 2007-10-11 |
| EP0789398B1 (en) | 2007-08-29 |
| EP0789398A2 (en) | 1997-08-13 |
| KR970063900A (ko) | 1997-09-12 |
| EP0789398A3 (en) | 2000-02-23 |
| US5912496A (en) | 1999-06-15 |
| KR100237896B1 (ko) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8040162B2 (en) | Switch matrix drive circuit for a power element | |
| US6407594B1 (en) | Zero bias current driver control circuit | |
| EP0134731A1 (en) | Complementary logic integrated circuit | |
| US6396249B1 (en) | Load actuation circuit | |
| US4954917A (en) | Power transistor drive circuit with improved short circuit protection | |
| JP3164065B2 (ja) | 半導体装置 | |
| EP0703667B1 (en) | An integrated control circuit with a level shifter for switching an electronic switch | |
| US4405871A (en) | CMOS Reset circuit | |
| US4811191A (en) | CMOS rectifier circuit | |
| US6248616B1 (en) | Method for suppressing parasitic effects in a junction-isolation integrated circuit | |
| US11831307B2 (en) | Power switch drive circuit and device | |
| JP3036423B2 (ja) | 半導体装置 | |
| US6917227B1 (en) | Efficient gate driver for power device | |
| JPH02214219A (ja) | バイポーラｍｏｓ３値出力バッファ | |
| USRE34107E (en) | Power transistor drive circuit with improved short circuit protection | |
| JPS6167952A (ja) | Ｃｍｏｓ半導体装置 | |
| JP2000235424A (ja) | カレントミラー回路、電流センサ及びこれを具備したスイッチング回路並びにスイッチングデバイス | |
| JP3802412B2 (ja) | Ｍｏｓトランジスタ出力回路 | |
| EP0645890B1 (en) | BiCMOS logic circuit | |
| JP3389174B2 (ja) | 入力保護回路 | |
| JP3806108B2 (ja) | 半導体リレー装置 | |
| JP3085423B2 (ja) | 半導体論理回路 | |
| JPS63227215A (ja) | 半導体スイツチ回路 | |
| JP2694808B2 (ja) | ソリッドステートリレー | |
| JP3068355B2 (ja) | インバータ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080225 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |