JP3082720B2 - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
保護回路に関し、特に、同一チップ上に形成したＣＭＯ
Ｓ論理回路を、静電気など外部からの異常高電圧から保
護するための保護回路に関する。
保護回路に関し、特に、同一チップ上に形成したＣＭＯ
Ｓ論理回路を、静電気など外部からの異常高電圧から保
護するための保護回路に関する。
【０００２】
【従来の技術】図４に、従来の技術によるこの種の保護
回路の一例（従来例１）の回路図を示す。図４を参照し
て、この図に示される保護回路は、高位電源線２と低位
電源線３との間に、保護素子としての電圧クランプ用ダ
イオードＤi1を逆方向に接続した構成となっている。高
・低二つの電源線２，３の間に直列に接続されたｐＭＯ
ＳトランジスタＱP1及びｎＭＯＳトランジスタＱN1は、
保護すべきＣＭＯＳ論理回路を代表して表わしたもので
ある。保護素子であるダイオードＤi1の降伏電圧および
内部抵抗は、保護される方のＣＭＯＳ論理回路（被保護
素子であるｐＭＯＳトランジスタＱP1やｎＭＯＳトラン
ジスタＱN1の組合せからなる）の降伏電圧および内部抵
抗よりも低くされている。このようにしておけば、高位
電源端子９に正、低位電源端子１１に負の外来異常高電
圧が印加されたときでも、電流の殆どはダイオードＤi1
を流れるので、ＭＯＳトランジスタＱP1，ＱN1などの回
路素子は保護される。
回路の一例（従来例１）の回路図を示す。図４を参照し
て、この図に示される保護回路は、高位電源線２と低位
電源線３との間に、保護素子としての電圧クランプ用ダ
イオードＤi1を逆方向に接続した構成となっている。高
・低二つの電源線２，３の間に直列に接続されたｐＭＯ
ＳトランジスタＱP1及びｎＭＯＳトランジスタＱN1は、
保護すべきＣＭＯＳ論理回路を代表して表わしたもので
ある。保護素子であるダイオードＤi1の降伏電圧および
内部抵抗は、保護される方のＣＭＯＳ論理回路（被保護
素子であるｐＭＯＳトランジスタＱP1やｎＭＯＳトラン
ジスタＱN1の組合せからなる）の降伏電圧および内部抵
抗よりも低くされている。このようにしておけば、高位
電源端子９に正、低位電源端子１１に負の外来異常高電
圧が印加されたときでも、電流の殆どはダイオードＤi1
を流れるので、ＭＯＳトランジスタＱP1，ＱN1などの回
路素子は保護される。
【０００３】また、一般にダイオードは、損失電力の点
からいえば、順方向電流耐量の方が逆方向降伏電流耐量
より十分強い。従って、ダイオードＤi1に順方向電流が
流れても、破壊耐量が低下することはない。このことか
ら、ダイオードＤi1及び、ｐＭＯＳトランジスタＱP1や
ｎＭＯＳトランジスタＱN1にそれぞれ必然的に寄生する
ダイオード６，７の順方向の電流経路も考慮すれば、高
位電源端子９、出力端子１０及び低位電源端子１１のい
ずれの端子間にいかなる極性の外来異常高電圧が印加さ
れても、内部の被保護素子ＱP1，ＱN1は、ダイオードＤ
i1の設計された破壊耐量の範囲内で保護されることにな
る。
からいえば、順方向電流耐量の方が逆方向降伏電流耐量
より十分強い。従って、ダイオードＤi1に順方向電流が
流れても、破壊耐量が低下することはない。このことか
ら、ダイオードＤi1及び、ｐＭＯＳトランジスタＱP1や
ｎＭＯＳトランジスタＱN1にそれぞれ必然的に寄生する
ダイオード６，７の順方向の電流経路も考慮すれば、高
位電源端子９、出力端子１０及び低位電源端子１１のい
ずれの端子間にいかなる極性の外来異常高電圧が印加さ
れても、内部の被保護素子ＱP1，ＱN1は、ダイオードＤ
i1の設計された破壊耐量の範囲内で保護されることにな
る。
【０００４】上述の例は保護素子にダイオードを用いた
例であるが、ダイオードの替りに、被保護素子であるＭ
ＯＳトランジスタに準拠した構造のＭＯＳトランジスタ
を利用することも、しばしば行われる。図５は、高位電
源線２と低位電源線３の間に保護素子として、ｐＭＯＳ
トランジスタＱP2とｎＭＯＳトランジスタＱN2をそれぞ
れ接続した保護回路（従来例２）の回路構成を示す図で
ある。ｐＭＯＳトランジスタＱP2は、ソース電極とゲー
ト電極とを共に高位電源線２に接続し、ドレイン電極を
低位電源線３に接続して、ダイオード接続にしてある。
一方、ｎＭＯＳトランジスタＱN2は、ソース電極とゲー
ト電極と共に低位電源線３に接続し、ドレイン電極を高
位電源線２に接続して、ダイオード接続にしてある。こ
れら従来例２における二つの保護用ＭＯＳトランジスタ
ＱP2，ＱN2は被保護素子であるＭＯＳトランジスタ
ＱP1，ＱN1を、従来例１においてダイオードＤi1が示す
と同じ作用・原理により、外来異常電圧から保護する。
例であるが、ダイオードの替りに、被保護素子であるＭ
ＯＳトランジスタに準拠した構造のＭＯＳトランジスタ
を利用することも、しばしば行われる。図５は、高位電
源線２と低位電源線３の間に保護素子として、ｐＭＯＳ
トランジスタＱP2とｎＭＯＳトランジスタＱN2をそれぞ
れ接続した保護回路（従来例２）の回路構成を示す図で
ある。ｐＭＯＳトランジスタＱP2は、ソース電極とゲー
ト電極とを共に高位電源線２に接続し、ドレイン電極を
低位電源線３に接続して、ダイオード接続にしてある。
一方、ｎＭＯＳトランジスタＱN2は、ソース電極とゲー
ト電極と共に低位電源線３に接続し、ドレイン電極を高
位電源線２に接続して、ダイオード接続にしてある。こ
れら従来例２における二つの保護用ＭＯＳトランジスタ
ＱP2，ＱN2は被保護素子であるＭＯＳトランジスタ
ＱP1，ＱN1を、従来例１においてダイオードＤi1が示す
と同じ作用・原理により、外来異常電圧から保護する。
【０００５】
【発明が解決しようとする課題】図４に示す従来例１の
ような、専用の保護ダイオードを使用する保護回路にお
ける第一の問題は、被保護素子の降伏電圧を半導体集積
回路の定格電圧よりもかなり高く設計しなければならな
いことであり、その結果、降伏電圧に対し二律背反にあ
る被保護素子の電流能力が低下してしまうことである。
ような、専用の保護ダイオードを使用する保護回路にお
ける第一の問題は、被保護素子の降伏電圧を半導体集積
回路の定格電圧よりもかなり高く設計しなければならな
いことであり、その結果、降伏電圧に対し二律背反にあ
る被保護素子の電流能力が低下してしまうことである。
【０００６】すなわち、保護素子であるダイオードＤi1
の降伏電圧は、半導体集積回路の定格電圧以上で、且
つ、被保護素子であるＭＯＳトランジスタＱP1，ＱN1の
降伏電圧以下に設計しなければならないのであるが、Ｍ
ＯＳトランジスタＱP1，ＱN1の降伏電圧とダイオードＤ
i1の降伏電圧とは、互いにほぼ相関無しにばらつく。そ
の降伏電圧のばらつきと良品率との関係を考慮すれば、
例えば定格が１５０Ｖの半導体集積回路の場合、保護用
ダイオード８の降伏電圧を１７０Ｖとし、被保護素子で
あるｐＭＯＳトランジスタＱP1及びｎＭＯＳトランジス
タＱN1の降伏電圧はいずれも２００Ｖ以上としなければ
ならない。このように、被保護素子の降伏電圧を定格電
圧に対しかなり高めに設定しなければならず、二律背反
項目である電流能力がその分低下してしまうのである。
の降伏電圧は、半導体集積回路の定格電圧以上で、且
つ、被保護素子であるＭＯＳトランジスタＱP1，ＱN1の
降伏電圧以下に設計しなければならないのであるが、Ｍ
ＯＳトランジスタＱP1，ＱN1の降伏電圧とダイオードＤ
i1の降伏電圧とは、互いにほぼ相関無しにばらつく。そ
の降伏電圧のばらつきと良品率との関係を考慮すれば、
例えば定格が１５０Ｖの半導体集積回路の場合、保護用
ダイオード８の降伏電圧を１７０Ｖとし、被保護素子で
あるｐＭＯＳトランジスタＱP1及びｎＭＯＳトランジス
タＱN1の降伏電圧はいずれも２００Ｖ以上としなければ
ならない。このように、被保護素子の降伏電圧を定格電
圧に対しかなり高めに設定しなければならず、二律背反
項目である電流能力がその分低下してしまうのである。
【０００７】従来例１のような、保護素子にダイオード
を用いる場合の第二の問題は、保護用ダイオードの降伏
電圧を実現するに当り、殆どの場合、拡散層を形成する
ための新しい製造工程を追加しなければならないことで
ある。ｐｎ接合の降伏電圧は不純物濃度が低い方の拡散
層の不純物濃度で支配されており、製造工程を追加せず
に得られる拡散層の組合せだけでは、実現できる降伏電
圧に限りがあるためである。
を用いる場合の第二の問題は、保護用ダイオードの降伏
電圧を実現するに当り、殆どの場合、拡散層を形成する
ための新しい製造工程を追加しなければならないことで
ある。ｐｎ接合の降伏電圧は不純物濃度が低い方の拡散
層の不純物濃度で支配されており、製造工程を追加せず
に得られる拡散層の組合せだけでは、実現できる降伏電
圧に限りがあるためである。
【０００８】保護素子にダイオードを使用することに起
因する、被保護素子および保護素子それぞれの降伏電圧
の無相関のばらつき及びこれに伴う被保護素子の電流能
力の低下は、従来例２のように、保護すべきＭＯＳトラ
ンジスタＱP1，ＱN1に準じた構造で、ゲート電極とソー
ス電極とを同電位としてオフ状態とさせた、ｐＭＯＳト
ランジスタＱP2及びｎＭＯＳトランジスタＱN2を保護素
子に用いることによって、改善される。被保護素子のｐ
ＭＯＳトランジスタＱP1と保護素子のｐＭＯＳトランジ
スタＱP2及び、被保護素子のｎＭＯＳトランジスタＱN1
と保護素子のｎＭＯＳトランジスタＱN2のそれぞれで降
伏電圧の相対精度が確保されるので、被保護素子の降伏
電圧を定格よりそれほど大きく設計する必要はないから
である。例えば、定格電圧が１５０Ｖの製品であれば、
被保護素子であるｐＭＯＳトランジスタＱP1及びｎＭＯ
ＳトランジスタＱN1の降伏電圧をいずれも１７５Ｖと
し、保護素子のｐＭＯＳトランジスタＱP2及びｎＭＯＳ
トランジスタＱN2の降伏電圧は、被保護素子であるｐＭ
ＯＳトランジスタＱP1及びｎＭＯＳトランジスタＱN1の
降伏電圧より５Ｖ程度下げた値にすればよい。このよう
な降伏電圧を持つ保護用ＭＯＳトランジスタＱP2，ＱN2
は、被保護素子であるｐＭＯＳトランジスタＱP1及びｎ
ＭＯＳトランジスタＱN1と同一の構造で、ただドレイン
拡散層の長さを短くするなどにより実現できる。このよ
うにすれば、保護素子形成のために製造工程を新たに追
加する必要は、ない。しかしながら、この従来例２のよ
うな構造は、保護素子であるＭＯＳトランジスタＱP2，
ＱN2の面積が大きくなってしまうという問題を含んでい
る。
因する、被保護素子および保護素子それぞれの降伏電圧
の無相関のばらつき及びこれに伴う被保護素子の電流能
力の低下は、従来例２のように、保護すべきＭＯＳトラ
ンジスタＱP1，ＱN1に準じた構造で、ゲート電極とソー
ス電極とを同電位としてオフ状態とさせた、ｐＭＯＳト
ランジスタＱP2及びｎＭＯＳトランジスタＱN2を保護素
子に用いることによって、改善される。被保護素子のｐ
ＭＯＳトランジスタＱP1と保護素子のｐＭＯＳトランジ
スタＱP2及び、被保護素子のｎＭＯＳトランジスタＱN1
と保護素子のｎＭＯＳトランジスタＱN2のそれぞれで降
伏電圧の相対精度が確保されるので、被保護素子の降伏
電圧を定格よりそれほど大きく設計する必要はないから
である。例えば、定格電圧が１５０Ｖの製品であれば、
被保護素子であるｐＭＯＳトランジスタＱP1及びｎＭＯ
ＳトランジスタＱN1の降伏電圧をいずれも１７５Ｖと
し、保護素子のｐＭＯＳトランジスタＱP2及びｎＭＯＳ
トランジスタＱN2の降伏電圧は、被保護素子であるｐＭ
ＯＳトランジスタＱP1及びｎＭＯＳトランジスタＱN1の
降伏電圧より５Ｖ程度下げた値にすればよい。このよう
な降伏電圧を持つ保護用ＭＯＳトランジスタＱP2，ＱN2
は、被保護素子であるｐＭＯＳトランジスタＱP1及びｎ
ＭＯＳトランジスタＱN1と同一の構造で、ただドレイン
拡散層の長さを短くするなどにより実現できる。このよ
うにすれば、保護素子形成のために製造工程を新たに追
加する必要は、ない。しかしながら、この従来例２のよ
うな構造は、保護素子であるＭＯＳトランジスタＱP2，
ＱN2の面積が大きくなってしまうという問題を含んでい
る。
【０００９】すなわち、従来例２においては、被保護素
子のｐＭＯＳトランジスタＱP1と保護素子のｐＭＯＳト
ランジスタＱP2との間、被保護素子のｎＭＯＳトランジ
スタＱN1と保護素子のｎＭＯＳトランジスタＱN2との間
それぞれにおいては降伏電圧の相対精度は確保できるも
のの、保護素子のｐＭＯＳトランジスタＱP2と保護素子
のｎＭＯＳトランジスタＱN2との間では、被保護素子の
ｐＭＯＳトランジスタＱP1と被保護素子のｎＭＯＳトラ
ンジスタＱN1との間におけると同様に、降伏電圧はほぼ
無相関でばらつく。外部から異常電圧が加わって保護素
子が降伏する際、保護素子のｐＭＯＳトランジスタＱP2
及び保護素子のｎＭＯＳトランジスタＱN2の内、まず降
伏電圧の低い方から降伏し、その後の動作抵抗に基づく
電圧上昇があり、残りの方の降伏電圧に達して、初めて
もう一方のトランジスタが降伏する。この場合、電流
は、最初に降伏した方が他方よりも多く流れることにな
り、その差は降伏電圧の差が大きければ大きいほど、顕
著である。このような条件の元で保護素子を設計するに
当っては、一方の降伏電圧が分布の上限にばらつき他方
が分布の下限にばらついた場合においても、保護能力が
得られるよう設計しなければならない。
子のｐＭＯＳトランジスタＱP1と保護素子のｐＭＯＳト
ランジスタＱP2との間、被保護素子のｎＭＯＳトランジ
スタＱN1と保護素子のｎＭＯＳトランジスタＱN2との間
それぞれにおいては降伏電圧の相対精度は確保できるも
のの、保護素子のｐＭＯＳトランジスタＱP2と保護素子
のｎＭＯＳトランジスタＱN2との間では、被保護素子の
ｐＭＯＳトランジスタＱP1と被保護素子のｎＭＯＳトラ
ンジスタＱN1との間におけると同様に、降伏電圧はほぼ
無相関でばらつく。外部から異常電圧が加わって保護素
子が降伏する際、保護素子のｐＭＯＳトランジスタＱP2
及び保護素子のｎＭＯＳトランジスタＱN2の内、まず降
伏電圧の低い方から降伏し、その後の動作抵抗に基づく
電圧上昇があり、残りの方の降伏電圧に達して、初めて
もう一方のトランジスタが降伏する。この場合、電流
は、最初に降伏した方が他方よりも多く流れることにな
り、その差は降伏電圧の差が大きければ大きいほど、顕
著である。このような条件の元で保護素子を設計するに
当っては、一方の降伏電圧が分布の上限にばらつき他方
が分布の下限にばらついた場合においても、保護能力が
得られるよう設計しなければならない。
【００１０】例えば保護用ｐＭＯＳトランジスタＱP2及
びｎＭＯＳトランジスタＱN2の設計上の降伏電圧が共に
１７５Ｖであるのに対し、それぞれ１９０Ｖと１６０Ｖ
になった場合でもＭＯＳトランジスタＱP1，ＱN1は保護
されなければならない。このような場合を想定すると、
通常要求される保護素子の動作抵抗を考慮しても、保護
用ｐＭＯＳトランジスタＱP2或いは保護用ｎＭＯＳトラ
ンジスタＱN2のいずれか一方のみでも保護能力が得られ
なければならないことになる。このように、保護用ｐＭ
ＯＳトランジスタＱP2及び保護用ｎＭＯＳトランジスタ
ＱN2を並列接続しているにもかかわらず、ｐＭＯＳトラ
ンジスタＱP2及びｎＭＯＳトランジスタＱN2の一方のみ
でも保護能力が得られるような設計にしておかなければ
ならないのである。
びｎＭＯＳトランジスタＱN2の設計上の降伏電圧が共に
１７５Ｖであるのに対し、それぞれ１９０Ｖと１６０Ｖ
になった場合でもＭＯＳトランジスタＱP1，ＱN1は保護
されなければならない。このような場合を想定すると、
通常要求される保護素子の動作抵抗を考慮しても、保護
用ｐＭＯＳトランジスタＱP2或いは保護用ｎＭＯＳトラ
ンジスタＱN2のいずれか一方のみでも保護能力が得られ
なければならないことになる。このように、保護用ｐＭ
ＯＳトランジスタＱP2及び保護用ｎＭＯＳトランジスタ
ＱN2を並列接続しているにもかかわらず、ｐＭＯＳトラ
ンジスタＱP2及びｎＭＯＳトランジスタＱN2の一方のみ
でも保護能力が得られるような設計にしておかなければ
ならないのである。
【００１１】従って本発明は、ＣＭＯＳ回路を静電気の
放電などのような外部からの異常電圧から保護するため
の保護回路の占有面積の縮小化または、同一面積とした
ときの保護能力の向上を目的とするものである。
放電などのような外部からの異常電圧から保護するため
の保護回路の占有面積の縮小化または、同一面積とした
ときの保護能力の向上を目的とするものである。
【００１２】
【課題を解決するための手段】本発明の半導体集積回路
の保護回路は、高位電源線と低位電源線との間に、それ
ぞれ絶縁ゲート形電界効果トランジスタを有する二つの
電流経路を並列に設け、一方の電流経路中に、電流経路
を流れる電流量に応じた電圧を生じさせる手段を設け、
前記高位電源線と低位電源線との間に所定の範囲を越え
る電圧が加わったとき、前記一方の電流経路中の絶縁ゲ
ート形電界効果トランジスタが降伏し、降伏に伴う降伏
電流により生じる電圧で他方の電流経路中の絶縁ゲート
形電界効果トランジスタがオン状態に変化して、前記高
位電源線と低位電源線との間に加わった所定の範囲を越
える電圧による電荷を、絶縁ゲート形電界効果トランジ
スタのオン電流で放電させる構成になっている。
の保護回路は、高位電源線と低位電源線との間に、それ
ぞれ絶縁ゲート形電界効果トランジスタを有する二つの
電流経路を並列に設け、一方の電流経路中に、電流経路
を流れる電流量に応じた電圧を生じさせる手段を設け、
前記高位電源線と低位電源線との間に所定の範囲を越え
る電圧が加わったとき、前記一方の電流経路中の絶縁ゲ
ート形電界効果トランジスタが降伏し、降伏に伴う降伏
電流により生じる電圧で他方の電流経路中の絶縁ゲート
形電界効果トランジスタがオン状態に変化して、前記高
位電源線と低位電源線との間に加わった所定の範囲を越
える電圧による電荷を、絶縁ゲート形電界効果トランジ
スタのオン電流で放電させる構成になっている。
【００１３】本発明の半導体集積回路の保護回路は、高
位電源線と低位電源線との間に、ｐＭＯＳトランジスタ
を持つ電流経路と、ｎＭＯＳトランジスタを持つ電流経
路の二つの電流経路を並列に備えている。そして、高位
電源線と低位電源線との間に過大な電圧が印加される
と、ｐＭＯＳトランジスタ或いはｎＭＯＳトランジスタ
の中、降伏電圧の低い方のＭＯＳトランジスタが先ず降
伏を起こす。降伏後、降伏電流が大きくなると、始めに
降伏した方のＭＯＳトランジスタに直列接続された第１
抵抗の両端電圧が降伏電流に比例して増大する。その抵
抗の両端電圧は、もう一方の降伏電圧の高い方のＭＯＳ
トランジスタのソース・ゲート電極間に与えられる。そ
して、降伏電圧の高い方のＭＯＳトランジスタのソース
・ドレイン間電圧がそのトランジスタのしきい値を越え
たところで、降伏電圧の高い方のＭＯＳトランジスタが
オン状態に遷移する。その後、オン状態の程度の増大に
伴いオン電流も増大し、降伏電圧の高い方のＭＯＳトラ
ンジスタに直列接続された第２抵抗の両端の電圧が大き
くなって行く。この第２抵抗の両端電圧は、降伏電圧の
低い方のトランジスタのソース・ゲート電極間に与えら
れている。そこで、降伏電圧の低い方のＭＯＳトランジ
スタのソース・ドレイン間電圧がそのトランジスタのし
きい値を超えたところで、降伏電圧の低い方のＭＯＳト
ランジスタがそれまでの降伏状態からオン状態へ遷移す
る。これにより、降伏電圧の高い方のＭＯＳトランジス
タの電流が、更に増加する。つまり、ｐＭＯＳトランジ
スタのオン電流が増大するとｎＭＯＳトランジスタのソ
ース・ゲート間電圧が増大し、ｎＭＯＳトランジスタの
オン電流を増大させる。逆も同様で、ｎＭＯＳトランジ
スタのオン電流が増大するとｐＭＯＳトランジスタのソ
ース・ゲート間電圧が増大し、ｐＭＯＳトランジスタの
オン電流を増大させる。このように、降伏電圧の低い方
のＭＯＳトランジスタが降伏し、その後、ある定められ
た値まで電流が流れると、降伏電圧の高い方のＭＯＳト
ランジスタがオン状態となり、その後は、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタとが互いに相手のオン
電流を増大させ合うという正帰還のループにはいる。
位電源線と低位電源線との間に、ｐＭＯＳトランジスタ
を持つ電流経路と、ｎＭＯＳトランジスタを持つ電流経
路の二つの電流経路を並列に備えている。そして、高位
電源線と低位電源線との間に過大な電圧が印加される
と、ｐＭＯＳトランジスタ或いはｎＭＯＳトランジスタ
の中、降伏電圧の低い方のＭＯＳトランジスタが先ず降
伏を起こす。降伏後、降伏電流が大きくなると、始めに
降伏した方のＭＯＳトランジスタに直列接続された第１
抵抗の両端電圧が降伏電流に比例して増大する。その抵
抗の両端電圧は、もう一方の降伏電圧の高い方のＭＯＳ
トランジスタのソース・ゲート電極間に与えられる。そ
して、降伏電圧の高い方のＭＯＳトランジスタのソース
・ドレイン間電圧がそのトランジスタのしきい値を越え
たところで、降伏電圧の高い方のＭＯＳトランジスタが
オン状態に遷移する。その後、オン状態の程度の増大に
伴いオン電流も増大し、降伏電圧の高い方のＭＯＳトラ
ンジスタに直列接続された第２抵抗の両端の電圧が大き
くなって行く。この第２抵抗の両端電圧は、降伏電圧の
低い方のトランジスタのソース・ゲート電極間に与えら
れている。そこで、降伏電圧の低い方のＭＯＳトランジ
スタのソース・ドレイン間電圧がそのトランジスタのし
きい値を超えたところで、降伏電圧の低い方のＭＯＳト
ランジスタがそれまでの降伏状態からオン状態へ遷移す
る。これにより、降伏電圧の高い方のＭＯＳトランジス
タの電流が、更に増加する。つまり、ｐＭＯＳトランジ
スタのオン電流が増大するとｎＭＯＳトランジスタのソ
ース・ゲート間電圧が増大し、ｎＭＯＳトランジスタの
オン電流を増大させる。逆も同様で、ｎＭＯＳトランジ
スタのオン電流が増大するとｐＭＯＳトランジスタのソ
ース・ゲート間電圧が増大し、ｐＭＯＳトランジスタの
オン電流を増大させる。このように、降伏電圧の低い方
のＭＯＳトランジスタが降伏し、その後、ある定められ
た値まで電流が流れると、降伏電圧の高い方のＭＯＳト
ランジスタがオン状態となり、その後は、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタとが互いに相手のオン
電流を増大させ合うという正帰還のループにはいる。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。図１（ａ）に本発明の第
１の実施例（実施例１）の回路図を示し、図１（ｂ）に
この実施例における高・低両電源線間の電圧・電流特性
を、示す。図１（ａ）を参照して、ｐＭＯＳトランジス
タＱP1とｎＭＯＳトランジスタＱN1が直列接続されてい
る。これら二つのトランジスタで、保護すべきＣＭＯＳ
論理回路を代表させている。高位、低位二つの電源端子
９，１１の間には更に、ｐＭＯＳトランジスタＱP2と第
１抵抗素子Ｒ1 との直列回路および、第２抵抗素子Ｒ2
とｎＭＯＳトランジスタＱN2との直列回路が接続されて
いる。これらトランジスタと抵抗との直列回路を並列に
した回路が、ＣＭＯＳ論理回路を保護する保護回路であ
る。
て、図面を参照して説明する。図１（ａ）に本発明の第
１の実施例（実施例１）の回路図を示し、図１（ｂ）に
この実施例における高・低両電源線間の電圧・電流特性
を、示す。図１（ａ）を参照して、ｐＭＯＳトランジス
タＱP1とｎＭＯＳトランジスタＱN1が直列接続されてい
る。これら二つのトランジスタで、保護すべきＣＭＯＳ
論理回路を代表させている。高位、低位二つの電源端子
９，１１の間には更に、ｐＭＯＳトランジスタＱP2と第
１抵抗素子Ｒ1 との直列回路および、第２抵抗素子Ｒ2
とｎＭＯＳトランジスタＱN2との直列回路が接続されて
いる。これらトランジスタと抵抗との直列回路を並列に
した回路が、ＣＭＯＳ論理回路を保護する保護回路であ
る。
【００１５】保護される側のｐＭＯＳトランジスタＱP1
と保護する側のｐＭＯＳトランジスタＱP2とは、基本的
には同じ構造である。但し、保護用ｐＭＯＳトランジス
タＱP2のドレイン拡散層の長さを短くすることにより、
ｐＭＯＳトランジスタＱP2の降伏電圧をｐＭＯＳトラン
ジスタＱP1のそれより小さくしてある。本実施例でも、
二つのトランジスタＱP1，ＱP2は同一半導体基板上に形
成されているので、両トランジスタの降伏電圧の相対精
度は、設計上考慮する必要のない程度にまで高く保たれ
ている。同様のことが、被保護素子であるｎＭＯＳトラ
ンジスタＱN1と保護回路を構成するｎＭＯＳトランジス
タＱN2との間にも成り立っている。尚、第１抵抗素子Ｒ
1 及び第２抵抗素子Ｒ2 は、多結晶シリコンで形成され
た抵抗である。
と保護する側のｐＭＯＳトランジスタＱP2とは、基本的
には同じ構造である。但し、保護用ｐＭＯＳトランジス
タＱP2のドレイン拡散層の長さを短くすることにより、
ｐＭＯＳトランジスタＱP2の降伏電圧をｐＭＯＳトラン
ジスタＱP1のそれより小さくしてある。本実施例でも、
二つのトランジスタＱP1，ＱP2は同一半導体基板上に形
成されているので、両トランジスタの降伏電圧の相対精
度は、設計上考慮する必要のない程度にまで高く保たれ
ている。同様のことが、被保護素子であるｎＭＯＳトラ
ンジスタＱN1と保護回路を構成するｎＭＯＳトランジス
タＱN2との間にも成り立っている。尚、第１抵抗素子Ｒ
1 及び第２抵抗素子Ｒ2 は、多結晶シリコンで形成され
た抵抗である。
【００１６】本実施例による半導体集積回路１は、その
出力端子１０が例えばプラズマディスプレイパネルのデ
ータ線電極に直結してパネルを駆動する、定格電圧１５
０Ｖの駆動用半導体装置である。出力段はＣＭＯＳ構成
であり、ｐＭＯＳトランジスタＱP1、ｎＭＯＳトランジ
スタＱN1の設計降伏電圧は、共に１７５Ｖである。一
方、保護回路を構成するｐＭＯＳトランジスタＱP2は、
ｐＭＯＳトランジスタＱP1と基本的には同じ構造である
が、ドレイン拡散層の長さをｐＭＯＳトランジスタＱP1
より短くして、設計降伏電圧を１７０Ｖにしている。ｎ
ＭＯＳトランジスタＱN2も同様の設計で、その設計降伏
電圧は１７０Ｖである。尚、第１抵抗素子Ｒ1 、第２抵
抗素子Ｒ2 は共に、多結晶シリコン抵抗である。
出力端子１０が例えばプラズマディスプレイパネルのデ
ータ線電極に直結してパネルを駆動する、定格電圧１５
０Ｖの駆動用半導体装置である。出力段はＣＭＯＳ構成
であり、ｐＭＯＳトランジスタＱP1、ｎＭＯＳトランジ
スタＱN1の設計降伏電圧は、共に１７５Ｖである。一
方、保護回路を構成するｐＭＯＳトランジスタＱP2は、
ｐＭＯＳトランジスタＱP1と基本的には同じ構造である
が、ドレイン拡散層の長さをｐＭＯＳトランジスタＱP1
より短くして、設計降伏電圧を１７０Ｖにしている。ｎ
ＭＯＳトランジスタＱN2も同様の設計で、その設計降伏
電圧は１７０Ｖである。尚、第１抵抗素子Ｒ1 、第２抵
抗素子Ｒ2 は共に、多結晶シリコン抵抗である。
【００１７】図１（ｂ）に示す保護回路の電圧電流特性
を参照して、ｐＭＯＳトランジスタＱP2、ｎＭＯＳトラ
ンジスタＱN2は共に降伏電圧１７０Ｖの設計であるが、
双方とも、この設計値１７０Ｖに対し±１５Ｖの範囲内
でばらつく。いま、高位電源端子９に正の異常電圧、低
位電源端子１１に負の異常電圧が印加されると、ｐＭＯ
ＳトランジスタＱP2、ｎＭＯＳトランジスタＱN2の内、
製造時のばらつきにより降伏電圧の低い方（図１（ｂ）
の場合は、１６５Ｖ）から先に降伏を起こす。降伏電流
が或る値（同、６０ｍＡ）になると、降伏電流によって
抵抗素子の両端に生じる電圧が降伏電圧が高い方のＭＯ
Ｓトランジスタのしきい値電圧を超え、その降伏電圧が
高い方のＭＯＳトランジスタをオン状態にさせる。それ
以後は、ｐＭＯＳトランジスタＱP2とｎＭＯＳトランジ
スタＱN2とが互いに相手のオン電流を増大させるような
正帰還のループ１８にはいる。その後さらに電流が流
れ、やがて破壊点２０に至る。破壊点２０は、保証して
いる異常電圧を集積回路１の外部から印加しても保護回
路が破壊しないような領域に設定する。尚、図１（ｂ）
中の破壊点１９は、図１（ａ）においてｐＭＯＳトラン
ジスタＱP2とｎＭＯＳトランジスタＱN2でオン電流の正
帰還がかからないと仮定したときの破壊点である。この
破壊点は、第１抵抗素子Ｒ1 の抵抗値＝第２抵抗素子Ｒ
2 の抵抗値＝０Ωとしたときの破壊点であり、従来例２
（図５）における破壊点と同じになる。
を参照して、ｐＭＯＳトランジスタＱP2、ｎＭＯＳトラ
ンジスタＱN2は共に降伏電圧１７０Ｖの設計であるが、
双方とも、この設計値１７０Ｖに対し±１５Ｖの範囲内
でばらつく。いま、高位電源端子９に正の異常電圧、低
位電源端子１１に負の異常電圧が印加されると、ｐＭＯ
ＳトランジスタＱP2、ｎＭＯＳトランジスタＱN2の内、
製造時のばらつきにより降伏電圧の低い方（図１（ｂ）
の場合は、１６５Ｖ）から先に降伏を起こす。降伏電流
が或る値（同、６０ｍＡ）になると、降伏電流によって
抵抗素子の両端に生じる電圧が降伏電圧が高い方のＭＯ
Ｓトランジスタのしきい値電圧を超え、その降伏電圧が
高い方のＭＯＳトランジスタをオン状態にさせる。それ
以後は、ｐＭＯＳトランジスタＱP2とｎＭＯＳトランジ
スタＱN2とが互いに相手のオン電流を増大させるような
正帰還のループ１８にはいる。その後さらに電流が流
れ、やがて破壊点２０に至る。破壊点２０は、保証して
いる異常電圧を集積回路１の外部から印加しても保護回
路が破壊しないような領域に設定する。尚、図１（ｂ）
中の破壊点１９は、図１（ａ）においてｐＭＯＳトラン
ジスタＱP2とｎＭＯＳトランジスタＱN2でオン電流の正
帰還がかからないと仮定したときの破壊点である。この
破壊点は、第１抵抗素子Ｒ1 の抵抗値＝第２抵抗素子Ｒ
2 の抵抗値＝０Ωとしたときの破壊点であり、従来例２
（図５）における破壊点と同じになる。
【００１８】本実施例の保護回路は、以下のようにし
て、実現させる。先ず、実際に保護回路に流せる電流値
を決める。この電流値は、半導体集積回路の保証規格値
から決定される。図１（ｂ）の場合は、５００ｍＡであ
る。次に、この電流はｐＭＯＳトランジスタＱP2とｎＭ
ＯＳトランジスタＱN2とに分れて流れるのであるが、そ
の分担比を決める。分担比は、ｐＭＯＳトランジスタＱ
P2の面積とｎＭＯＳトランジスタＱN2の面積との合計面
積が小さいほど好ましいことと、保証規格値以上の過電
圧が実際に印加され保護回路が破壊される際、ｐＭＯＳ
トランジスタＱP2が破壊される確率とｎＭＯＳトランジ
スタＱN2が破壊される確率とが均衡しているほど好まし
いことを考慮して設定する。本実施例では、ｐＭＯＳト
ランジスタＱP2とｎＭＯＳトランジスタＱN2の電流比
は、２対３とする。この電流比となるようｐＭＯＳトラ
ンジスタＱP2のゲート幅とｎＭＯＳトランジスタＱN2の
ゲート幅との比を決定する。そして、破壊の直前にはｐ
ＭＯＳトランジスタＱP2に２００ｍＡ、ｎＭＯＳトラン
ジスタＱN2に３００ｍＡ流れることになるので、共にそ
れだけの電流が流せるように、ゲート幅の絶対値を決定
する。第１抵抗素子Ｒ1及び第２抵抗素子Ｒ2 の抵抗値
は、降伏電圧の低い方のＭＯＳトランジスタが降伏した
後、降伏電流をどの程度まで流してからスナップバック
（図１（ｂ）中の、曲線１８）を起こさせるかによって
決定する。このスナップバックを起こさせる迄の電流
（同、６０ｍＡ）を小さく設定しすぎると、外部からの
微弱なノイズが静電誘導等により加わる程度でスナップ
バックを起こしてしまい、実際の動作で問題となる。一
方、逆にこの電流を大きく設定しすぎると、スナップバ
ックを起こす前に、先に降伏した方のＭＯＳトランジス
タが破壊されてしまう（同、破壊点１９）。ｐＭＯＳト
ランジスタＱP2及びｎＭＯＳトランジスタＱN2がそれぞ
れ単独で降伏を起こすと仮定した場合、いずれの降伏後
の破壊に至る電流（同、１００ｍＡ）も、保護回路にし
た場合スナップバックを起こさずに保持しなければなら
ない電流（同、６０ｍＡ）に対し、十分余裕があること
を確認する必要があるが、実際、問題になることはな
い。仮にｐＭＯＳトランジスタＱP2とｎＭＯＳトランジ
スタＱN2のいずれか一方あるいは双方においてこのこと
が満足されない場合、満足しない方のＭＯＳトランジス
タのゲート幅を満足するまで拡大すればよい。
て、実現させる。先ず、実際に保護回路に流せる電流値
を決める。この電流値は、半導体集積回路の保証規格値
から決定される。図１（ｂ）の場合は、５００ｍＡであ
る。次に、この電流はｐＭＯＳトランジスタＱP2とｎＭ
ＯＳトランジスタＱN2とに分れて流れるのであるが、そ
の分担比を決める。分担比は、ｐＭＯＳトランジスタＱ
P2の面積とｎＭＯＳトランジスタＱN2の面積との合計面
積が小さいほど好ましいことと、保証規格値以上の過電
圧が実際に印加され保護回路が破壊される際、ｐＭＯＳ
トランジスタＱP2が破壊される確率とｎＭＯＳトランジ
スタＱN2が破壊される確率とが均衡しているほど好まし
いことを考慮して設定する。本実施例では、ｐＭＯＳト
ランジスタＱP2とｎＭＯＳトランジスタＱN2の電流比
は、２対３とする。この電流比となるようｐＭＯＳトラ
ンジスタＱP2のゲート幅とｎＭＯＳトランジスタＱN2の
ゲート幅との比を決定する。そして、破壊の直前にはｐ
ＭＯＳトランジスタＱP2に２００ｍＡ、ｎＭＯＳトラン
ジスタＱN2に３００ｍＡ流れることになるので、共にそ
れだけの電流が流せるように、ゲート幅の絶対値を決定
する。第１抵抗素子Ｒ1及び第２抵抗素子Ｒ2 の抵抗値
は、降伏電圧の低い方のＭＯＳトランジスタが降伏した
後、降伏電流をどの程度まで流してからスナップバック
（図１（ｂ）中の、曲線１８）を起こさせるかによって
決定する。このスナップバックを起こさせる迄の電流
（同、６０ｍＡ）を小さく設定しすぎると、外部からの
微弱なノイズが静電誘導等により加わる程度でスナップ
バックを起こしてしまい、実際の動作で問題となる。一
方、逆にこの電流を大きく設定しすぎると、スナップバ
ックを起こす前に、先に降伏した方のＭＯＳトランジス
タが破壊されてしまう（同、破壊点１９）。ｐＭＯＳト
ランジスタＱP2及びｎＭＯＳトランジスタＱN2がそれぞ
れ単独で降伏を起こすと仮定した場合、いずれの降伏後
の破壊に至る電流（同、１００ｍＡ）も、保護回路にし
た場合スナップバックを起こさずに保持しなければなら
ない電流（同、６０ｍＡ）に対し、十分余裕があること
を確認する必要があるが、実際、問題になることはな
い。仮にｐＭＯＳトランジスタＱP2とｎＭＯＳトランジ
スタＱN2のいずれか一方あるいは双方においてこのこと
が満足されない場合、満足しない方のＭＯＳトランジス
タのゲート幅を満足するまで拡大すればよい。
【００１９】第１抵抗素子Ｒ1 の値は、ｎＭＯＳトラン
ジスタＱN2のしきい値電圧を、降伏後の保護回路が降伏
状態を保持しなければならない電流（図１（ｂ）中の、
６０ｍＡ）で割った値にする。例えば、ｎＭＯＳトラン
ジスタＱN2のしきい値電圧が６．０Ｖであれば、第１抵
抗素子Ｒ1 の抵抗値は１００Ωとなる。第２抵抗素子Ｒ
2 も同様で、ｐＭＯＳトランジスタＱP2のしきい値電圧
を、降伏後の保護回路が降伏状態を保持しなければなら
ない電流（同、６０ｍＡ）で割った値である。例えば、
ｐＭＯＳトランジスタＱP2のしきい値電圧も６．０Ｖで
あれば、第２抵抗素子Ｒ2 の抵抗値も、１００Ωとな
る。そして、これら抵抗素子Ｒ1 ，Ｒ2 は、ｐＭＯＳト
ランジスタＱP2とｎＭＯＳトランジスタＱN2それぞれに
流れる電流と同じだけの電流を流すだけの許容量を備え
ていなければならない。すなわち、本実施例の場合、第
１抵抗素子Ｒ1 は、ｐＭＯＳトランジスタＱP2に流れる
と同じ２００ｍＡの電流を流し、第２抵抗素子Ｒ2 は、
ｎＭＯＳトランジスタＱN2に流れると同じ３００ｍＡの
電流を流すことができなければならない。抵抗素子
Ｒ1 ，Ｒ2 はこれらの電流値に対し、外来の異常電圧印
加に対する集積回路の保証条件に沿ったパルス性の電流
に耐えればよいのであって、直流電流には耐える必要が
ない。このことから、ポリシリコンの厚さが０．６μｍ
の場合で、幅Ｗ＝１０μｍ、長さＬ＝２５μｍ程度でよ
い。本実施例によれば、従来６０ｍＡしか流せなかった
ものが、同じ面積で８倍以上の５００ｍＡ流すことがで
きる。換言すれば、同じ保護能力を得るのに、保護素子
の占有面積を従来の１／８以下にできる。
ジスタＱN2のしきい値電圧を、降伏後の保護回路が降伏
状態を保持しなければならない電流（図１（ｂ）中の、
６０ｍＡ）で割った値にする。例えば、ｎＭＯＳトラン
ジスタＱN2のしきい値電圧が６．０Ｖであれば、第１抵
抗素子Ｒ1 の抵抗値は１００Ωとなる。第２抵抗素子Ｒ
2 も同様で、ｐＭＯＳトランジスタＱP2のしきい値電圧
を、降伏後の保護回路が降伏状態を保持しなければなら
ない電流（同、６０ｍＡ）で割った値である。例えば、
ｐＭＯＳトランジスタＱP2のしきい値電圧も６．０Ｖで
あれば、第２抵抗素子Ｒ2 の抵抗値も、１００Ωとな
る。そして、これら抵抗素子Ｒ1 ，Ｒ2 は、ｐＭＯＳト
ランジスタＱP2とｎＭＯＳトランジスタＱN2それぞれに
流れる電流と同じだけの電流を流すだけの許容量を備え
ていなければならない。すなわち、本実施例の場合、第
１抵抗素子Ｒ1 は、ｐＭＯＳトランジスタＱP2に流れる
と同じ２００ｍＡの電流を流し、第２抵抗素子Ｒ2 は、
ｎＭＯＳトランジスタＱN2に流れると同じ３００ｍＡの
電流を流すことができなければならない。抵抗素子
Ｒ1 ，Ｒ2 はこれらの電流値に対し、外来の異常電圧印
加に対する集積回路の保証条件に沿ったパルス性の電流
に耐えればよいのであって、直流電流には耐える必要が
ない。このことから、ポリシリコンの厚さが０．６μｍ
の場合で、幅Ｗ＝１０μｍ、長さＬ＝２５μｍ程度でよ
い。本実施例によれば、従来６０ｍＡしか流せなかった
ものが、同じ面積で８倍以上の５００ｍＡ流すことがで
きる。換言すれば、同じ保護能力を得るのに、保護素子
の占有面積を従来の１／８以下にできる。
【００２０】次に、本発明の他の実施例（実施例２）に
ついて、説明する。ｎＭＯＳトランジスタ或いはｐＭＯ
Ｓトランジスタの降伏電圧の大小関係が設計により予め
決定されており、また定格電圧もそれほど高くない場合
は、図２にその回路図を示す実施例２のように、抵抗素
子を１個減らした構成にすることもできる。本実施例に
おいては、保護用ｎＭＯＳトランジスタＱN3の降伏電圧
は、例えば５５Ｖであり、一方、保護用ｐＭＯＳトラン
ジスタＱP2の降伏電圧は、例えば６５Ｖである。本実施
例の保護回路は前述の実施例１とは違って、正帰還は掛
からず従ってスナップバックは起こさないが、降伏電圧
が低い方の保護用ＭＯＳトランジスタ（この場合は、ｎ
ＭＯＳトランジスタＱN3）に直列に挿入した抵抗Ｒ2 に
流れる降伏電流により、降伏電圧が高い方のＭＯＳトラ
ンジスタ（同、ｐＭＯＳトランジスタＱP2）をオン状態
にさせることができ、ＭＯＳトランジスタのオン電流で
外来異常電圧の電荷を放電できる点は、同じである。従
って、降伏電流のみで保護効果を得る従来の保護回路に
比べ、それなりに電流耐量を確保できる。本実施例は、
実施例１に比べ、スナップバックを起こさないので、
電源間のラッチアップに対する規格が厳しい半導体集積
回路に適する、抵抗素子が一個で済むので、その分保
護回路の占有面積が小さくなるという特長を有する。
ついて、説明する。ｎＭＯＳトランジスタ或いはｐＭＯ
Ｓトランジスタの降伏電圧の大小関係が設計により予め
決定されており、また定格電圧もそれほど高くない場合
は、図２にその回路図を示す実施例２のように、抵抗素
子を１個減らした構成にすることもできる。本実施例に
おいては、保護用ｎＭＯＳトランジスタＱN3の降伏電圧
は、例えば５５Ｖであり、一方、保護用ｐＭＯＳトラン
ジスタＱP2の降伏電圧は、例えば６５Ｖである。本実施
例の保護回路は前述の実施例１とは違って、正帰還は掛
からず従ってスナップバックは起こさないが、降伏電圧
が低い方の保護用ＭＯＳトランジスタ（この場合は、ｎ
ＭＯＳトランジスタＱN3）に直列に挿入した抵抗Ｒ2 に
流れる降伏電流により、降伏電圧が高い方のＭＯＳトラ
ンジスタ（同、ｐＭＯＳトランジスタＱP2）をオン状態
にさせることができ、ＭＯＳトランジスタのオン電流で
外来異常電圧の電荷を放電できる点は、同じである。従
って、降伏電流のみで保護効果を得る従来の保護回路に
比べ、それなりに電流耐量を確保できる。本実施例は、
実施例１に比べ、スナップバックを起こさないので、
電源間のラッチアップに対する規格が厳しい半導体集積
回路に適する、抵抗素子が一個で済むので、その分保
護回路の占有面積が小さくなるという特長を有する。
【００２１】ここで、ＭＯＳトランジスタのゲート酸化
膜が薄く、ドレイン・ソース間降伏電圧よりも、ゲート
・ソース間の絶縁耐圧がの方が低い場合は、図３に回路
図を示す実施例３のように、ゲート・ソース間にクラン
プ用のダイオードＤi2を接続するとよい。その場合、図
３において、保護用ｎＭＯＳトランジスタＱN3のゲート
・ソース間電圧は、ダイオードＤi2でクランプされる値
以上には上がらない。保護素子の設計に際してこのこと
を考慮する必要があるが、それ以外は、実施例１におけ
ると同じ方法で実現できる。
膜が薄く、ドレイン・ソース間降伏電圧よりも、ゲート
・ソース間の絶縁耐圧がの方が低い場合は、図３に回路
図を示す実施例３のように、ゲート・ソース間にクラン
プ用のダイオードＤi2を接続するとよい。その場合、図
３において、保護用ｎＭＯＳトランジスタＱN3のゲート
・ソース間電圧は、ダイオードＤi2でクランプされる値
以上には上がらない。保護素子の設計に際してこのこと
を考慮する必要があるが、それ以外は、実施例１におけ
ると同じ方法で実現できる。
【００２２】
【発明の効果】以上説明したように、本発明の半導体集
積回路の保護回路は、ＭＯＳトランジスタのオン電流に
より、外来異常電圧による電荷を放電する。これにより
本発明によれば、降伏電流で保護する従来の保護回路に
比べ、同一面積でも保護能力の高い保護回路を提供でき
る。
積回路の保護回路は、ＭＯＳトランジスタのオン電流に
より、外来異常電圧による電荷を放電する。これにより
本発明によれば、降伏電流で保護する従来の保護回路に
比べ、同一面積でも保護能力の高い保護回路を提供でき
る。
【００２３】本発明においては、高位、低位二つの電源
線間に、ｐＭＯＳトランジスタ含む電流経路とｎＭＯＳ
トランジスタを含む電流経路とが並列に設けられてお
り、両電源線間に外来異常電圧が加わったとき、降伏電
圧の低い方のトランジスタ先ず降伏し、その降伏電流に
より、ドレイン電極と電源線との間に設けられた抵抗素
子の両端に電圧降下が生じる。降伏電流が所定の値に達
すると、抵抗の両端に生じた電圧が降伏電圧の高い方の
ＭＯＳトランジスタのしきい値を超え、そのトランジス
タをオン状態にさせる。降伏電圧の高い方のＭＯＳトラ
ンジスタがオン状態になり、そのオン電流で高位電源線
と低位電源線との間の電荷を放電させる。ｐＭＯＳ、ｎ
ＭＯＳ両トランジスタのそれぞれに対し、ドレイン電極
と電源線との間に抵抗を接続しておくと、二つのトラン
ジスタの降伏電圧の大小関係を予め決めておく必要がな
いので、回路設計が容易で、且つ、製造時の降伏電圧の
ばらつきにもかかわらず、確実に保護作用が得られるの
で、製造が容易である。しかも、一度どちらかのＭＯＳ
トランジスタがオン状態に遷移した後は、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタとが互いにオン電流を
増大させ合う正帰還に入るので、スナップバックを起こ
し、より大きな電流を流せる。
線間に、ｐＭＯＳトランジスタ含む電流経路とｎＭＯＳ
トランジスタを含む電流経路とが並列に設けられてお
り、両電源線間に外来異常電圧が加わったとき、降伏電
圧の低い方のトランジスタ先ず降伏し、その降伏電流に
より、ドレイン電極と電源線との間に設けられた抵抗素
子の両端に電圧降下が生じる。降伏電流が所定の値に達
すると、抵抗の両端に生じた電圧が降伏電圧の高い方の
ＭＯＳトランジスタのしきい値を超え、そのトランジス
タをオン状態にさせる。降伏電圧の高い方のＭＯＳトラ
ンジスタがオン状態になり、そのオン電流で高位電源線
と低位電源線との間の電荷を放電させる。ｐＭＯＳ、ｎ
ＭＯＳ両トランジスタのそれぞれに対し、ドレイン電極
と電源線との間に抵抗を接続しておくと、二つのトラン
ジスタの降伏電圧の大小関係を予め決めておく必要がな
いので、回路設計が容易で、且つ、製造時の降伏電圧の
ばらつきにもかかわらず、確実に保護作用が得られるの
で、製造が容易である。しかも、一度どちらかのＭＯＳ
トランジスタがオン状態に遷移した後は、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタとが互いにオン電流を
増大させ合う正帰還に入るので、スナップバックを起こ
し、より大きな電流を流せる。
【００２４】本発明よれば、保護回路を形成するに祭
し、新たに製造工程を増やす必要はない。又、半導体集
積回路の定格電圧＜保護素子の降伏電圧＜被保護素子の
降伏電圧の関係を満たさせるに当たり、被保護素子と保
護素子とで降伏電圧の相対精度が確保されているので、
被保護素子の降伏電圧を半導体集積回路の定格電圧に対
しそれほど高くしておかなくてもよい。換言すれば、降
伏電圧と二律背反関係にあるＭＯＳトランジスタの電流
能力を従来の保護回路における程に低下させる必要も、
ない。すなわち、被保護素子に準拠した構造の保護素子
を用いた従来の保護回路の長所を維持しながら、その従
来の保護回路の欠点である、保護素子の占有面積が大き
いという欠点を大幅に改善できる。
し、新たに製造工程を増やす必要はない。又、半導体集
積回路の定格電圧＜保護素子の降伏電圧＜被保護素子の
降伏電圧の関係を満たさせるに当たり、被保護素子と保
護素子とで降伏電圧の相対精度が確保されているので、
被保護素子の降伏電圧を半導体集積回路の定格電圧に対
しそれほど高くしておかなくてもよい。換言すれば、降
伏電圧と二律背反関係にあるＭＯＳトランジスタの電流
能力を従来の保護回路における程に低下させる必要も、
ない。すなわち、被保護素子に準拠した構造の保護素子
を用いた従来の保護回路の長所を維持しながら、その従
来の保護回路の欠点である、保護素子の占有面積が大き
いという欠点を大幅に改善できる。
【図１】本発明の実施例１の回路図及び、高位電源線と
低位電源線との間の電圧・電流特性を示す図である。
低位電源線との間の電圧・電流特性を示す図である。
【図２】本発明の実施例２の回路図である。
【図３】本発明の実施例３の回路図である。
【図４】従来の技術による保護回路の一例の回路図であ
る。
る。
【図５】従来の技術による保護回路の他の例の回路図で
ある。
ある。
１ 半導体集積回路 ２ 高位電源線 ３ 低位電源線 ６，７，１４，１５，２２ 寄生ダイオード ９ 高位電源端子 １０ 出力端子 １１ 低位電源端子 １８ スナップバック １９，２０ 破壊点 ＱP1，ＱP2 ｐＭＯＳトランジスタ ＱN1，ＱN2，ＱN3 ｎＭＯＳトランジスタ Ｒ1 ，Ｒ2 抵抗素子 Ｄi1 保護ダイオード Ｄi2 クランプダイオード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (9)
- 【請求項１】 高位電源線と低位電源線との間に、それ
ぞれ絶縁ゲート形電界効果トランジスタを有する二つの
電流経路を並列に設け、 一方の電流経路中に、電流経路を流れる電流量に応じた
電圧を生じさせる手段を設け、 前記高位電源線と低位電源線との間に所定の範囲を越え
る電圧が加わったとき、前記一方の電流経路中の絶縁ゲ
ート形電界効果トランジスタが降伏し、降伏に伴う降伏
電流により生じる電圧で他方の電流経路中の絶縁ゲート
形電界効果トランジスタがオン状態に変化して 、前記高
位電源線と低位電源線との間に加わった所定の範囲を越
える電圧による電荷を、絶縁ゲート形電界効果トランジ
スタのオン電流で放電させる構成の半導体集積回路の保
護回路。 - 【請求項２】 高位電源線と低位電源線との間に、それ
ぞれ絶縁ゲート形電界効果トランジスタを有する二つの
電流経路を並列に設け、各々の電流経路中に、電流経路を流れる電流量に応じた
電圧を生じさせる手段を設け、 前記高位電源線と低位電源線との間に所定の範囲を越え
る電圧が加わったとき、一方の電流経路中の絶縁ゲート
形電界効果トランジスタが降伏し、降伏に伴う降伏電流
により生じる電圧で他方の電流経路中の絶縁ゲート形電
界効果トランジスタがオン状態に変化するようにすると
共に、前記他方の電流経路に流れるオン電流により生じ
る電圧で前記一方の電流経路中の絶縁ゲート形電界効果
トランジスタが降伏状態からオン状態に変化して、二つ
の絶縁ゲート形電界効果トランジスタのオン電流どうし
に正帰還が掛って、前記高位電源線と低位電源線との間
加わった所定の範囲を越える電圧による電荷を、絶縁ゲ
ート形電界効果トランジスタのオン電流で放電させる構
成の半導体集積回路の保護回路。 - 【請求項３】 高位電源線と低位電源線との間に、それ
ぞれ絶縁ゲート形電界効果トランジスタを一つずつ含む
二つの電流経路を並列に設け、 前記二つの絶縁ゲート形電界効果トランジスタの導電形
を互いに異なるものにし、 一方の電流経路中のｐチャネル絶縁ゲート形電界効果ト
ランジスタはソース電極を高位電源線に接続し、他方の
電流経路中のｎチャネル絶縁ゲート形電界効果トランジ
スタはソース電極を低位電源線に接続し、 各各の絶縁ゲート形電界効果トランジスタのドレイン電
極とそのドレイン電極側の電源線との間に、各各の電流
経路を絶縁ゲート形電界効果トランジスタを通して高位
電源線から低位電源線に流れる電流に応じた電圧を発生
する電圧発生手段を設けると共に、生じた電圧を互いに
相手の絶縁ゲート形電界効果トランジスタのソース・ゲ
ート間電圧として与え合わせるようにして、 前記高位電源線と低位電源線との間に所定の範囲を超え
る電圧が加わったとき、一方の絶縁ゲート形電界効果ト
ランジスタの降伏に伴なう降伏電流を契機として、各各
の絶縁ゲート形電界効果トランジスタを通して流れるオ
ン電流に正帰還が掛るようにしたことを特徴とする半導
体集積回路の保護回路。 - 【請求項４】 高位電源線と低電源線との間に、ソース
電極が前記高位電源線に接続されたｐチャネル絶縁ゲー
ト形電界効果トランジスタを含む第１の電流経路と、ソ
ース電極が前記低位電源線に接続されたｎチャネル絶縁
ゲート形電界効果トランジスタを含む第２の電流経路と
を並列に設け、 前記ｐチャネル絶縁ゲート形電界効果トランジスタ及び
前記ｎチャネル絶縁ゲート形電界効果トランジスタの中
の降伏電圧が低い方のトランジスタのドレイン電極とそ
のドレイン電極が接続すべき電源線との間に抵抗素子を
接続し、 前記高位電源線と前記低位電源線との間に所定の範囲を
超える電圧が加わったとき、前記降伏電圧が低い方のト
ランジスタに流れる降伏電流により前記抵抗素子の両端
に生じる電圧によって降伏電圧の高い方のトランジスタ
がオン状態に遷移して、前記高位電源線と低位電源線と
の間に加わった所定の範囲を超える電圧による電荷を放
電させることを特徴とする半導体集積回路の保護回路。 - 【請求項５】 ソース・ドレイン間降伏電圧が低い方の
絶縁ゲート形電界効果トランジスタのソース電極とゲー
ト電極との間に、この方向に順方向となる接合ダイオー
ドを設けたことを特徴とする、請求項３又は請求項４に
記載の半導体集積回路の保護回路。 - 【請求項６】 高位電源線と低位電源線とを有し、 ｐチャネル絶縁ゲート形電界効果トランジスタは、ソー
ス電極が前記高位電源線に接続し、ドレイン電極が第一
の抵抗素子を介して前記低位電源線に接続し、 ｎチャネル絶縁ゲート形電界効果トランジスタは、ソー
ス電極が前記低位電源線に接続し、ドレイン電極が第二
の抵抗素子を介して前記高位電源線に接続し、 前記ｐチャネル絶縁ゲート形電界効果トランジスタのゲ
ート電極は、前記ｎチャネル絶縁ゲート形電界効果トラ
ンジスタのドレイン電極に接続し、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ート電極は、前記ｐチャネル絶縁ゲート形電界効果トラ
ンジスタのドレイン電極に接続することを特徴とする半
導体集積回路の保護回路。 - 【請求項７】 高位電源線と低位電源線とを有し、 ｐチャネル絶縁ゲート形電界効果トランジスタは、ソー
ス電極が前記高位電源線に接続し、ドレイン電極が前記
低位電源線に接続し、 ｎチャネル絶縁ゲート形電界効果トランジスタはソース
・ドレイン間降伏電圧が前記ｐチャネル絶縁ゲート形電
界効果トランジスタより低く、ソース電極が前記低位電
源線に接続し、ドレイン電極が抵抗素子を介して前記高
位電源線に接続し、 前記ｐチャネル絶縁ゲート形電界効果トランジスタのゲ
ート電極は、前記ｎチャネル絶縁ゲート形電界効果トラ
ンジスタのドレイン電極に接続し、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ート電極は、前記低位電源線に接続することを特徴とす
る半導体集積回路の保護回路。 - 【請求項８】 高位電源線と低位電源線とを有し、 ｎチャネル絶縁ゲート形電界効果トランジスタは、ソー
ス電極が前記低位電源線に接続し、ドレイン電極が前記
高位電源線に接続し、 ｐチャネル絶縁ゲート形電界効果トランジスタはソース
・ドレイン間降伏電圧が前記ｎチャネル絶縁ゲート形電
界効果トランジスタより低く、ソース電極が前記高位電
源線に接続し、ドレイン電極が抵抗素子を介して前記低
位電源線に接続し、 前記ｎチャネル絶縁ゲート形電界効果トランジスタのゲ
ート電極は、前記ｐチャネル絶縁ゲート形電界効果トラ
ンジスタのドレイン電極に接続し、 前記ｐチャネル絶縁ゲート形電界効果トランジスタのゲ
ート電極は、前記高位電源線に接続することを特徴とす
る半導体集積回路の保護回路。 - 【請求項９】 前記ｐチャネル絶縁ゲート形電界効果ト
ランジスタ及びｎチャネル絶縁ゲート形電界効果トラン
ジスタの中の、ソース・ドレイン間降伏電圧の低いほう
のトランジスタのソース・ゲート電極間に、この方向に
順方向となる接合ダイオードを接続したことを特徴とす
る、請求項６乃至８のいずれかに記載の半導体集積回路
の保護回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09241264A JP3082720B2 (ja) | 1997-09-05 | 1997-09-05 | 半導体集積回路の保護回路 |
| TW087113865A TW383488B (en) | 1997-09-05 | 1998-08-21 | Employing breakdown voltage difference of field effect transistor for discharge protection circuit to large amount of electrostatic current |
| CN98117748A CN1211075A (zh) | 1997-09-05 | 1998-09-04 | 通过具不同击穿电压的场效应晶体管释放电流的保护电路 |
| US09/148,784 US6094332A (en) | 1997-09-05 | 1998-09-04 | Protection circuit for discharging large amount of static charge current through field effect transistors different in break-down voltage |
| KR1019980036501A KR100303716B1 (ko) | 1997-09-05 | 1998-09-04 | 항복전압이다른전계효과트랜지스터를통한대량정전기전류방전용보호회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09241264A JP3082720B2 (ja) | 1997-09-05 | 1997-09-05 | 半導体集積回路の保護回路 |
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|---|---|
| JPH1187624A JPH1187624A (ja) | 1999-03-30 |
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Family
ID=17071674
Family Applications (1)
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|---|---|---|---|
| JP09241264A Expired - Fee Related JP3082720B2 (ja) | 1997-09-05 | 1997-09-05 | 半導体集積回路の保護回路 |
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| KR (1) | KR100303716B1 (ja) |
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| JP2005049637A (ja) | 2003-07-29 | 2005-02-24 | Seiko Epson Corp | 駆動回路及びその保護方法、電気光学装置並びに電子機器 |
| WO2010006094A2 (en) * | 2008-07-11 | 2010-01-14 | Benner William R | Fault protector for opto-electronic devices and associated methods |
| JP2014241537A (ja) * | 2013-06-12 | 2014-12-25 | 株式会社東芝 | 静電気保護回路 |
| CN104716134B (zh) * | 2013-12-17 | 2017-11-21 | 深圳市国微电子有限公司 | 一种基于hvnmos耐正负高压的端口esd结构及其等效电路 |
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|---|---|---|---|---|
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| US5675469A (en) * | 1995-07-12 | 1997-10-07 | Motorola, Inc. | Integrated circuit with electrostatic discharge (ESD) protection and ESD protection circuit |
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| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
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1998
- 1998-08-21 TW TW087113865A patent/TW383488B/zh not_active IP Right Cessation
- 1998-09-04 KR KR1019980036501A patent/KR100303716B1/ko not_active IP Right Cessation
- 1998-09-04 US US09/148,784 patent/US6094332A/en not_active Expired - Fee Related
- 1998-09-04 CN CN98117748A patent/CN1211075A/zh active Pending
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| CN1211075A (zh) | 1999-03-17 |
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| JPH1187624A (ja) | 1999-03-30 |
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