JP2000133778A - Ｌｃｄコントローラｉｃ用フューズトリミング回路 - Google Patents
Ｌｃｄコントローラｉｃ用フューズトリミング回路Info
- Publication number
- JP2000133778A JP2000133778A JP10305848A JP30584898A JP2000133778A JP 2000133778 A JP2000133778 A JP 2000133778A JP 10305848 A JP10305848 A JP 10305848A JP 30584898 A JP30584898 A JP 30584898A JP 2000133778 A JP2000133778 A JP 2000133778A
- Authority
- JP
- Japan
- Prior art keywords
- gate oxide
- oxide film
- trimming
- input circuit
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フューズトリミング時の入力回路のゲート酸
化膜の破壊防止し、フューズトリミング時の電圧印加で
も特性が劣化させない。 【解決手段】 ゲート酸化膜を複数有するＬＣＤコント
ローラＩＣのフューズを使用したトリミング回路におい
て、入力回路のトランジスタのゲート酸化膜に最も薄い
酸化膜以外を使用し、複数有するゲート酸化膜のうち最
も薄い酸化膜以外を入力回路のトランジスタに使用し
た。
化膜の破壊防止し、フューズトリミング時の電圧印加で
も特性が劣化させない。 【解決手段】 ゲート酸化膜を複数有するＬＣＤコント
ローラＩＣのフューズを使用したトリミング回路におい
て、入力回路のトランジスタのゲート酸化膜に最も薄い
酸化膜以外を使用し、複数有するゲート酸化膜のうち最
も薄い酸化膜以外を入力回路のトランジスタに使用し
た。
Description
【０００１】
【産業上の利用分野】本発明はゲート酸化膜を２種類以
上持っＬＣＤコントローラＩＣにおいて、発振回路等の
合わせ込みを必要とするフューズトリミング回路に関す
るものである。
上持っＬＣＤコントローラＩＣにおいて、発振回路等の
合わせ込みを必要とするフューズトリミング回路に関す
るものである。
【０００２】
【従来技術】携帯電話等に用いられる液晶画面をコント
ロールするワンチップ化されたＬＣＤコントローラＩＣ
は （１）画面表示の内容を記憶するＳＲＡＭメモリ （２）制御回路 （３）液晶を駆動するための高電圧波形を生成する回路
及びドライバーなどからなる。このうち（１）（２）な
どのロジック部は電池での駆動となるため５Ｖ以下での
駆動となり（３）は使用する液晶の種類によって必要と
される電圧が異なる。
ロールするワンチップ化されたＬＣＤコントローラＩＣ
は （１）画面表示の内容を記憶するＳＲＡＭメモリ （２）制御回路 （３）液晶を駆動するための高電圧波形を生成する回路
及びドライバーなどからなる。このうち（１）（２）な
どのロジック部は電池での駆動となるため５Ｖ以下での
駆動となり（３）は使用する液晶の種類によって必要と
される電圧が異なる。
【０００３】フューズトリミングが必要な発振回路は一
般に５Ｖ以下で動作するためにメモリやロジックと同じ
薄いゲート酸化膜でできている。トリミング端子のレベ
ルを決めるフューズトリミング回路内の入力回路も同様
に薄いゲート酸化膜を有している。
般に５Ｖ以下で動作するためにメモリやロジックと同じ
薄いゲート酸化膜でできている。トリミング端子のレベ
ルを決めるフューズトリミング回路内の入力回路も同様
に薄いゲート酸化膜を有している。
【０００４】
【発明が解決しようとする課題】近年ＬＣＤコントロー
ラＩＣのロジック部を構成するトランジスタは微細化の
ためにゲート酸化膜は急速に薄膜化の方向に進んでい
る。例えば０．３５ｕｍのプロセスルールではゲート酸
化膜の膜厚が７０から８０Åとなっており７Ｖ程度の電
圧が印可されるとゲート酸化膜が何らかのダメージを受
けるか、最悪の場合は破壊に至る。
ラＩＣのロジック部を構成するトランジスタは微細化の
ためにゲート酸化膜は急速に薄膜化の方向に進んでい
る。例えば０．３５ｕｍのプロセスルールではゲート酸
化膜の膜厚が７０から８０Åとなっており７Ｖ程度の電
圧が印可されるとゲート酸化膜が何らかのダメージを受
けるか、最悪の場合は破壊に至る。
【０００５】通常の電源電圧以下の使用に関してはあら
ゆる入力回路は問題ないが、フューズトリミング回路を
有する入力回路においては以下のような問題がある。フ
ューズ抵抗の切断に当たっては、フューズ抵抗に流れる
電流によって発生する抵抗値＊電流＊電流で表されるパ
ワーに比例して発生するジュール熱によりフューズ抵抗
を溶断しトリミングしている。決まった抵抗値に電流を
多く流すためには電圧もより大きくかけなければならな
いこと、また瞬間的に切断しないとその後の動作時に再
びつながる危険性があるためより高い電圧で切断しなけ
ればならず、ゲート酸化膜には瞬間的ではあるが１５Ｖ
程度の電圧が印可されることになり入力回路のゲート酸
化膜の耐圧以上の電圧がかかる危険性があった。
ゆる入力回路は問題ないが、フューズトリミング回路を
有する入力回路においては以下のような問題がある。フ
ューズ抵抗の切断に当たっては、フューズ抵抗に流れる
電流によって発生する抵抗値＊電流＊電流で表されるパ
ワーに比例して発生するジュール熱によりフューズ抵抗
を溶断しトリミングしている。決まった抵抗値に電流を
多く流すためには電圧もより大きくかけなければならな
いこと、また瞬間的に切断しないとその後の動作時に再
びつながる危険性があるためより高い電圧で切断しなけ
ればならず、ゲート酸化膜には瞬間的ではあるが１５Ｖ
程度の電圧が印可されることになり入力回路のゲート酸
化膜の耐圧以上の電圧がかかる危険性があった。
【０００６】
【課題を解決するための手段】本発明では高耐圧トラン
ジスタを有するゲート酸化膜を２種類以上持つＬＣＤコ
ントローラＩＣにおいて、フューズ端子の入力回路のみ
をゲート酸化膜が厚い高耐圧のトランジスタで作製し
た。フューズ抵抗の切断に必要な電圧を印加しても、ゲ
ート酸化膜が厚く印加される電界を下げることができる
のでゲート酸化膜のダメージ及び破壊が避けられる。
ジスタを有するゲート酸化膜を２種類以上持つＬＣＤコ
ントローラＩＣにおいて、フューズ端子の入力回路のみ
をゲート酸化膜が厚い高耐圧のトランジスタで作製し
た。フューズ抵抗の切断に必要な電圧を印加しても、ゲ
ート酸化膜が厚く印加される電界を下げることができる
のでゲート酸化膜のダメージ及び破壊が避けられる。
【０００７】
【発明の実施の形態】（実施例１）図１に本発明の実施
例によるＬＣＤコントローラＩＣのフューズトリミング
回路を示す。実施例ではＰ型半導体基板上に設けられた
フューズトリミング回路を示している。トリミング用の
パッド端子１と該パッド端子に繋がったフューズ抵抗２
とゲート酸化膜の厚いＣＭＯＳ入力回路４のレベルを決
めるためのプルアップトランジスタ５からなる。ここで
は入力回路４がＣＭＯＳインバータである場合について
説明する。多結晶シリコンもしくは高融点金属シリサイ
ドからなるフューズ抵抗２のトータルの抵抗値は１００
Ωくらいであるが電流が集中し発熱しやすいようにくび
れた形状が好ましい。
例によるＬＣＤコントローラＩＣのフューズトリミング
回路を示す。実施例ではＰ型半導体基板上に設けられた
フューズトリミング回路を示している。トリミング用の
パッド端子１と該パッド端子に繋がったフューズ抵抗２
とゲート酸化膜の厚いＣＭＯＳ入力回路４のレベルを決
めるためのプルアップトランジスタ５からなる。ここで
は入力回路４がＣＭＯＳインバータである場合について
説明する。多結晶シリコンもしくは高融点金属シリサイ
ドからなるフューズ抵抗２のトータルの抵抗値は１００
Ωくらいであるが電流が集中し発熱しやすいようにくび
れた形状が好ましい。
【０００８】実際のトリミングの作業は以下のようにな
る。ＩＣの特性評価によりトリミングが不必要な場合
は、フューズ抵抗２を切断しないのでＣＭＯＳ入力回路
４のゲート電極が接地レベル３（Ｌｏｗ）に固定され
る。トリミングが必要な場合にはトリミングパッド端子
１に電流を印可しフューズ抵抗２を発生するジュール熱
により切断する。ＣＭＯＳ入力回路４のゲート電極はプ
ルアップトランジスタにより電源レベル６（Ｈｉｇｈ）
に固定される。この作業により当該トリミング端子のレ
ベルが確定する。
る。ＩＣの特性評価によりトリミングが不必要な場合
は、フューズ抵抗２を切断しないのでＣＭＯＳ入力回路
４のゲート電極が接地レベル３（Ｌｏｗ）に固定され
る。トリミングが必要な場合にはトリミングパッド端子
１に電流を印可しフューズ抵抗２を発生するジュール熱
により切断する。ＣＭＯＳ入力回路４のゲート電極はプ
ルアップトランジスタにより電源レベル６（Ｈｉｇｈ）
に固定される。この作業により当該トリミング端子のレ
ベルが確定する。
【０００９】携帯電話用のＬＣＤパネルは例えば８０コ
モン＊１００セグメントくらいの画面サイズを持ってお
り液晶駆動電圧は１６Ｖ程度となるがこのＩＣを０．６
ｕｍのプロセスルールで構成する場合、５Ｖ以下で動作
するロジック回路のゲート酸化膜厚は１３０Åくらいで
よいが、１６Ｖで動作する高耐圧トランジスタのゲート
酸化膜は高電界がかかるために酸化膜の信頼性を確保す
るため４００Å以上が必要となる。
モン＊１００セグメントくらいの画面サイズを持ってお
り液晶駆動電圧は１６Ｖ程度となるがこのＩＣを０．６
ｕｍのプロセスルールで構成する場合、５Ｖ以下で動作
するロジック回路のゲート酸化膜厚は１３０Åくらいで
よいが、１６Ｖで動作する高耐圧トランジスタのゲート
酸化膜は高電界がかかるために酸化膜の信頼性を確保す
るため４００Å以上が必要となる。
【００１０】フューズ抵抗２の切断に際しては抵抗値、
形状、材質により切断の条件は異なってくるが、トリミ
ング時にパッド端子１に１５Ｖ程度の電圧を５０ｍｓｅ
ｃから１００ｍｓｅｃの時間のパルス印加する。この
時、フューズ抵抗２に電流が流れその時発生するジュー
ル熱により直ぐに切断される。フューズ抵抗２の切断直
後からＣＭＯＳ入力回路４のトランジスタのゲート酸化
膜は１５Ｖの電圧に晒されるが、４００Åのゲート酸化
膜にとっては３．７５ＭＶ／ｃｍほどの電界が印加され
るに過ぎないのでダメージは一切受けない。
形状、材質により切断の条件は異なってくるが、トリミ
ング時にパッド端子１に１５Ｖ程度の電圧を５０ｍｓｅ
ｃから１００ｍｓｅｃの時間のパルス印加する。この
時、フューズ抵抗２に電流が流れその時発生するジュー
ル熱により直ぐに切断される。フューズ抵抗２の切断直
後からＣＭＯＳ入力回路４のトランジスタのゲート酸化
膜は１５Ｖの電圧に晒されるが、４００Åのゲート酸化
膜にとっては３．７５ＭＶ／ｃｍほどの電界が印加され
るに過ぎないのでダメージは一切受けない。
【００１１】この実施例においてはゲート酸化膜が１３
０Åと４００Åの二種類のゲート酸化膜を有するプロセ
スの場合について説明したが、更に２５０Åのゲート酸
化膜を持つ三種類の場合にも、最もゲート酸化膜の薄い
１３０Å以外のゲート酸化膜を有した入力回路を用いれ
ばよい。 （実施例２）図２に本発明の別の実施例を示す。トリミ
ング端子がＩＣパッケージから出力されない場合には実
施例１のフューズトリミング回路で問題はないが、ＩＣ
チップを直接に基板上に実装する場合やＩＣパッケージ
後にトリミングする場合にはパッド端子１に静電気対策
用の保護回路を付加する必要がある。
０Åと４００Åの二種類のゲート酸化膜を有するプロセ
スの場合について説明したが、更に２５０Åのゲート酸
化膜を持つ三種類の場合にも、最もゲート酸化膜の薄い
１３０Å以外のゲート酸化膜を有した入力回路を用いれ
ばよい。 （実施例２）図２に本発明の別の実施例を示す。トリミ
ング端子がＩＣパッケージから出力されない場合には実
施例１のフューズトリミング回路で問題はないが、ＩＣ
チップを直接に基板上に実装する場合やＩＣパッケージ
後にトリミングする場合にはパッド端子１に静電気対策
用の保護回路を付加する必要がある。
【００１２】図２は実施例１に対してパッド端子１と電
源レベル６の間、パッド端子１と接地レベル３の間に静
電気保護用ノーマリオフ型のＮＭＯＳトランジスタを入
れたものである。フューズ抵抗２の切断に際してはトリ
ミングのパッド端子１に１５Ｖ程度の電圧を５０ｍｓｅ
ｃから１００ｍｓｅｃの時間印加する。この時、ゲート
酸化膜の厚いＣＭＯＳ入力回路４は１５Ｖの電圧に晒さ
れる。この時静電気保護用ノーマリオフ型ＮＭＯＳトラ
ンジスタ７のドレイン耐圧が１５Ｖ以下であれば、４０
０Åのゲート酸化膜にとっては３．７５ＭＶ／ｃｍほど
の電界が印加されるに過ぎないのでダメージは一切受け
ない。
源レベル６の間、パッド端子１と接地レベル３の間に静
電気保護用ノーマリオフ型のＮＭＯＳトランジスタを入
れたものである。フューズ抵抗２の切断に際してはトリ
ミングのパッド端子１に１５Ｖ程度の電圧を５０ｍｓｅ
ｃから１００ｍｓｅｃの時間印加する。この時、ゲート
酸化膜の厚いＣＭＯＳ入力回路４は１５Ｖの電圧に晒さ
れる。この時静電気保護用ノーマリオフ型ＮＭＯＳトラ
ンジスタ７のドレイン耐圧が１５Ｖ以下であれば、４０
０Åのゲート酸化膜にとっては３．７５ＭＶ／ｃｍほど
の電界が印加されるに過ぎないのでダメージは一切受け
ない。
【００１３】（実施例３）図３に本発明の別の実施例を
示す。実施例３はトリミングの入力回路をＣＭＯＳでは
なく負荷抵抗８と複数あるゲート酸化膜のうち最も薄い
ゲート酸化膜以外のゲート酸化膜で構成されたゲート酸
化膜の厚いＮＭＯＳ入力回路９を用いたものを示してい
る。厚いゲート酸化膜と薄いゲート酸化膜の閾値をプロ
セスにおいて同時に調節した場合には、ゲート酸化膜が
厚いトランジスタの閾値の方が理論上高くなる。トリミ
ングのレベルを決める回路の電源電圧が低い場合には、
ゲート酸化膜の厚いＣＭＯＳ回路では動作しない場合が
あり、本実施例のように構成するとＮＭＯＳのみの閾値
で動作できるので、低い電源電圧でも動作することがで
きる。
示す。実施例３はトリミングの入力回路をＣＭＯＳでは
なく負荷抵抗８と複数あるゲート酸化膜のうち最も薄い
ゲート酸化膜以外のゲート酸化膜で構成されたゲート酸
化膜の厚いＮＭＯＳ入力回路９を用いたものを示してい
る。厚いゲート酸化膜と薄いゲート酸化膜の閾値をプロ
セスにおいて同時に調節した場合には、ゲート酸化膜が
厚いトランジスタの閾値の方が理論上高くなる。トリミ
ングのレベルを決める回路の電源電圧が低い場合には、
ゲート酸化膜の厚いＣＭＯＳ回路では動作しない場合が
あり、本実施例のように構成するとＮＭＯＳのみの閾値
で動作できるので、低い電源電圧でも動作することがで
きる。
【００１４】
【発明の効果】本発明によれば、ＩＣの微細化によって
トリミング回路を含むロジック回路を構成するトランジ
スタのゲート酸化膜が薄くなっても、入力回路を構成す
るトランジスタのゲート酸化膜には高い電界がかからな
いフューズトリミング回路を構成できる。
トリミング回路を含むロジック回路を構成するトランジ
スタのゲート酸化膜が薄くなっても、入力回路を構成す
るトランジスタのゲート酸化膜には高い電界がかからな
いフューズトリミング回路を構成できる。
【００１５】本発明ではＰ型半導体基板上に形成したフ
ューズトリミング回路について述べたが、無論Ｎ型半導
体基板の場合でも構わない。
ューズトリミング回路について述べたが、無論Ｎ型半導
体基板の場合でも構わない。
【００１６】
【００１７】
【図１】図１は、本発明の実施例を示した回路図であ
る。
る。
【００１８】
【図２】図２は、本発明の別の実施例を示した回路図で
ある。
ある。
【００１９】
【図３】図３は、本発明のまた別の実施例を示した回路
図である。
図である。
【００２０】
１・・・トリミングパッド端子 ２・・・フューズ抵抗 ３・・・接地レベル ４・・・ゲート酸化膜の厚いＣＭＯＳ入力回路 ５・・・プルアップトランジスタ ６・・・電源レベル ７・・・静電気保護用ノーマリオフ型ＮＭＯＳトランジ
スタ ８・・・負荷抵抗 ９・・・ゲート酸化膜の厚いＮＭＯＳ入力回路
スタ ８・・・負荷抵抗 ９・・・ゲート酸化膜の厚いＮＭＯＳ入力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 27/088
Claims (1)
- 【請求項１】 膜厚の異なった複数のゲート酸化膜から
成るＭＯＳトランジスタ回路を有するＬＣＤコントロー
ラＩＣに設けられた、トリミング用のパッド端子と一方
の端が該パッド端子に接続し他方の端子は接地され電流
印可により切断可能なフューズ抵抗とパッド端子に接続
した入力回路と該入力回路のゲート電極の電位レベルを
決めるため電源線につられたプルアップトランジスタも
しくはプルダウントランジスタから成るフューズトリミ
ング回路において、該入力回路のＭＯＳトランジスタの
ゲート酸化膜が複数有するゲート酸化膜のうち最も膜厚
の小さい酸化膜以外で構成されることを特徴とするＬＣ
ＤコントローラＩＣ用フューズトリミング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305848A JP2000133778A (ja) | 1998-10-27 | 1998-10-27 | Ｌｃｄコントローラｉｃ用フューズトリミング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305848A JP2000133778A (ja) | 1998-10-27 | 1998-10-27 | Ｌｃｄコントローラｉｃ用フューズトリミング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133778A true JP2000133778A (ja) | 2000-05-12 |
Family
ID=17950101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10305848A Pending JP2000133778A (ja) | 1998-10-27 | 1998-10-27 | Ｌｃｄコントローラｉｃ用フューズトリミング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133778A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006022468A1 (en) * | 2004-08-23 | 2006-03-02 | Syncoam Co., Ltd | Lcd controller having mode selection control portion employing fuse and mode selection method thereof |
| JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
| JP2006294903A (ja) * | 2005-04-12 | 2006-10-26 | Nec Electronics Corp | ヒューズトリミング回路 |
| US9318433B2 (en) | 2013-04-16 | 2016-04-19 | Fuji Electric Co., Ltd. | Semiconductor device |
| US9601440B2 (en) | 2013-03-19 | 2017-03-21 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device and exposure mask used in the same method |
| WO2023279530A1 (zh) * | 2021-07-05 | 2023-01-12 | 长鑫存储技术有限公司 | 检测电路及检测方法 |
| US11621261B2 (en) | 2021-07-05 | 2023-04-04 | Changxin Memory Technologies, Inc. | Detection circuit and detection method |
-
1998
- 1998-10-27 JP JP10305848A patent/JP2000133778A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006022468A1 (en) * | 2004-08-23 | 2006-03-02 | Syncoam Co., Ltd | Lcd controller having mode selection control portion employing fuse and mode selection method thereof |
| JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
| US7236042B2 (en) | 2004-08-31 | 2007-06-26 | Nec Electronics Corporation | Fuse trimming circuit |
| JP2006294903A (ja) * | 2005-04-12 | 2006-10-26 | Nec Electronics Corp | ヒューズトリミング回路 |
| US7940113B2 (en) | 2005-04-12 | 2011-05-10 | Renesas Electronics Corporation | Fuse trimming circuit with higher reliability |
| US9601440B2 (en) | 2013-03-19 | 2017-03-21 | Fuji Electric Co., Ltd. | Method for manufacturing semiconductor device and exposure mask used in the same method |
| US9318433B2 (en) | 2013-04-16 | 2016-04-19 | Fuji Electric Co., Ltd. | Semiconductor device |
| WO2023279530A1 (zh) * | 2021-07-05 | 2023-01-12 | 长鑫存储技术有限公司 | 检测电路及检测方法 |
| US11621261B2 (en) | 2021-07-05 | 2023-04-04 | Changxin Memory Technologies, Inc. | Detection circuit and detection method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6469552B2 (en) | Power on reset circuit | |
| US6980408B2 (en) | ESD protection circuit having a control circuit | |
| US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
| JPH09134997A (ja) | 半導体素子における静電放電保護装置 | |
| JPH0214792B2 (ja) | ||
| JPH08148986A (ja) | 出力バッファ回路 | |
| US6724601B2 (en) | ESD protection circuit | |
| JP2000133778A (ja) | Ｌｃｄコントローラｉｃ用フューズトリミング回路 | |
| US20030043517A1 (en) | Electro-static discharge protecting circuit | |
| WO1999065079A1 (en) | A method of programmability and an architecture for cold sparing of cmos arrays | |
| JP2707954B2 (ja) | コード設定回路 | |
| JP4248658B2 (ja) | フューズトリミング回路 | |
| JP3082720B2 (ja) | 半導体集積回路の保護回路 | |
| US5953191A (en) | Protection circuit against electrostatic charge applied between power supply terminals for preventing internal circuit therefrom regardless of polarity thereof | |
| US5729420A (en) | High voltage recoverable input protection circuit and protection device | |
| JP3100137B2 (ja) | 半導体集積装置 | |
| KR100551143B1 (ko) | 누설 전류를 감소시키는 회로, 장치 및 방법 | |
| JP3554353B2 (ja) | 電界効果トランジスタの保護装置 | |
| EP0774786A2 (en) | CMOS semiconductor device | |
| JP2002231886A (ja) | Ｅｓｄ保護回路および半導体集積回路装置 | |
| KR100866716B1 (ko) | 정전기 방전 보호 회로 | |
| JP2024003953A (ja) | 半導体装置 | |
| JP2871329B2 (ja) | 半導体集積回路 | |
| KR960000517B1 (ko) | 출력버퍼의 정전기 보호회로 | |
| JP2003347411A (ja) | 半導体装置の静電破壊防止保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040302 |