KR100866716B1 - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 풀-업용 PMOS트랜지스터에 NMOS트랜지스터를 병렬로 연결하고 입출력 패드에 정전기 방전 전하가 유입되면 NMOS트랜지스터를 온 시키기 위한 트리거전위를 NMOS트랜지스터의 게이트단자에 인가해 주어 정전기 방전 전하가 NMOS트랜지스터를 통해 빠르게 전원전압단으로 전달될 수 있도록 해주어 풀-업용 PMOS트랜지스터를 통해 프리 드라이버로 정전기 방전 전하가 유입되는 것을 방지시켜 준다. 이로써, 정전기 방전 보호 회로를 보다 효율적으로 구현할 수 있으며, 풀-업용 PMOS트랜지스터를 통해 프리 드라이버로 정전기 방전 전하가 인가되어 집적회로의 오동작이 유발되는 것을 효율적으로 방지할 수 있게 된다.

Description

정전기 방전 보호 회로{ESD Protection circuit}
도 1은 종래의 풀-업 및 풀-다운용 트랜지스터를 이용한 정전기 방전 보호 회로의 회로도,
도 2는 도 1의 회로에서 정전기 방전 전하의 흐름도,
도 3은 본 발명에 따른 정전기 방전 보호 회로의 회로도,
도 4는 도 3의 회로에서 데이터 입·출력 패드로부터 전원전압단으로의 정전기 방전 전하 흐름도,
본 발명은 정전기 방전(Electro Static Discharge) 보호 회로에 관한 것으로, 보다 상세하게는, 풀-업 트랜지스터를 통한 정전기 방전 능력을 개선하여 데이터 입·출력 패드의 출력단 전위가 풀-업 트랜지스터를 통해 신속히 전원전압단으로 전달되도록 하여 입·출력 패드의 출력단 전위가 상승하는 것을 방지하는 정전기 방전 보호 회로에 관한 것이다.
집적회로를 구현하는데 있어서, 데이터 입·출력 패드의 경우 풀-업 및 풀-다운 드라이버를 사용하는 구조를 DRAM에서는 많이 사용하고 있다.
도 1은 종래 풀-업 및 풀-다운용 트랜지스터를 이용한 정전기 방전 보호 회로의 일 실시예에 따른 회로도를 나타낸다.
이러한 정전기 방전 보호 회로는 전원전압단과 접지전압단 사이에 직렬 연결되며 상호간의 접속노드 A가 데이터 입·출력 패드(10)의 출력단에 접속된 풀-업용 PMOS 트랜지스터 P1 및 풀-다운용 NMOS트랜지스터 N1와, 외부로부터 인가되는 제어신호(ctrl1, ctrl2)에 의해 인에이블되어 풀-업 및 풀-다운용 트랜지스터 P1, N1를 선택적으로 구동시키는 프리 드라이버(30, 40)와, 노드 A와 내부회로(20) 사이에 접속된 저항 R1과, 저항 R1의 출력단 B과 접지전원단 사이에 접속된 다이오드형 NMOS트랜지스터(FPD:Field Plated Diode)를 구비한다.
도 2는 도 1의 회로에서 정전기 방전 전하의 흐름을 나타내는 도면이다.
풀-업용 PMOS트랜지스터 P1과 풀-다운용 NMOS트랜지스터 N1는 정전기 방전 능력이 서로 다르다.
NMOS트랜지스터의 경우 기생적인 NPN 바이폴라가 형성되어 스냅백(snapback)현상이 일어나 정전기 방전 전하를 급격히 방전시켜주는 능력을 가지고 있는 반면, PMOS트랜지스터의 경우 이러한 스냅백 현상이 일어나지 않아 스냅백 현상없이 전하를 전원전압단으로 전달하게 된다.
정전기 방전 전하가 데이터 입·출력 패드(10)에서 전원전압단으로 흐르는 경우, 패드(10)에 정전기 방전 전위가 인가되면 PMOS트랜지스터에는 스냅백 능력이 없기 때문에 데이터 입·출력 패드(10)의 전위가 상승함에 따라 계속적으로 정전기 방전 보호 회로의 각 노드 A, B에 인가되는 전위도 상승하게 된다.
이때, 상대적으로 정전기 방전 보호 회로에서 그 면적을 크게 차지하고 있는 접지전압단의 기생적인 정전요량이 크므로 접지전압단으로 유출되는 전류가 발생한다.
또한, 프리 드라이버(30)를 통하여서도 정전기 방전 전하가 유입되어 프리 드라이버(30)를 손상시키게 되어 결국 정전기 방전 보호 회로의 오동작을 유발하게 되며, 더욱이 기술의 발달로 내부회로(20)의 게이트 옥사이드(oxide) 두께가 점점 얇아지고 있는 상태이므로 정전기 방전 전하는 내부회로의 게이트 옥사이드에도 큰 손상을 가해 신호전달의 불안정성을 초래하는 치명적인 결함을 가지게 된다.
따라서, 상술한 문제점을 해결하기 위한 본 발명의 목적은 풀-업 트랜지스터를 통한 정전기 방전 능력을 개선하여 데이터 입·출력 패드의 출력단 전위가 풀-업 트랜지스터를 통해 신속히 전원전압단으로 전달되도록 하여 입·출력 패드의 출력단 전위가 상승하는 것을 방지하는 데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 정전기 방전 보호 회로는 데이터 입·출력 패드의 출력단에 각각 접속되어 외부 입력 데이터신호의 전위레벨을 안정된 레벨로 각각 풀-업 및 풀-다운시켜 내부회로로 전달하는 풀-업 및 풀-다운 구동부, 외부 입력 제어신호에 의해 상보적으로 활성화되어 풀-업 및 풀-다운 구동부를 선택적으로 인에이블시키는 풀-업 및 풀-다운용 프리 드라이버 및 데이터 입·출력 패드로부터 정전기 방전 전하가 유입시 트리거전위를 발생시키고 상기 트리거전위에 의해 정전기 방전 전하를 전원전압단으로 전달하는 전하전달부를 구비한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 3은 본 발명에 따른 정전기 방전 보호 회로의 구성을 나타내는 회로도이다.
본 발명의 정전기 방전 보호 회로는 전원전압단과 접지전압단 사이에 직렬 연결되며 상호간의 접속노드 A가 데이터 입·출력 패드(10)의 출력단에 접속된 풀-업용 PMOS 트랜지스터 P1 및 풀-다운용 NMOS트랜지스터 N1와, 외부로부터 인가되는 제어신호(ctrl1, ctrl2)에 의해 인에이블되어 풀-업 및 풀-다운용 트랜지스터 P1, N1를 선택적으로 구동시키는 프리 드라이버(30, 40)와, 노드 A와 내부회로(20) 사이에 접속된 저항 R1과, 저항 R1의 출력단 B와 접지전원단 사이에 접속된 다이오드형 NMOS트랜지스터(FPD:Field Plated Diode)를 구비한다.
더욱이, 풀-업용 PMOS트랜지스터 P1과 병렬로 연결되어 트리거전위 인가에 따라 정전기 방전 전하를 전원전압단으로 전달하기 위한 NMOS트랜지스터 N2와, NMOS트랜지스터 N2의 온/오프를 제어하기 위해 NMOS트랜지스터 N2에 트리거전위와 바이어스 전위를 인가하는 트리거발생부(50)를 구비한다.
트리거발생부(50)는 노드 A와 노드 C 사이에 연결되며 게이트 단자가 전원전압단에 연결된 PMOS트랜지스터 P2와, 노드 C와 노드 D 사이에 연결된 저항 R2와, 전원전압단과 노드 D 사이에 연결되며 게이트 단자와 접지전원이 연결된 NMOS트랜지스터 N3 및 노드 D와 접지전압단 사이에 연결되며 게이트 단자와 전원전압단이 연결된 NMOS트랜지스터 N4를 구비한다.
여기서, PMOS트랜지스터 P2는 제 1스위칭 소자에 해당하고, NMOS트랜지스터 N3는 제 2스위칭 소자에 해당하며, NMOS트랜지스터 N4는 제 3스위칭 소자에 해당한다.
PMOS트랜지스터 P2는 데이터 입·출력 패드(10)로부터의 정전기 방전 전하에 의해 노드 A에 전원전압보다 높은 전압이 걸리면 온 되어 데이터 입·출력 패드(10)의 전위를 트리거발생부(50) 내로 전달하여 저항 R2와 NMOS트랜지스터 N3로 전류가 흐르게 한다.
저항 R2는 PMOS트랜지스터 P2에 의해 발생된 전류에 의해 노드 C에 높은 전압이 걸리도록 하며 이는 NMOS트랜지스터 N2에 인가되는 트리거전위가 된다.
이러한 트리거전위의 크기는 저항 R2의 크기에 의해 제어되며, 저항 R2는 다결정 실리콘층으로 형성된 폴리(Poly)저항, 기판에 불순물을 확산시켜 만든 확산(Diffusion)저항 또는 메탈저항으로 사용할 수 있다.
NMOS트랜지스터 N3는 PMOS트랜지스터 P2로부터 유입되는 정전기 방전 전하를 전원전압단으로 바이패스시켜주며, NMOS트랜지스터 N4는 노드 D에 바이어스 전압을 걸어주어 집적회로가 정상 동작시 NMOS트랜지스터 N2를 오프시킨다.
도 4는 데이터 입·출력 패드(10)에서 전원전압단으로 방전 경로가 형성된 경우의 전하의 흐름을 나타내는 도면이다.
데이터 입·출력 패드(10)로 유입된 높은 전위의 정전기 방전 전하는 먼저 풀-업용 PMOS트랜지스터 P1를 통하여 유입되어 전원전압단으로 흐르게 된다.
이때, 트리거발생부(50)의 PMOS트랜지스터 P2를 통해서도 정전기 방전 전하가 동일하게 유입되며 이러한 정전기 방전 전하 유입으로 PMOS트랜지스터 P2가 온 되어 저항 R2와 NMOS트랜지스터 N3를 통해 정전기 방전 전하가 전원전압단으로 바이패스되면서 전류가 흐르게 된다.
이러한 전류의 흐름에 따라 저항 R2에 의해 노드 C에 높은 트리거전위가 걸 리게 되며, 이는 NMOS트랜지스터 N2의 게이트 단자로 인가되어 NMOS트랜지스터 N2를 온 시킨다.
NMOS트랜지스터 N2가 온 됨으로써 NMOS트랜지스터 N2의 스탭백 현상에 의하여 데이터 입·출력 패드(10)에 유입된 정전기 방전 전하가 NMOS트랜지스터 N2를 통해 급격히 전원전압단으로 전달되므로 데이터 입·출력 패드(10)의 전위가 상승하지 않게 되며 프리 드라이버(30)로 정전기 방전 전하가 유입되지 않게 된다.
집적회로가 정상적으로 동작하는 경우에는 NMOS트랜지스터 N3에 의해 노드 D에 바이어스 전압으로 접지전압이 인가되어 NMOS트랜지스터 N2는 오프 상태가 유지된다.
상술한 바와 같이, 본 발명은 풀-업용 PMOS트랜지스터에 NMOS트랜지스터를 병렬로 연결하고 이러한 NMOS트랜지스터의 게이트 단자에 정전기 방전 전하에 의해 발생되는 트리거 전위를 인가함으로써 정전기 방전 보호 회로를 보다 효율적으로 구현할 수 있으며, 풀-업용 PMOS트랜지스터를 통해 프리 드라이버로 정전기 방전 전하가 인가되어 집적회로의 오동작이 유발되는 것을 효율적으로 방지할 수 있게 된다.

Claims (5)

  1. 데이터 입·출력 패드의 출력단에 각각 접속되어 외부 입력 데이터신호의 전위레벨을 안정된 레벨로 각각 풀-업 및 풀-다운시켜 내부회로로 전달하는 풀-업 및 풀-다운 구동부;
    외부입력 제어신호에 의해 상보적으로 활성화되어 상기 풀-업 및 풀-다운 구동부를 선택적으로 인에이블시키는 풀-업 및 풀-다운용 프리 드라이버; 및
    상기 데이터 입·출력 패드로부터 정전기 방전 전하가 유입시 트리거전위를 발생시키고 상기 트리거전위에 의해 정전기 방전 전하를 전원전압단으로 전달하는 전하전달부를 구비하는 정전기 방전 보호 회로.
  2. 제 1 항에 있어서, 상기 전하전달부는
    상기 입·출력 패드로부터의 정전기 방전 전하 유입시 트리거전위를 발생시키는 트리거발생부; 및
    상기 풀-업 구동부와 병렬 연결되며, 상기 트리거발생부의 트리거전위를 인가받아 정전기 방전 전하를 전원전압단으로 전달하는 전달소자를 구비하는 것을 특징으로 하는 정전기 방전 보호 회로.
  3. 제 2 항에 있어서, 상기 트리거발생부는
    상기 입·출력 패드로부터의 정전기 방전 전하 유입시 이를 전달하는 제 1스위칭소자;
    상기 제 1스위칭소자로부터 전달된 정전기 방전 전하에 따라 상기 전달소자로 인가될 트리거전위 발생을 제어하는 트리거전위제어소자;
    상기 제 1스위칭소자 및 상기 트리거전위제어소자를 통한 정전기 방전 전하를 전원전압단으로 바이패스 시키는 제 2스위칭소자; 및
    정전기 방전 전하가 유입되지 않는 경우 상기 전달소자에 바이어스 전압을 인가하여 상기 전달소자를 오프시키는 제 3스위칭소자를 구비하는 것을 특징으로 하는 정전기 방전 보호 회로.
  4. 제 3 항에 있어서,
    상기 트리거전위제어소자는 폴리(Poly)저항, 확산저항 및 금속저항 중 어느 하나인 것을 특징으로 하는 정전기 방전 보호 회로.
  5. 제 2 항에 있어서,
    상기 전달소자는 NMOS트랜지스터인 것을 특징으로 하는 정전기 방전 보호 회로.
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