JP6712121B2 - 静電保護回路を含む半導体装置及びそれの動作方法 - Google Patents

Description

本発明は半導体装置に係り、より具体的には静電保護回路を含む半導体装置及びそれの動作方法に関する。

モバイル機器や電子装置には多様な半導体集積回路が実装される。半導体集積回路は微細化又は高集積化されることに伴って静電気に対する強化された保護機能が要求されている。半導体チップや回路を静電気から保護するための回路を一般的に静電放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：以下、ＥＳＤ）回路と称する。ＥＳＤは静電気による放電現象を意味する。即ち、ＥＳＤは静電気現象によって発生した高電圧が回路の絶縁破壊電圧を越えて放電される現象を言う。ＥＳＤが半導体装置で発生される場合、素子の破壊を発生させることがある。入力又は出力回路と連結されている入出力パッドに瞬間的に発生された高電圧の静電気は半導体装置、特にＭＯＳトランジスタのゲート絶縁膜を破壊させる。

一般的にＥＳＤ回路は半導体装置の入出力パッドに具備されてＥＳＤによって発生された過電流を速やかに迂回させることによって半導体装置を保護する。特に、ＥＳＤ回路には入出力パッド（Ｐａｄ）を駆動する駆動回路が連結され、駆動回路を保護する保護抵抗が具備される。しかし、この保護抵抗のレベルは多様な性能条件を満足させるために許容される範囲が極めて制限的である。特に、高解像度の映像信号を駆動する半導体装置や、高速のデータ伝送が必要である半導体装置で保護抵抗のレベルが減少すれば、タイミング要求条件を満足させることができる。したがって、保護抵抗のレベル決定においてＥＳＤ保護のための要求条件とデータ信頼性のための要求条件とが相反する問題が発生する。

米国特許第８，１９４，３６９号公報 米国特許第７，８５９，８０４号公報 米国特許公開第２０１３／００８３４３７号明細書 米国特許公開第２０１０／０１４９７０４号明細書 米国特許公開第２００９／００６７１０６号明細書

本発明の目的は回路に対する高い保護機能を提供しながら、タイミング条件を満足させることができる静電保護回路及びそれを含む半導体装置を提供することにある。

前記目的を達成するための本発明による半導体装置は、駆動信号にしたがってパッド（Ｐａｄ）を第１電源電圧にプルアップする第１ドライバと、前記駆動信号にしたがって前記パッド（Ｐａｄ）を第２電源電圧にプルダウンする第２ドライバと、スイッチ制御信号にしたがって前記パッド（Ｐａｄ）と前記第２ドライバとの間の抵抗値を可変するスイッチ保護抵抗と、前記第１電源電圧又は前記第２電源電圧のレベルを検出して前記スイッチ制御信号を生成するＥＳＤ検出器と、を含む。

前記目的を達成するための本発明の半導体装置は、駆動信号にしたがってパッド（Ｐａｄ）を第１電源電圧又は第２電源電圧に駆動するドライバと、スイッチ制御信号にしたがって前記パッド（Ｐａｄ）と前記ドライバとの間に保護抵抗を連結するか、或いは前記保護抵抗をバイパスさせるスイッチ保護抵抗と、前記第１電源電圧又は前記第２電源電圧をモニターリングし、ＥＳＤイベントが発生する場合、前記保護抵抗が前記パッド（Ｐａｄ）と前記ドライバとの間に連結されるように前記スイッチ制御信号を生成するＥＳＤ検出器と、を含む。

前記目的を達成するためにパッドと、前記パッドを駆動するドライブとを含む半導体装置の静電保護回路の動作方法は、前記半導体装置の電源電圧の交流成分を検出する段階と、前記交流成分が特定レベル以上に上昇する場合、前記交流成分を処理して前記パッドと前記ドライバとの間の電気抵抗値を高くするためのスイッチ制御信号を生成する段階と、前記スイッチ制御信号にしたがって前記パッドと前記ドライブとの間に保護抵抗が連結されるようにスイッチングする段階と、を含む。

以上のような本発明の実施形態によれば、ＥＳＤイベントでは駆動回路の保護抵抗として動作しながら、正常動作の時にはタイミング条件を充足できるレベルの抵抗値に調節できる保護抵抗を提供することができる。このような本発明の実施形態によれば、高いＥＳＤ保護効果を有しながらも信号に対してタイミング要求条件を充足できる半導体装置を提供することができる。その上に、ＥＳＤ保護回路の設計時に保護抵抗のレベル選択に対する自由度も高くすることができる。

本発明の実施形態による静電保護回路を具備する半導体装置を示すブロック図。 図１のスイッチ保護抵抗の他の実施形態を示す回路図。 図１の半導体装置の静電保護回路を示す回路図。 図３の第１ドライバ２１０の他の例を示す回路図。 図３の第２ドライバ２１５の他の例を示す回路図。 図３の回路図に対して正常動作の時とＥＳＤイベントの時とに形成される電流経路を示す回路図。 図５の回路で正常動作の時の電源電圧とノードの電圧とを示すタイミング図。 図５の回路でＥＳＤイベントの時の電源電圧とノードの電圧とを示すタイミング図。 本発明の第２実施形態の静電保護回路を示す回路図。 本発明の第３実施形態の静電保護回路を示す回路図。 図８の静電保護回路の動作を示す図面。 図８の静電保護回路の動作を示す図面。 本発明の第４実施形態による静電保護回路を示す回路図。 図１０に図示された第２ドライバの電流−電圧特性曲線。 本発明の実施形態による半導体装置の構成を示すブロック図。 本発明の実施形態によるディスプレイ装置を示すブロック図。 本発明の実施形態が適用された格納装置を示すブロック図。

先の一般的な説明及び次の詳細な説明の全てが例示的なものであり、請求された発明の付加的な説明が提供されるものとして看做される。参照符号が本発明の望ましい実施形態に詳細に表示され、その例が参照図面に示されている。できるだけ、いずれの場合にも、同一の参照番号が同一又は類似な部分を参照するために説明及び図面として使用される。
以下では、半導体装置又は半導体チップが本発明の特徴及び機能を説明するための単位の例として使用される。しかし、この技術分野に熟練された者はここに記載された内容によって本発明の他の長所及び性能を容易に理解できる。本発明は他の実施形態を通じてもさらに具現されるか或いは適用されることができる。その上に、詳細な説明は本発明の範囲、技術的思想、及び他の目的から相当に逸脱せず、観点及び応用によって修正、或いは変更することができる。

図１は本発明の実施形態による静電保護回路を具備する半導体装置を示すブロック図である。図１を参照すれば、半導体装置１００はパッド（Ｐａｄ）に駆動信号を提供するドライバ１１０、１１５、スイッチ保護抵抗１２０、ＥＳＤ検出器１３０、クランプ回路１４０、及び内部回路１５０を含む。ここで、スイッチ保護抵抗１２０、ＥＳＤ検出器１３０、クランプ回路１４０、ダイオードＤ１、Ｄ２等は静電保護回路として通称される。
パッド（Ｐａｄ）にはドライバ１１０、１１５、スイッチ保護抵抗１２０とダイオードＤ１、Ｄ２とが連結される。第１ダイオードＤ１はパッド（Ｐａｄ）と第１電源電圧ＶＤＤ１とが提供される電源ラインの間に順方向に連結される。第２ダイオードＤ２はパッド（Ｐａｄ）と第２電源電圧ＶＤＤ２とが提供される電源ラインの間に逆方向に連結される。ここで、第１電源電圧ＶＤＤ１は、例えば、正の電圧である。一方、第２電源電圧ＶＤＤ２は接地レベルや負の電圧（Ｎｅｇａｔｉｖｅ ｖｏｌｔａｇｅ）として提供される。

パッド（Ｐａｄ）を通じて大量の正電荷が流れ込む場合、第１ダイオードＤ１がターンオンすることによって流れ込んだ正電荷は第１電源電圧ＶＤＤ１が提供される電源ラインに伝達される。そうすると、クランプ回路１４０のような静電保護回路によって正電荷は第２電源電圧ＶＤＤ２ラインに放電される。パッド（Ｐａｄ）を通じて大量の負電荷が流れ込む場合には反対に第２ダイオードＤ２がターンオンされて静電気による衝撃から内部回路１５０が保護される。

ドライバ１１０、１１５は駆動信号ＤＲＶに応答してパッド（Ｐａｄ）の電圧レベルをプルアップ（Ｐｕｌｌ−ｕｐ）又はプルダウン（Ｐｕｌｌ−ｄｏｗｎ）する構造を提供する。しかし、ドライバ１１０、１１５はパッド（Ｐａｄ）を通じてデータを伝送する方式によって多様な構造に提供される。即ち、半導体装置１００の信号方式がシングルレベル信号（ＣＭＯＳ Ｓｉｇｎａｌ）方式であるか、又は低電圧差分信号ＬＶＤＳのような差分信号方式（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌ）方式であることによってドライバ１１０、１１５の構造は変えられる。

最近の高解像度のモバイルディスプレイを駆動するディスプレイドライバＩＣ（ＤＤＩ）では信号のレベルが低くなる反面、高い雑音マージンが要求されている。即ち、相対的に低い電圧で信号が伝送されるが、信号の開眼（Ｅｙｅ Ｏｐｅｎｉｎｇ）は向上されなければならない。したがって、伝達される信号の信頼性を向上するために信号のタイミング条件に該当するスルーレート（Ｓｌｅｗ Ｒａｔｅ）要求条件は厳格になっている。即ち、信号を伝達する時にパッド（Ｐａｄ）の終端インピーダンスに対する要求条件が厳格になっている。

スイッチ保護抵抗１２０はパッド（Ｐａｄ）と第２ドライバ１１５との間に提供される。スイッチ保護抵抗１２０は大きくスイッチ素子（Ｓｗｉｔｃｈ Ｅｌｅｍｅｎｔ）と保護抵抗（Ｐｒｏｔｅｃｔ Ｒｅｓｉｓｔｏｒ）とで構成される。スイッチ素子は、例えば、保護抵抗Ｒｐと並列に連結される高電圧トランジスタ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）である。以下、スイッチ素子をスイッチトランジスタ（Ｓｗｉｔｃｈ Ｔｒａｎｓｉｓｔｏｒ）と称する。例示的に図面ではスイッチトランジスタＭＮ＿ＳはＮＭＯＳトランジスタとして説明する。しかし、スイッチトランジスタＭＮ＿ＳはＰＭＯＳトランジスタであるか、多様なスイッチング機能を具備する少なくとも１つの素子で構成してもよい。

保護抵抗ＲｐはＥＳＤイベントが発生すれば、第２ドライバ１１５に流れ込む電流量を制御する。例えば、保護抵抗Ｒｐは第２ドライバ１１５のＮＭＯＳトランジスタに流れ込む電流量を制限する。保護抵抗Ｒｐのレベルは第２ドライバ１１５の電流又は電圧の限界値を参照して決定される。
ＥＳＤ検出器１３０はパッド（Ｐａｄ）を通じて発生するＥＳＤイベントを感知してスイッチ保護抵抗１２０を制御するためのスイッチ制御信号ＲＳＷを生成する。正常動作（Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎ）の時、ＥＳＤ検出器１３０はスイッチ保護抵抗１２０のスイッチトランジスタＭＮ＿Ｓをターンオン状態に維持する。したがって、正常状態で保護抵抗ＲｐはスイッチトランジスタＭＮ＿Ｓによってバイパス（Ｂｙｐａｓｓ）される。しかし、ＥＳＤ検出器１３０は静電気による大量の電荷が流れ込む時、第１電源電圧ＶＤＤ１の電位上昇を感知する。そして、第１電源電圧ＶＤＤ１の上昇レベルが基準値以上に増加する時点にスイッチ保護抵抗１２０のスイッチトランジスタＭＮ＿Ｓをターンオフ（Ｔｕｒｎ−Ｏｆｆ）させる。即ち、ＥＳＤ検出器１３０はＥＳＤイベントが発生すれば、スイッチ制御信号ＲＳＷを通じてパッド（Ｐａｄ）と第２ドライバ１１５との間には保護抵抗Ｒｐが連結されるようにスイッチトランジスタＭＮ＿Ｓをスイッチングする。

クランプ回路１４０はＥＳＤイベントによって発生する電源電圧ＶＤＤ１、ＶＤＤ２端の非正常的な変化を感知して放電経路を形成するか、又は遮断する。クランプ回路１４０は例えば、電源電圧ＶＤＤ１、ＶＤＤ２のレベルが非正常的に高くなるか、或いは低くなる場合、電源電圧ラインの間に提供されるスイッチングをターンオン（Ｔｕｒｎ−Ｏｎ）する。このようなクランプ回路１４０の動作によって内部回路１５０に加える電圧又は電流衝撃をクランプ回路１４０が迂回させて内部回路１５０を保護することができる。

内部回路１５０は実質的に半導体装置１００の内部演算を通じてデータを生成するか、或いは、外部から提供されるデータを処理する回路である。即ち、内部回路１５０は多様な演算を通じて出力されるデータを外部へ伝達するために駆動信号ＤＲＶを生成する。しかし、内部回路１５０の特性と本発明との関連性は少ないので、内部回路１５０に対する具体的な説明は省略する。

以上で説明したスイッチ保護抵抗を具備する半導体装置１００によれば、パッド（Ｐａｄ）を駆動するための第２ドライバ１１５に対する保護機能を強化することができる。正常動作の時には、保護抵抗ＲｐはスイッチトランジスタＭＮ＿Ｓによってバイパス（Ｂｙｐａｓｓ）される。しかし、ＥＳＤイベントの時にはスイッチトランジスタＭＮ＿Ｓが遮断され、保護抵抗Ｒｐがパッド（Ｐａｄ）と第２ドライバ１１５との間に連結される。したがって、第２ドライバ１１５に流れ込む電流量が制限できるので、高い保護性能を提供することができる。

一方、正常動作時には保護抵抗Ｒｐが選択されないので、保護抵抗Ｒｐの大きさは全体的な終端抵抗に影響を及ばない。したがって、保護抵抗Ｒｐの大きさはＥＳＤ保護機能に着目して十分に大きく製造することができる。

図２は図１のスイッチ保護抵抗の他の実施形態を簡略に示す回路図である。図２を参照すれば、スイッチ保護抵抗１２０’はトランジスタＭＮ＿Ｓ、第１保護抵抗Ｒｐ＿０、及び第２保護抵抗Ｒｐ＿１を含む。
第１保護抵抗Ｒｐ＿０は正常動作の時、最適の動作条件を提供するレベルに設定される。即ち、半導体装置１００（図１参照）の正常動作の時、スイッチ制御信号ＲＳＷは活性化され、スイッチトランジスタＭＮ＿Ｓはターンオンされる。そうすると、実質的にパッド（Ｐａｄ）と第２ドライバ１１５との間には第１保護抵抗Ｒｐ＿０のみが電気的な経路を形成する。第１保護抵抗Ｒｐ＿０は第２ドライバ１１５の駆動条件を最適化したレベルで提供される。又は、第１保護抵抗Ｒｐ＿０はパッド（Ｐａｄ）の終端抵抗値を最適化する値に提供してもよい。図示しなかったが、パッド（Ｐａｄ）には終端抵抗値を設定する回路が連結されてもよい。この時、第１保護抵抗Ｒｐ＿０の大きさは設定された終端抵抗値と組合されて最適の駆動条件を提供するためのレベルに提供される。

第２保護抵抗Ｒｐ＿１はＥＳＤイベントの発生の時にスイッチ制御信号ＲＳＷによってスイッチトランジスタＭＮ＿Ｓがターンオフされることによって選択される。そうすると、パッド（Ｐａｄ）と第２ドライバ１１５との間には第１保護抵抗Ｒｐ＿０と第２保護抵抗Ｒｐ＿１とが直列に連結される。したがって、ＥＳＤイベントの時に、パッド（Ｐａｄ）から第２ドライバ１１５に流れ込む衝撃電流の大きさを大幅に減らすことができる。第２保護抵抗Ｒｐ＿１の大きさは正常動作での条件を考慮する必要が無い。したがって、第２ドライバ１１５を構成する素子の保護に着目して第２保護抵抗Ｒｐ＿１の大きさを設定する。

スイッチ制御信号ＲＳＷによってスイッチトランジスタＭＮ＿Ｓは第２保護抵抗Ｒｐ＿１を選択するか、或いはバイパスさせる。即ち、正常動作の時にはスイッチ制御信号ＲＳＷはスイッチトランジスタＭＮ＿Ｓをターンオンさせてパッド（Ｐａｄ）と第２ドライバ１１５との間を最適の抵抗値である第１保護抵抗Ｒｐ＿０が連結されるように設定する。一方、ＥＳＤイベントでスイッチ制御信号ＲＳＷはスイッチトランジスタＭＮ＿Ｓをターンオフさせてパッド（Ｐａｄ）と第２ドライバ１１５との間を合成抵抗値（Ｒｐ＿０＋Ｒｐ＿１）が連結されるように設定する。

以上ではスイッチ保護抵抗１２０’の他の実施形態が説明されたが、スイッチ保護抵抗１２０の構成は図示された回路のみに制限されない。即ち、スイッチ保護抵抗１２０はスイッチ制御信号ＲＳＷにしたがって抵抗値が可変する多様な可変抵抗素子を含む。即ち、スイッチ保護抵抗１２０はスイッチ制御信号ＲＳＷにしたがって理想的にはゼロ抵抗（０Ω）から第２ドライバ１１５に対する保護機能が保障される十分に大きい抵抗値に可変される多様な構成で提供される。

図３は図１の半導体装置の静電保護回路の構成を具体的に示す回路図である。図３を参照すれば、半導体装置２００はパッド（Ｐａｄ）に駆動信号を提供するドライバ２１０、２１５、スイッチ保護抵抗２２０、及びＥＳＤ検出器２３０を含む。パッド（Ｐａｄ）とダイオードＤ１、Ｄ２とは先に説明した図１のそれと同一である。したがって、これらに対する具体的な説明は省略する。

ドライバ２１０、２１５は駆動信号ＤＲＶに応答してパッド（Ｐａｄ）の電圧レベルをプルアップ（Ｐｕｌｌ−ｕｐ）又はプルダウン（Ｐｕｌｌ−ｄｏｗｎ）する高電圧トランジスタ（ＨｉｇｈＶｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）として提供される。第１ドライバ２１０は駆動信号ＤＲＶにしたがって第１電源電圧ＶＤＤ１にパッド（Ｐａｄ）をプルアップする。例えば、第１ドライバ２１０はＰＭＯＳタイプで形成されるトランジスタＭＰ１である。第２ドライバ２１５は駆動信号ＤＲＶにしたがって第２電源電圧ＶＤＤ２にパッド（Ｐａｄ）をプルダウン（Ｐｕｌｌ−ｄｏｗｎ）する。例えば、第２ドライバ２１５はＮＭＯＳタイプで形成されるトランジスタＭＮ１である。しかし、第１ドライバ２１０と第２ドライバ２１５とのトランジスタタイプは上述した例のみに制限されない。

スイッチ保護抵抗２２０はパッド（Ｐａｄ）と第２ドライバ２１５との間に提供される。スイッチ保護抵抗２２０は保護抵抗Ｒｐと、保護抵抗Ｒｐに並列に連結される高電圧トランジスタ（ＮＭＯＳ Ｔｒａｎｓｉｓｔｏｒ）を含む。例示的に、図面ではスイッチトランジスタＭＮ＿ＳはＮＭＯＳトランジスタとして説明する。しかし、スイッチトランジスタＭＮ＿ＳはＰＭＯＳトランジスタであるか、或いは多様なスイッチング機能を具備する構成で提供してもよい。

保護抵抗ＲｐはＥＳＤイベントが発生すれば、第２ドライバ２１５に流れ込む電流量を制御する。例えば、保護抵抗Ｒｐは第２ドライバ２１５のＮＭＯＳトランジスタＭＮ１に流れ込む電流量を制限する。保護抵抗Ｒｐのレベルは第２ドライバ２１５の電流又は電圧の限界値を参照して決定される。

ＥＳＤ検出器２３０はパッド（Ｐａｄ）を通じて発生するＥＳＤイベントを感知してスイッチ保護抵抗２２０を制御するためのスイッチ制御信号ＲＳＷを生成する。ＥＳＤ検出器２３０は第１電源電圧ＶＤＤ１のレベルの上昇の時に、遅延された時点で検出信号／ＲＳＷを生成するためのＲＣ回路Ｒ１、Ｃ１、ＰＭＯＳトランジスタＭＰ３、第２抵抗Ｒ２を含む。そして、ＥＳＤ検出器２３０は検出信号／ＲＳＷを反転してスイッチ制御信号ＲＳＷとして生成するインバータ（Ｉｎｖｅｒｔｅｒ）として動作するトランジスタＭＰ２、ＭＮ２を含む。

ＥＳＤ検出器２３０は第１電源電圧ＶＤＤ１の非正常的な電圧上昇を検出してスイッチトランジスタＭＮ＿Ｓを遮断する。このような機能のためにＥＳＤ検出器２３０は第１抵抗Ｒ１と第１キャパシタＣ１とが直列に連結されるＲＣ回路を含む。ＲＣ回路は第１電源電圧ＶＤＤ１の急激な電位上昇に対して時定数（τ＝Ｒ１ＸＣ１）に対応する遅延された電位をＰＭＯＳトランジスタＭＰ３のゲートに提供する。即ち、ＲＣ回路は低域フィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）の役割を遂行して、急激な電位上昇に対して遅延効果を提供する。

正常動作の時、ＥＳＤ検出器２３０はスイッチトランジスタＭＮ＿Ｓをターンオンさせるスイッチ制御信号ＲＳＷを生成する。直流と看做される第１電源電圧ＶＤＤ１によって第１キャパシタＣ１は遮断状態にモデリングされる。したがって、ＰＭＯＳトランジスタＭＰ３はターンオフ状態を維持する。そうすると、ＰＭＯＳトランジスタＭＰ３のソース端の電圧に対応する検出信号／ＲＳＷはローレベルを維持する。検出信号／ＲＳＷの反転信号に対応するスイッチ制御信号ＲＳＷはハイレベルで提供されることによってスイッチトランジスタＭＮ＿Ｓはターンオン状態を維持する。

ＥＳＤイベントの時に第１電源電圧ＶＤＤ１の急激な電位上昇に対して、ＰＭＯＳトランジスタＭＰ３は最初一定の区間の間にターンオン状態を維持する。そして、ＭＯＳトランジスタＭＰ３はゲートに伝達される電位が一定のレベル以上に増加すれば、ターンオフされる。そうすると、検出信号／ＲＳＷは０Ｖ又は接地レベルに減少する。

上述したように検出信号／ＲＳＷが上昇する区間で反転されたスイッチ制御信号ＲＳＷが接地レベルに維持される区間が発生される。この時、スイッチトランジスタＭＮ＿Ｓはターンオフされ、保護抵抗Ｒｐがパッド（Ｐａｄ）と第２ドライバ２１５との間に連結される。即ち、ＥＳＤイベントが発生し、第１電源電圧ＶＤＤ１のレベルが急激に上昇する時点でスイッチトランジスタＭＮ＿Ｓがターンオフされて第２ドライバ２１５に流れ込まれる急激な衝撃電流を制限することができる。このようなＥＳＤ検出器２３０及びスイッチトランジスタＭＮ＿Ｓの動作は後述する図５乃至図６で詳細に説明される。

以上で、本発明のＥＳＤ検出器２３０はＲＣ回路による遅延区間の間にスイッチトランジスタＭＮ＿Ｓをターンオフさせることができる制御信号ＲＳＷを生成する。したがって、第１電源電圧ＶＤＤ１のレベルが急激に上昇するＥＳＤイベントの初期に保護抵抗Ｒｐによる第２ドライバ２１５の保護が可能である。

図４Ａ及び図４Ｂは各々図３の第１ドライバ２１０及び第２ドライバ２１５の他の例を示す回路図である。
図４Ａを参照すれば、他の実施形態による第１ドライバ２１０’はドレイン−ソース端が直列に連結される複数のＰＭＯＳトランジスタＭＰ１＿１〜ＭＰ１＿ｉで構成される。複数のＰＭＯＳトランジスタＭＰ１＿１〜ＭＰ１＿ｉの各々のゲートは駆動信号ＤＲＶと連結される。このような構造はパッド（Ｐａｄ）に出力されるプルアップ電圧のレベルを制御するために使用される。即ち、第１ドライバ２１０’は少なくとも２つのＰＭＯＳトランジスタで構成できることを示している。

図４Ｂを参照すれば、他の実施形態による第２ドライバ２１５’はドレイン−ソース端が直列に連結される複数のＮＭＯＳトランジスタＭＮ１＿１〜ＭＮ１＿ｊで構成される。複数のＮＭＯＳトランジスタＭＮ１＿１〜ＭＮ１＿ｊの各々のゲートは駆動信号ＤＲＶによって制御される。即ち、第２ドライバ２１５’は少なくとも２つのＮＭＯＳトランジスタで構成できることを示している。
ここで、第１ドライバ２１０’及び第２ドライバ２１５’を構成する複数のＰＭＯＳトランジスタＭＰ１＿１〜ＭＰ１＿ｉ又は複数のＮＭＯＳトランジスタＭＮ１＿１〜ＭＮ１＿ｊは高電圧トランジスタ（Ｈｉｇｈ ｖｏｌｔａｇｅ ｔｒａｎｓｉｓｔｏｒ）で構成されてもよい。

図５は図３の回路図に対して正常動作の時とＥＳＤイベントの時とに形成される電流経路を示す回路図である。図５を参照すれば、正常動作の時にはスイッチトランジスタＭＮ＿Ｓを経由してパッド（Ｐａｄ）と第２ドライバ２１５を構成するＮＭＯＳトランジスタＭＮ１とが連結される。そして、ＥＳＤイベントが発生すれば、保護抵抗Ｒｐによってパッド（Ｐａｄ）と第２ドライバ２１５とを構成するＮＭＯＳトランジスタＭＮ１が連結される。

先ず、正常動作の時、電源電圧ＶＤＤ１、ＶＤＤ２は一定なレベルに維持される。したがって、ドライバ２１０、２１５によってセットアップされるパッド（Ｐａｄ）の電位は第１電源電圧ＶＤＤ１より低く、第２電源電圧ＶＤＤ２よりも高い。このような条件でパッド（Ｐａｄ）と電源電圧ＶＤＤ１、ＶＤＤ２ラインとの間に位置するダイオードＤ１、Ｄ２は逆方向バイアスを維持する。

上述した正常動作条件の下で、ＥＳＤ検出器２３０はハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）のスイッチ制御信号ＲＳＷを出力する。さらに詳細に説明すれば、次の通りである。第１電源電圧ＶＤＤ１の一端に連結される第１抵抗Ｒ１と第１キャパシタＣ１で構成されるＲＣ回路によって第１ノードＮ１の電圧は第１電源電圧ＶＤＤ１に維持される。直流バイアス状態で第１キャパシタＣ１は遮断状態と看做されるためである。したがって、ＰＭＯＳトランジスタＭＰ３はターンオフ（Ｔｕｒｎ−ｏｆｆ）状態に維持される。結局、ＰＭＯＳトランジスタＭＰ３のドレイン端に該当する第２ノードＮ２のレベルは第２電源電圧ＶＤＤ２と同一のレベルに維持される。

ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とで構成されるインバータ回路によって第２ノードＮ２の論理レベルは反転される。そして、反転された論理レベルはスイッチ制御信号ＲＳＷとして出力される。結局、スイッチ制御信号ＲＳＷは正常動作の時、ハイレベル（Ｈｉｇｈ ｌｅｖｅｌ）を維持する。
スイッチ制御信号ＲＳＷがハイレベルに提供されることによって、スイッチトランジスタＭＮ＿Ｓはターンオン状態を維持する。結局、正常動作の時に保護抵抗Ｒｐによる経路は遮断され、スイッチトランジスタＭＮ＿Ｓによる経路のみが活性化される。正常動作の時、パッド（Ｐａｄ）と第２ドライバ２１５との間には実質的に抵抗が存在しなくなる。このような正常動作の時に、パッド（Ｐａｄ）と第２ドライバ２１５との間の電流経路は参照符号(1)で表示されている。

一方、ＥＳＤイベントの時にはパッド（Ｐａｄ）を通じて流れ込む静電気によってパッド電位が第１電源電圧ＶＤＤ１より高くなる。したがって、第１ダイオードＤ１がターンオンされ、急激な電荷がパッド（Ｐａｄ）から第１電源電圧ＶＤＤ１ラインに流れ込む。このようなＥＳＤイベントの時に発生する流入電流が参照符号(2)に表示されている。したがって、第１電源電圧ＶＤＤ１のレベルは急激に上昇する。

このようなＥＳＤイベントの状況で、第１電源電圧ＶＤＤ１の電位が急激に上昇する時点でＥＳＤ検出器２３０はローレベル（Ｌｏｗ Ｌｅｖｅｌ）のスイッチ制御信号ＲＳＷを出力する。即ち、ＥＳＤ検出器２３０は急激に上昇する第１電源電圧ＶＤＤ１のレベルを検出して一定の区間の間にスイッチトランジスタＭＮ＿Ｓをターンオフさせる。さらに詳細に説明すれば、次の通りである。

ＥＳＤイベントが発生する時に、サージ（Ｓｕｒｇｅ）のような形態で第１電源電圧ＶＤＤ１が上昇する。この時、第１抵抗Ｒ１と第１キャパシタＣ１とで構成されるＲＣ回路によって第１電源電圧ＶＤＤ１が一定の時間（例えば、時定数）の間に遅延された形態で第１ノードＮ１の電圧がセットアップされる。即ち、一定の時間の間に第１ノードＮ１の電圧はローレベルに維持された後、上昇する。第１ノードＮ１のローレベル区間の間に、ＰＭＯＳトランジスタＭＰ３はターンオン状態に維持される。

そうすると、第２ノードＮ２の電圧はＰＭＯＳトランジスタＭＰ３がターンオンされる区間の間に、ハイレベルに上昇する。結局、第２ノードＮ２の電圧がハイレベルに存在する時間の間にスイッチ制御信号ＲＳＷはローレベルに維持される。即ち、ＥＳＤイベントのトリガ時点から一定の時間の間にスイッチ制御信号ＲＳＷはローレベルに維持され、スイッチトランジスタＭＮ＿Ｓはターンオフされる。そうすると、スイッチ制御信号ＲＳＷがローレベルに維持される一定の時間の間に、パッド（Ｐａｄ）と第２ドライバ２１５との間には保護抵抗Ｒｐが存在するようになる。したがって、第２ドライバを構成するＮＭＯＳトランジスタＭＮ１に流れ込む衝撃電流の量を画期的に減らすことができる。このような衝撃電流が流れる電流経路が参照符号(3)に図示されている。

図６Ａ及び図６Ｂは各々図５の回路で正常動作の時とＥＳＤイベントの時との電源電圧とノードの電圧を示すタイミング図である。
図６Ａを参照すれば、正常動作の時に、第１電源電圧ＶＤＤ１は一定なレベルＶＤＤ＿ｍａｘに維持される。したがって、第１電源電圧ＶＤＤ１の一端に連結される第１抵抗Ｒ１と第１キャパシタＣ１とで構成されるＲＣ回路によって、第１ノードＮ１の電圧は第１電源電圧ＶＤＤ１と同一のレベルＶＤＤ＿ｍａｘに維持される。直流バイアス状態で第１キャパシタＣ１は遮断状態と看做されるためである。したがって、ＰＭＯＳトランジスタＭＰ３はターンオフ（Ｔｕｒｎ−ｏｆｆ）状態に維持される。結局、ＰＭＯＳトランジスタＭＰ３のドレイン端に該当する第２ノードＮ２のレベルは第２電源電圧ＶＤＤ２と同一のレベルに維持される。

ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とで構成されるインバータ回路によって第２ノードＮ２の論理レベルは反転される。そして、反転された論理レベルはスイッチ制御信号ＲＳＷとして出力される。結局、スイッチ制御信号ＲＳＷは正常動作の時に第１電源電圧端ＶＤＤ１に形成される電圧ＶＤＤ＿ｍａｘがＰＭＯＳトランジスタＭＰ２のドレイン−ソース（Ｄｒａｉｎ−Ｓｏｕｒｃｅ）の電圧降下（ΔＶ）に制限された程度の電位に対応するようになる。結局、スイッチトランジスタＭＮ＿Ｓはターンオン状態を維持する。

図６Ｂを参照してＥＳＤイベントの状況で本発明のＥＳＤ保護回路の動作が説明される。
Ｔ０時点で、パッド（Ｐａｄ）を通じて大容量の静電荷が半導体装置に流れ込むと仮定する。そうすると、パッド（Ｐａｄ）と第１電源電圧ＶＤＤ１ラインとの間に具備される第１ダイオードＤ１がターンオンされる。そうすると、第１電源電圧ＶＤＤ１を供給するラインの電位もともに急激に上昇するようになる。このような第１電源電圧ＶＤＤ１の電位上昇の形態を図示されたタイミング図に示している。第１電源電圧ＶＤＤ１の上昇にも拘らず第１ノードＮ１の電位は一定の遅延されたＴ２時点から上昇する。なぜならば、第１抵抗Ｒ１と第１キャパシタＣ１とで構成されるＲＣ回路によって第１電源電圧ＶＤＤ１が一定の時間（例えば、時定数τ）の間に遅延されて第１ノードＮ１の電圧にセットアップされるためである。即ち、一定の時間（時定数τ）の間に第１ノードＮ１の電圧はローレベルに維持された後、上昇するようになる。

第１ノードＮ１のレベルがローレベルに維持されるＴ０時点からＴ２時点までは結局ＰＭＯＳトランジスタＭＰ３はターンオン状態に維持される。したがって、第２ノードＮ２の電位はＴ０時点から上昇する。しかし、第２ノードＮ２の電位はＴ１時点に到達してハイレベルとして看做されるものと仮定する。即ち、インバータのＰＭＯＳトランジスタＭＰ２はゲート電圧がＶ２以上でターンオフされるものと仮定する。そうすると、Ｔ０時点からＴ１時点まではＰＭＯＳトランジスタＭＰ３、ＭＰ２が同時にターンオンされ、結果的にスイッチトランジスタＭＮ＿Ｓもターンオンされる。しかし、Ｔ０時点からＴ１時点までの過度状態の間に、スイッチ制御信号ＲＳＷのレベルが十分にセットアップされないので、スイッチトランジスタＭＮ＿Ｓはターンオフ状態に維持されることもある。このような動作条件はＲＣ回路の時定数の大きさにしたがって調整される。

Ｔ１時点で、第２ノードＮ２のレベルがＰＭＯＳトランジスタＭＰ２を遮断可能であるレベルＶ２に到達する。そうすると、ＰＭＯＳトランジスタＭＰ２がターンオフされ、スイッチ制御信号ＲＳＷはローレベルに維持される。スイッチ制御信号ＲＳＷがローレベルに維持される区間はＰＭＯＳトランジスタＭＰ２が遮断状態に維持されるＴ３時点までである。ＰＭＯＳトランジスタＭＰ２がターンオフされる区間Ｔ１〜Ｔ３の間に、スイッチトランジスタＭＮ＿Ｓもターンオフ状態に維持される。したがって、Ｔ１時点からＴ３時点まで、保護抵抗Ｒｐがパッド（Ｐａｄ）と第２ドライバ２１５との間に連結される。結局、パッド（Ｐａｄ）に流れ込む静電気による大電流は保護抵抗Ｒｐによってある程度制限される。したがって、第２ドライバ２１５を構成するＮＭＯＳトランジスタＭＮ１の保護機能が活性化される。

Ｔ２時点から第１ノードＮ１の電位が上昇する。そして、第１ノードＮ１の電位はＴ３時点でＰＭＯＳトランジスタＭＰ３をターンオフさせることができるレベルＶ１に到達する。ここで、電圧のレベルＶ１、Ｖ２は同一のレベルであってもよく、異なるレベルであってもよい。ＰＭＯＳトランジスタＭＰ３がターンオフされれば、第２ノードＮ２の電位は接地レベルに下降する。そうすると、再びスイッチ制御信号ＲＳＷのレベルは上昇し、スイッチトランジスタＭＮ＿Ｓはターンオンされる。しかし、この時点からはクランプ回路１４０（図１参照）のような保護装置が活性化されてパッド（Ｐａｄ）を通じて流れ込んだ電荷に対する放電が開始される。
以上で正常動作の時及びＥＳＤイベントの時の、本発明のＥＳＤ検出器２３０及びスイッチトランジスタＭＮ＿Ｓの動作を簡略に説明した。

図７は本発明の第２実施形態による静電保護回路を示す回路図である。図７を参照すれば、静電保護回路３００は図３の静電保護回路２００とスイッチ保護抵抗２２０との位置を除ければ、同一である。即ち、静電保護回路３００のスイッチ保護抵抗２２０は図示したようにパッド（Ｐａｄ）とドライバ３１０、３１５との間に位置してもよい。
正常動作の時、ＥＳＤ検出器３３０によってスイッチ制御信号ＲＳＷはハイレベルに出力される。ＥＳＤ検出器３３０の動作は先に説明された図３のＥＳＤ検出器２３０の動作と同一である。したがって、正常動作の時にはスイッチトランジスタＭＮ＿Ｓはターンオンされる。一方、パッド（Ｐａｄ）を通じて静電気が流れ込むＥＳＤイベントの時に、スイッチトランジスタＭＮ＿Ｓはターンオフされる。したがって、パッド（Ｐａｄ）の電位が急激に上昇する時点で保護抵抗Ｒｐによって第２ドライバ３１５に流れ込む電流は制限される。

図８は本発明の第３実施形態による静電保護回路を示す回路図である。図８を参照すれば、本発明の静電保護回路４００は高域フィルタ（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）の形態にＲＣ回路が構成されるＥＳＤ検出器４３０を含む。
ここで、ドライバ４１０、４１５、スイッチ保護抵抗４２０、パッド（Ｐａｄ）、及びダイオードＤ１、Ｄ２の構成は図３のそれと実質的に同一である。したがって、これらに対する説明は省略する。

ＥＳＤ検出器４３０は高域フィルタとして動作するＲＣ回路を含む。ＲＣ回路の第１抵抗Ｒ１は第２電源電圧ＶＤＤ２側に連結され、第１キャパシタＣ１は第１電源電圧ＶＤＤ１側に連結される。したがって、第３ノードＮ３側には第１電源電圧ＶＤＤ１の交流成分が提供されると看做される。即ち、ＥＳＤ検出器４３０は第１電源電圧ＶＤＤ１の交流成分を第３ノードＮ３に伝達してＮＭＯＳトランジスタＭＮ３を制御する。

正常動作の時に、第３ノードＮ３の電圧は第２電源電圧ＶＤＤ２のレベルに維持される。なぜならば、正常動作の時に、一定なレベルに維持される第１電源電圧ＶＤＤ１は第１キャパシタＣ１によって第３ノードＮ３への伝達は遮断されると看做されるためである。したがって、正常動作の時に、ＮＭＯＳトランジスタＭＮ３がターンオフ状態を維持する。結果的に、第１電源電圧ＶＤＤ１は第２抵抗Ｒ２を経由してハイレベルのスイッチ制御信号ＲＳＷとして提供される。スイッチトランジスタＭＮ＿Ｓは正常動作モードで常にターンオン状態を維持する。正常動作の時に、保護抵抗Ｒｐは電流経路を形成できなくなる。正常動作の時に、パッド（Ｐａｄ）と第２ドライバ４１５との間には実質的に抵抗が存在しなくなる。

一方、ＥＳＤイベントの時にＥＳＤ検出器４３０は第１電源電圧ＶＤＤ１の急激な上昇を感知する。そして、第１電源電圧ＶＤＤ１の交流成分をフィルタリングしてＮＭＯＳトランジスタＭＮ３をターンオンさせる。ＮＭＯＳトランジスタＭＮ３がターンオンされれば、スイッチ制御信号ＲＳＷはローレベルに設定される。結局、スイッチトランジスタＭＮ＿ＳはＥＳＤイベントが発生する時点でターンオフされる。したがって、ＥＳＤイベント時点で、パッド（Ｐａｄ）と第２ドライバ４１５との間には保護抵抗Ｒｐによる電流経路のみが形成される。

上述した第３実施形態によれば、ＥＳＤ検出器４３０は高域フィルタで構成される。したがって、急激に増加する第１電源電圧ＶＤＤ１にしたがってローレベルに生成されるスイッチ制御信号ＲＳＷによってスイッチトランジスタＭＮ＿Ｓが遮断される。したがって、ＥＳＤイベントの時にパッド（Ｐａｄ）に流れ込む静電気による衝撃電流から第２ドライバ４１５を保護することができる。

図９Ａ及び図９Ｂは各々図８の静電保護回路４００の動作を簡略に示す図である。図９Ａは正常動作の時に、静電保護回路４００の各ノードの電圧を示し、図９ＢはＥＳＤイベントの時の電源電圧とノードの電圧とを示すタイミング図である。
図９Ａを参照すれば、正常動作の時に、第１電源電圧ＶＤＤ１は一定なレベルＶＤＤ＿ｍａｘに維持される。第３ノードＮ３のレベルは第２電源電圧ＶＤＤ２であるレベルＶＤＤ＿ｍｉｎに維持される。したがって、ローレベルの第３ノードＮ３の電位によってＮＭＯＳトランジスタＭＮ３はターンオフされる。結局、スイッチ制御信号ＲＳＷは第１電源電圧に提供される。このような条件で正常動作の時に、スイッチトランジスタＭＮ＿Ｓは常にターンオン状態を維持する。

図９Ｂを参照してＥＳＤイベントの状況で本発明の静電保護回路４００の動作が説明される。
Ｔ０時点で、パッド（Ｐａｄ）を通じて大容量の静電荷が半導体装置に流れ込む。そうすると、パッド（Ｐａｄ）と第１電源電圧ＶＤＤ１ラインとの間に具備される第１ダイオードＤ１がターンオンされる。この時、第１電源電圧ＶＤＤ１を供給するラインの電位もともに急激に上昇するようになる。このような第１電源電圧ＶＤＤ１の電位上昇の形態が図示されたタイミング図に示されている。第１電源電圧ＶＤＤ１の上昇にも拘らず、第３ノードＮ３の電位は一定の遅延されたＴ１時点から上昇する。なぜならば、第１抵抗Ｒ１と第１キャパシタＣ１とで構成されるＲＣ回路によって第１電源電圧ＶＤＤ１が一定の時間（例えば、時定数τ）の間に遅延されて第３ノードＮ３の電圧にセットアップされるためである。即ち、一定の時間（時定数τ）の間に第３ノードＮ３の電圧はローレベルに維持された後、上昇する。

第３ノードＮ３のレベルがローレベルに維持されるＴ０時点からＴ１時点までは結局、ＮＭＯＳトランジスタＭＮ３はターンオフ状態に維持される。したがって、スイッチ制御信号ＲＳＷは第１電源電圧ＶＤＤ１のレベル上昇とともにハイレベルに上昇する。したがって、Ｔ０時点からＴ１時点まではスイッチトランジスタＭＮ＿Ｓはターンオンされる。
Ｔ１時点で、第３ノードＮ３の電圧レベルが増加する。そうすると、ＮＭＯＳトランジスタＭＮ３がターンオンされる。ＮＭＯＳトランジスタＭＮ３のターンオン時点と共に、スイッチトランジスタＭＮ＿Ｓはターンオフされる。したがって、保護抵抗Ｒｐがパッド（Ｐａｄ）と第２ドライバ４１５との間に連結される。結局、パッド（Ｐａｄ）に流れ込む静電気による大電流は保護抵抗Ｒｐによってある程度制限される。したがって、第２ドライバ４１５を構成するＮＭＯＳトランジスタＭＮ１の保護機能が活性化される。
以上で正常動作の時及びＥＳＤイベントの時に、本発明のＥＳＤ検出器４３０及びスイッチトランジスタＭＮ＿Ｓの動作を簡略に説明した。

図１０は本発明の第４実施形態による静電保護回路を示す回路図である。図１０を参照すれば、静電保護回路５００は図８の静電保護回路４００とスイッチ保護抵抗５２０の位置を除ければ、同一である。即ち、静電保護回路５００のスイッチ保護抵抗５２０は図示したようにパッド（Ｐａｄ）とドライバ５１０、５１５との間に位置してもよい。
正常動作の時に、ＥＳＤ検出器５３０によってスイッチ制御信号ＲＳＷはハイレベルに出力される。ＥＳＤ検出器５３０の動作は先に説明された図８のＥＳＤ検出器４３０の動作と同一である。したがって、正常動作の時にはスイッチトランジスタＭＮ＿Ｓはターンオンされる。一方、パッド（Ｐａｄ）を通じて静電気が流れ込むＥＳＤイベントの時に、スイッチトランジスタＭＮ＿Ｓはターンオフされる。したがって、パッド（Ｐａｄ）の電位が急激に上昇する時点で保護抵抗Ｒｐによって第２ドライバ５１５に流れ込む電流は制限される。

図１１は図１０の第２ドライバの特性を簡略に示す電流−電圧特性曲線である。図１１を参照すれば、第２ドライバ５１５を構成するＮＭＯＳトランジスタＭＮ１はパッド（Ｐａｄ）に加えられるＥＳＤ電圧によって強いスナップバック（Ｓｔｒｏｎｇ Ｓｎａｐｂａｃｋ）特性を有する。したがって、ＮＭＯＳトランジスタＭＮ１はＥＳＤイベントの時に保護抵抗が無ければ、劣化されるか、或いは破壊される。

保護抵抗がない状況でパッド（Ｐａｄ）を通じてＥＳＤ電圧が印加されれば、ＮＭＯＳトランジスタＭＮ１のドレイン−ソース端の電圧Ｖ及び電流Ｉは増加し始める。しかし、ＮＭＯＳトランジスタＭＮ１のドレイン−ソース電圧Ｖがトリガ電圧ＶＴに到達すれば、電流Ｉは若干増加するが、電圧Ｖは減少する。このような現象をスナップバック（Ｓｎａｐｂａｃｋ）現象と称する。そして、スナップバック現象が発生した後に、ドレイン−ソース端の電圧Ｖがホールド電圧ＶＨまで減少すれば、ラッチアップ（Ｌａｔｃｈ−ｕｐ）が発生して電流Ｉは急激に増加する。このような現象を曲線Ｃ１に示している。この時、パッド（Ｐａｄ）に印加されたＥＳＤ電圧がホールド電圧ＶＨより高ければ、急激な衝撃電流によってＮＭＯＳトランジスタＭＮ１に損傷が発生する。

しかし、ＥＳＤイベントの時にパッド（Ｐａｄ）とＮＭＯＳトランジスタＭＮ１のドレイン端との間に相対的に大きい保護抵抗Ｒｐが挿入されれば、相対的に低い電圧がＮＭＯＳトランジスタＭＮ１に印加される。さらに、ＮＭＯＳトランジスタＭＮ１のチャンネルに流れる衝撃電流も減少する。このような本発明の実施形態による保護抵抗Ｒｐのスイッチングによって電流Ｉが減少される効果は曲線Ｃ２に示されている。

図１２は本発明の実施形態による半導体装置の構成を簡略に示すブロック図である。図１２を参照すれば、半導体装置１０００はパッド（Ｐａｄ）とＥＳＤ電流を放電するためのダイオードＤ１、Ｄ２、ＥＳＤ回路１２００、及び内部回路１１００を含む。
正常動作の時に、内部回路１１００は多様な演算の結果を出力するために出力パッド（Ｐａｄ）をプルアップ又はプルダウンするための駆動信号ＤＲＶを出力する。この時、ＥＳＤ保護回路１２００に含まれる駆動回路（Ｄｒｉｖｅｒ）は駆動信号ＤＲＶに応答してパッド（Ｐａｄ）をプルアップ又はプルダウンする。

ＥＳＤ回路１２００はＥＳＤイベントを検出するＥＳＤ検出器１２２０及びスイッチ保護抵抗１２４０を含む。スイッチ保護抵抗１２４０はスイッチ素子と保護抵抗Ｒｐとを含む。スイッチ保護抵抗１２４０はＥＳＤ検出器１２２０の制御にしたがってパッド（Ｐａｄ）と駆動回路（Ｄｒｉｖｅｒ）との間に保護抵抗Ｒｐを挿入するか、或いはバイパスさせる。正常動作の時に、ＥＳＤ検出器１２２０は第１電源電圧ＶＤＤ１又は第２電源電圧ＶＤＤ２のレベルを検出して保護抵抗Ｒｐがバイパスされるようにスイッチ保護抵抗１２４０を制御する。ＥＳＤイベントの時に、ＥＳＤ検出器１２２０は第１電源電圧ＶＤＤ１又は第２電源電圧ＶＤＤ２のレベルを検出してパッド（Ｐａｄ）と駆動回路（Ｄｒｉｖｅｒ）との間に保護抵抗Ｒｐが連結されるようにスイッチ保護抵抗１２４０を制御する。

図１３は本発明の実施形態によるディスプレイ装置を簡略に示すブロック図である。図１３を参照すれば、ディスプレイ装置２０００はディスプレイ駆動ＩＣ２１００とディスプレイパネル２２００とを含む。
ディスプレイ駆動ＩＣ２１００は映像データ（ＩＭＧ Ｄａｔａ）を受信して、パネルのゲートドライバやソースドライバを駆動するための駆動信号を生成する。しかし、サイズの大型化及び高解像度の画質の具現であるというモバイルトレンドにしたがってパネルの駆動信号に対するタイミング条件が段々厳格になる。特に、スルーレート（Ｓｌｅｗ ｒａｔｅ）に対する要求条件が厳格になることによって、出力パッド（Ｐａｄ）の終端インピーダンス調整が難しくなる。特に、ディスプレイパネル２２００のゲートドライバを駆動するためのゲート駆動信号ＧＤＲＶは高電圧が使用されなければならない。したがって、出力パッド（Ｐａｄ）をプルアップ又はプルダウンするためのドライバは高電圧トランジスタを使うしかなく、保護抵抗無しではＥＳＤ電圧に対する保護機能を具備できなくなる。

本発明のディスプレイ駆動ＩＣ２１００はＥＳＤ検出器２１２０及びスイッチ保護抵抗２１４０を含む。ＥＳＤ検出器２１２０は先に説明された図３又は図８のＥＳＤ検出器２３０、４３０と同様に構成されてもよい。即ち、正常動作の時に、ＥＳＤ検出器２１２０の制御にしたがってスイッチ保護抵抗２１４０はパッド（Ｐａｄ）とドライバとの間の電気抵抗を概ね０に近く維持することができる。そして、ＥＳＤイベントの時にはＥＳＤ検出器２１２０の制御にしたがってスイッチ保護抵抗２１４０はパッド（Ｐａｄ）とドライバとの間の保護抵抗Ｒｐが連結されるように制御される。したがって、正常動作の時には保護抵抗Ｒｐの大きさを考慮する必要がないので、保護能力を極大化できるレベルに保護抵抗Ｒｐを設定することができる。さらに、正常動作の時にパッド（Ｐａｄ）の終端インピーダンスは最小化されるので、本発明のディスプレイ駆動ＩＣ２１００は高い信頼度のゲート駆動信号ＧＤＲＶを出力することができる。

図１４は本発明の実施形態が適用されるデータ格納装置３０００を示す。図１４を参照すれば、データ格納装置３０００はメモリコントローラ３１００とメモリ装置３３００及び信号ラインで構成されるチャンネル３２１０、３２２０、３３３０を含む。
メモリコントローラ３１００はホスト（Ｈｏｓｔ）の読出し／書込み要請に応答してデータを書込み又は読み出すようにメモリ装置３３００を制御する。メモリコントローラ３１００はメモリ装置３３００とのデータの交換の時に高速のデータを伝送するためにストロボ信号ＤＱＳを使用することができる。

メモリ装置３３００は揮発性又は不揮発性格納装置を含む。メモリ装置３３００はメモリコントローラ３１００とストロボ信号（以下、ＤＱＳ信号）及び入出力データ（Ｉ／Ｏ Ｄａｔａ）を交換することができる。ＤＱＳ信号はＤＱＳチャンネル３２２０を通じて、入出力データはデータチャンネル３３３０を通じてメモリ装置３３００とメモリコントローラ３１００との間で交換される。ＤＱＳ信号は入出力データ（Ｉ／Ｏ ｄａｔａ）の論理値を決定するための基準時点を提供するための信号である。高速のデータを交換する時に、入出力データ（Ｉ／Ｏ Ｄａｔａ）の正確な判別時点をＤＱＳ信号を通じて提供することができる。

本発明のデータ格納装置３０００でも高速のデータを伝送するためにストロボ信号ＤＱＳを使用する。そして、このような信号のタイミング要求条件が段々厳格になっている。即ち、メモリコントローラ３１００の出力パッド（Ｐａｄ）に保護抵抗の大きさを減少させる必要性が高くなる。

本発明のメモリコントローラ３１００はＥＳＤ検出器３１２０とスイッチ保護抵抗３１４０とを含む。ＥＳＤ検出器３１２０は先に説明された図３又は図８のＥＳＤ検出器２３０、４３０と同様に構成してもよい。即ち、正常動作の時に、ＥＳＤ検出器３１２０の制御にしたがってスイッチ保護抵抗３１４０はパッド（Ｐａｄ）とドライバとの間の電気抵抗を概ね０に近く維持することができる。そして、ＥＳＤイベントの時にはＥＳＤ検出器３１２０の制御にしたがってスイッチ保護抵抗３１４０はパッド（Ｐａｄ）とドライバとの間の保護抵抗Ｒｐが連結されるように制御される。したがって、正常動作の時には保護抵抗Ｒｐの大きさを考慮する必要がないので、保護能力を極大化できるレベルに保護抵抗Ｒｐを設定することができる。一方、正常動作の時にパッド（Ｐａｄ）の終端インピーダンスは最小化されるので、本発明のメモリコントローラ３１００は高い信頼度の信号を出力することができる。

ＥＳＤ検出器３１２０とスイッチ保護抵抗３１４０とを含むメモリコントローラ３１００によってチャンネル３２１０、３２２０、３３３０への信号のローディング（Ｌｏａｄｉｎｇ）が明確になる。したがって、データ伝送に要求されるスルーレート（Ｓｌｅｗ ｒａｔｅ）のようなタイミング要求を充足させることができる。

本発明による半導体装置は多様な形態のパッケージを利用して実装される。例えば、本発明による半導体装置はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）等のようなパッケージを利用して実装することができる。

以上のように図面と明細書で最適の実施形態が開示された。ここで、特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が具現できるという点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定めなければならない。

１００ 半導体装置
１１０、２１０、３１０、４１０、５１０ 第１ドライバ
１１５、２１５、３１５、４１５、５１５ 第２ドライバ
１２０、２２０、３２０、４２０、５２０ スイッチ保護抵抗
１３０、２３０、３３０、４３０、５３０ ＥＳＤ検出器
１４０ クランプ回路
１５０ 内部回路
２００、３００、４００、５００ 静電保護回路
１１００ 内部回路
１２００ ＥＳＤ回路
１２２０ ＥＳＤ検出器
１２４０ スイッチ保護抵抗
２０００ ディスプレイ装置
２１００ ディスプレイ駆動ＩＣ
２１２０ ＥＳＤ検出器
２１４０ スイッチ保護抵抗
２２００ ディスプレイパネル
３０００ データ格納装置
３１００ メモリコントローラ
３１２０ ＥＳＤ検出器
３１４０ スイッチ保護抵抗
３２００ モリ装置

Claims (23)

1. 駆動信号に従ってパッド（Ｐａｄ）を第１電源電圧にプルアップする第１ドライバと、
   前記駆動信号に従って前記パッド（Ｐａｄ）を第２電源電圧にプルダウンする第２ドライバと、
   スイッチ制御信号に従って前記パッド（Ｐａｄ）と前記第２ドライバとの間の抵抗値を可変するスイッチ保護抵抗と、
   前記第１電源電圧又は前記第２電源電圧の交流成分のレベルを検出して前記スイッチ制御信号を生成するＥＳＤ検出器と、
   アノードが前記パッド（Ｐａｄ）に連結され、カソードが前記第１電源電圧を提供する電源ラインに連結される第１ダイオードと、
   カソードが前記パッド（Ｐａｄ）に連結され、アノードが前記第２電源電圧を提供する電源ラインに連結される第２ダイオードと、を備える半導体装置。
   
2. 前記スイッチ保護抵抗は、
   前記パッド（Ｐａｄ）と前記第２ドライバとの間に連結される保護抵抗と、
   前記保護抵抗に並列に連結され、前記スイッチ制御信号にしたがって前記保護抵抗をバイパスさせるスイッチトランジスタと、を含む請求項１に記載の半導体装置。
3. 前記スイッチトランジスタは、ＮＭＯＳ形態の高電圧トランジスタを含む請求項２に記載の半導体装置。
4. 前記ＥＳＤ検出器は、前記第１電源電圧の交流成分のレベルが基準値以上に増加する時点で前記スイッチトランジスタを遮断するように前記スイッチ制御信号を生成する請求項２に記載の半導体装置。
   
5. 前記ＥＳＤ検出器は、前記第１電源電圧の交流成分のレベルが許容された基準電圧内である場合には、前記スイッチトランジスタをターンオンさせるように前記スイッチ制御信号を生成する請求項４に記載の半導体装置。
   
6. 前記ＥＳＤ検出器は、前記第１電源電圧の交流成分に応答して前記スイッチ制御信号を生成する高域フィルタを含む請求項２に記載の半導体装置。
7. 前記ＥＳＤ検出器は、
   前記第１電源電圧の交流成分を通過させるＲＣ回路と、
   前記交流成分のレベルによって前記第１電源電圧又は前記第２電源電圧を前記スイッチ制御信号に伝達するＮＭＯＳトランジスタと、を含む請求項６に記載の半導体装置。
8. 前記ＥＳＤ検出器は、前記第１電源電圧の直流成分に応答して前記スイッチ制御信号を生成する低域フィルタを含む請求項２に記載の半導体装置。
9. 前記ＥＳＤ検出器は、
   前記第１電源電圧の交流成分を特定時間遅延させるＲＣ回路と、
   前記遅延された特定時間の間に前記スイッチトランジスタをターンオフさせるスイッチ制御信号を生成するＰＭＯＳトランジスタ及びインバータを含む請求項８に記載の半導体装置。
10. 前記第１ドライバは、前記駆動信号に応答して前記第１電源電圧に前記パッド（Ｐａｄ）をプルアップさせる少なくとも１つのＰＭＯＳトランジスタを含み、
    前記第２ドライバは、前記駆動信号に応答して前記第２電源電圧に前記パッド（Ｐａｄ）をプルダウンさせる少なくとも１つのＰＭＯＳトランジスタを含む請求項１に記載の半導体装置。
11. 前記スイッチ保護抵抗は、
    前記第１ドライバのＰＭＯＳトランジスタと前記第２ドライバのＮＭＯＳトランジスタの共通ドレインと前記パッドとの間に連結される保護抵抗と、
    前記保護抵抗に並列に連結され、前記スイッチ制御信号にしたがって前記保護抵抗をバイパスさせるスイッチトランジスタと、を含む請求項１に記載の半導体装置。
12. 前記スイッチ保護抵抗は、
    前記パッドに連結される第１保護抵抗と、
    前記第１保護抵抗と前記第１ドライバとの間に連結される第２保護抵抗と、
    前記第１保護抵抗に並列に連結され、前記スイッチ制御信号にしたがって前記第１保護抵抗をバイパスさせるスイッチトランジスタと、を含む請求項１に記載の半導体装置。
13. 前記スイッチ保護抵抗は、前記スイッチ制御信号に応答して前記保護抵抗の抵抗値が可変される請求項１に記載の半導体装置。
14. 駆動信号に従ってパッド（Ｐａｄ）を第１電源電圧又は第２電源電圧に駆動するドライバと、
    スイッチ制御信号に従って前記パッド（Ｐａｄ）と前記ドライバとの間に保護抵抗を連結するか、或いは前記保護抵抗をバイパスさせるスイッチ保護抵抗と、
    前記第１電源電圧又は前記第２電源電圧をモニターリングし、ＥＳＤイベントが発生すると、前記保護抵抗が前記パッド（Ｐａｄ）と前記ドライバとの間に連結されるように前記スイッチ制御信号を生成するＥＳＤ検出器と、
    アノードが前記パッド（Ｐａｄ）に連結され、カソードが前記第１電源電圧を提供する電源ラインに連結される第１ダイオードと、
    カソードが前記パッド（Ｐａｄ）に連結され、アノードが前記第２電源電圧を提供する電源ラインに連結される第２ダイオードと、を備える半導体装置。
    
15. 前記ＥＳＤ検出器は、前記第１電源電圧又は前記第２電源電圧の交流成分が一定のレベル以下に維持される正常動作のモードの時には前記保護抵抗がバイパスされるように前記スイッチ制御信号を生成する請求項１４に記載の半導体装置。
    
16. 前記スイッチ保護抵抗は、
    前記パッド（Ｐａｄ）と前記ドライバとの間に連結される保護抵抗と、
    前記保護抵抗に並列に連結され、前記スイッチ制御信号にしたがって前記保護抵抗をバイパスさせるスイッチトランジスタと、を含む請求項１４に記載の半導体装置。
17. 前記ドライバは、前記駆動信号に応答して前記第２電源電圧に前記パッド（Ｐａｄ）をプルダウンさせるＮＭＯＳトランジスタを含む請求項１４に記載の半導体装置。
18. 前記ＥＳＤ検出器は、前記第１電源電圧の交流成分をフィルタリングして前記スイッチ制御信号に提供する高域フィルタを含む請求項１４に記載の半導体装置。
19. 前記ＥＳＤ検出器は、前記第１電源電圧の直流成分をフィルタリングし、フィルタリングされた直流成分を反転して前記スイッチ制御信号に提供する低域フィルタを含む請求項１４に記載の半導体装置。
20. 前記第２電源電圧は、接地電圧や負の電圧に提供される請求項１４に記載の半導体装置。
21. パッドと、前記パッドを駆動するドライバと、アノードが前記パッドに連結されてカソードが第１電源電圧を提供する電源ラインに連結される第１ダイオードと、カソードが前記パッドに連結されてアノードが第２電源電圧を提供する電源ラインに連結される第２ダイオードと、を備える半導体装置の静電保護回路の動作方法であって、
    前記半導体装置の前記電源ラインの交流成分を検出する段階と、
    前記交流成分が特定レベル以上に上昇すると、前記交流成分を処理して前記パッドと前記ドライバとの間の電気抵抗値を高くするためのスイッチ制御信号を生成する段階と、
    前記スイッチ制御信号に従って前記パッドと前記ドライバとの間に保護抵抗が連結されるようにスイッチングする段階と、を含む動作方法。
    
22. 前記交流成分が基準値未満である場合、前記パッドと前記ドライバとの間には前記電気抵抗値が基準値より低いか、或いは短絡状態に維持される請求項２１に記載の動作方法。
    
23. 前記ドライバは、ＮＭＯＳトランジスタに形成される請求項２１に記載の動作方法。

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