JP2011176031A - 半導体装置 - Google Patents

Abstract

【課題】異なる電源系統から電源電圧を供給される出力回路と入力回路とを含む半導体装置において、ＥＳＤサージ電圧が出力回路を介して入力回路にそのまま印加されることによって入力回路が破壊されることを有効に抑制する。
【解決手段】半導体装置が、第１電源パッド１１と、第１接地パッド１２と、第１電源線１３と、第１接地線１４と、出力回路１５と、第２電源パッド２１と、第２接地パッド２２と、第２電源線２３と、第２接地線２４と、入力回路２５と、信号線２０と、メインＥＳＤ保護素子１６と、保護ダイオード対Ｄ１と、ＰＭＯＳトランジスタＰ２とを備えている。出力回路１５がＰＭＯＳトランジスタＰ３を含み、入力回路２５がＮＭＯＳトランジスタＮ１を含む。ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。
【選択図】図３

Description

本発明は、半導体装置に関し、特に、半導体装置の静電保護回路の構成に関する。

半導体装置は、電源電圧を供給する電源系が異なる複数の回路が同一のチップに集積化されて構成されることがある。このような場合、一般に、異なる電源系から電源電圧が供給される複数の電源パッドと、それぞれに対応して設けられた複数の接地パッドとが半導体装置に設けられる。

また、半導体装置には、一般に、外部パッドに印加されるＥＳＤ（electrostatic discharge）サージに対して内部回路を保護するために静電保護回路が搭載される。上述のような、電源電圧が異なる複数の回路が同一のチップに集積化された半導体装置では、電源パッドと接地パッドの対のそれぞれの間にＥＳＤ保護素子が接続され、これにより、ＥＳＤサージに対する内部回路の保護が行われる。

図１Ａは、電源系が異なる複数の回路と、それらを保護するための静電保護回路とを備えた半導体装置の構成の一般的な構成の例を示す回路図である。図１Ａの半導体装置は、第１電源パッド１１１と、第１接地パッド１１２と、第１電源線１１３と、第１接地線１１４と、出力回路１１５と、第２電源パッド１２１と、第２接地パッド１２２と、第２電源線１２３と、第２接地線１２４と、入力回路１２５とを備えている。出力回路１１５は、出力トランジスタとしてＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とを備えており、入力回路１２５は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えている。出力回路１１５と入力回路１２５とは、異なる電源系から電源電圧が供給される回路の間で信号を伝送するインターフェースを構成しており、信号線１２０で接続されている。

通常動作を行う場合、第１電源パッド１１１には第１の電源電圧ＶＤＤ１が供給され、第１接地パッド１１２には接地電圧が供給される。出力回路１１５及びそれに接続される内部回路（図示されない）は、第１の電源電圧ＶＤＤ１で動作する。一方、第２電源パッド１２１には第２の電源電圧ＶＤＤ２が供給され、第２接地パッド１２２には接地電圧が供給される。入力回路１２５及びそれに接続される内部回路（図示されない）は、第２の電源電圧ＶＤＤ２で動作する。

ＥＳＤサージに対する保護のために、ＥＳＤ保護素子１１６、１２６と、保護ダイオード対Ｄ１とが設けられている。ＥＳＤ保護素子１１６は、第１電源線１１３と第１接地線１１４の間に接続され、ＥＳＤ保護素子１２６は、第２電源線１２３と第２接地線１２４の間に接続されている。保護ダイオード対Ｄ１は、第１接地線１１４と第２接地線１２４の間に設けられている。通常動作時には、第１接地線１１４と第２接地線１２４とは、保護ダイオード対Ｄ１によって電気的に分離される。ＥＳＤ保護素子１１６、１２６、保護ダイオード対Ｄ１は、第１電源パッド１１１、第１接地パッド１１２、第２電源パッド１２１、及び第２接地パッド１２２にＥＳＤサージが印加されたときにそのＥＳＤサージを放電する経路となり、これにより、出力回路１１５、入力回路１２５及び他の回路を保護する役割を有している。

ＥＳＤ保護素子１１６、１２６として使用される典型的な素子は、オフトランジスタである。オフトランジスタとは、通常動作時に当該トランジスタがオフ状態になるようにゲートの電位が固定されたＭＯＳトランジスタのことであり、寄生バイポーラ動作によってＥＳＤサージを放電する。一般には、オフトランジスタとしてＮＭＯＳトランジスタが使用される場合には当該ＮＭＯＳトランジスタのドレインが電源線に接続され、ソースとゲートとが接地線に接続される。一方、オフトランジスタとしてＰＭＯＳトランジスタが使用される場合には当該ＰＭＯＳトランジスタのドレインが接地線に接続され、ゲートとソースが電源線に接続される。オフトランジスタは、そのドレインにＥＳＤサージが印加されると、寄生バイポーラ動作によってＥＳＤサージを放電する。このような原理により、オフトランジスタは、ＥＳＤ保護素子として有効に機能する。

図１Ａのような回路構成において発明者が注目する破壊モードは、互いに電源系統に属するパッド間にＥＳＤサージが印加された場合の破壊モードである。第１電源パッド１１１、第１接地パッド１１２、第２電源パッド１２１、及び第２接地パッド１２２に外部回路が接続されず、電源電圧が供給されない場合には、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３のゲートがフローティングであり、したがって、ＰＭＯＳトランジスタＰ３又はＮＭＯＳトランジスタＮ３がオン状態になることがある。

このような状態で、第１電源パッド１１１と第２接地パッド１２２の間に、第２接地パッド１２２を基準として正極性のＥＳＤサージが第１電源パッド１１１に印加されると、図１Ａに示されているように、第１電源線１１３、ＰＭＯＳトランジスタＰ３、及び、信号線１２０を経由して入力回路１２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加される。このストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、ＥＳＤ保護素子１１６のクランプ電圧Ｖ_ＥＳＤ１と保護ダイオード対Ｄ１のクランプ電圧Ｖ_ＥＳＤ２との和になるため相当に高く、ＮＭＯＳトランジスタＮ１が破壊される恐れがある。

また、図１Ｂに示されているように、第１電源パッド１１１と第２電源パッド１２１の間に、第２電源パッド１２１を基準として正極性のＥＳＤサージが第１電源パッド１１１に印加されると、第１電源線１１３、ＰＭＯＳトランジスタＰ３、及び、信号線１２０を経由して入力回路１２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加され、ＰＭＯＳトランジスタＰ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が印加される。このとき、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、ＥＳＤ保護素子１１６のクランプ電圧Ｖ_ＥＳＤ１と保護ダイオード対Ｄ１のクランプ電圧Ｖ_ＥＳＤ２との和になり、また、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、上述のクランプ電圧Ｖ_ＥＳＤ１、Ｖ_ＥＳＤ２とＥＳＤ保護素子１２６のクランプ電圧Ｖ_ＥＳＤ３の和になり、いずれも相当に高い。したがって、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。

更に、第２電源パッド１２１と第１電源パッド１１１との間に、第１電源パッド１１１を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合、及び、第２電源パッド１２１と第１接地パッド１１２との間に、第１接地パッド１１２を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合も同様である。第１電源パッド１１１を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}はクランプ電圧Ｖ_ＥＳＤ１、Ｖ_ＥＳＤ２との和になり、また、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}はクランプ電圧Ｖ_ＥＳＤ１、Ｖ_ＥＳＤ２、Ｖ_ＥＳＤ３の和になり、いずれも相当に高い。したがって、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。加えて、第１接地パッド１１２を基準として正極性のＥＳＤサージが第２電源パッド１２１に印加された場合には、ＰＭＯＳトランジスタＰ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}はクランプ電圧Ｖ_ＥＳＤ２、Ｖ_ＥＳＤ３の和になり、ＰＭＯＳトランジスタＰ１が破壊される恐れがある。

発明者の検討によれば、このような破壊モードによるＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の破壊を防止することが重要である。

特に、ＥＳＤ保護素子１１６、１２６としてオフトランジスタが用いられる場合には、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１のゲート−ソース間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１、}Ｖ_{ｓｔｒｅｓｓ２}の増大の問題はより深刻になる。なぜなら、近年はＭＯＳトランジスタの微細化が進み、ＭＯＳトランジスタの破壊電圧Ｖ_ＢＤが低減する一方で、寄生バイポーラ動作が実行される動作電圧（クランプ電圧Ｖ_{ｃｌａｍｐ}）は低減しないからである。図２は、ゲート絶縁膜の破壊電圧Ｖ_ＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖ_{ｃｌａｍｐ}（寄生バイポーラ動作による放電が行われている間の電圧）の関係を示すグラフである。破壊電圧Ｖ_ＢＤがゲート絶縁膜の膜厚の減少と共に急激に減少する一方でクランプ電圧Ｖ_{ｃｌａｍｐ}は下がらない。これは、ＭＯＳトランジスタの微細化が進むと、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の破壊電圧Ｖ_ＢＤが低減する一方、ＥＳＤ保護素子１１６、１２６が動作する動作電圧は低減せず、設計ウィンドウが小さくなることを意味している。

このような問題を解決する一つの手法として、サイリスタをＥＳＤ保護素子として使用するとともに、低電圧で動作するトリガ素子によってトリガ電流を供給する回路構成が知られている（特許文献１、非特許文献１参照）。トリガ素子として、通常のＭＯＳ動作によってトリガ電流を供給するＰＭＯＳトランジスタを用いれば、ＥＳＤ保護素子の動作電圧を低減することができる。

特開２００８−２１８８８６号公報

EOS/ESD Symposium 07-376, "A Low-Leakage SCR Design UsingTrigger-PMOS Modulations for ESD Protection",

しかしながら、発明者の検討によれば、図１Ａ、図１Ｂの回路構成におけるＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の破壊の問題は、ＥＳＤ保護素子の動作電圧の低減のみでは解決できない。具体的には、図１Ａ、図１Ｂの回路構成では、ＥＳＤサージが印加されたときにストレス電圧Ｖ_{ｓｔｒｅｓｓ１}又はＶ_{ｓｔｒｅｓｓ２}が、そのまま保護対象の素子であるＮＭＯＳトランジスタＮ１、又は、ＰＭＯＳトランジスタＰ１のゲート−ソース間に印加される。このため、ＥＳＤ保護素子１１６、１２６、及び保護ダイオード対Ｄ１が十分に機能しないと、ソース−ゲート間へのストレス電圧Ｖ_{ｓｔｒｅｓｓ１}、Ｖ_{ｓｔｒｅｓｓ２}の印加により、ＮＭＯＳトランジスタＮ１又はＰＭＯＳトランジスタＰ１が破壊される可能性がある。このような問題は、通常のＭＯＳ動作を行うＰＭＯＳトランジスタによってサイリスタにトリガ電流を供給する構成のＥＳＤ保護素子によって動作電圧を低減しても、解決されない。

本発明の一の観点では、半導体装置が、第１電源電圧が供給される第１電源パッドと、第１電源パッドに接続される第１電源線と、第１接地線と、第１電源電圧の供給を受けて動作する出力回路と、第２電源電圧が供給される第２電源パッドと、第２電源パッドに接続される第２電源線と、第２接地線と、出力回路の出力端に接続される信号線と、入力端が信号線に接続されて出力回路から信号を受け取り、且つ、第２電源電圧の供給を受けて動作する入力回路と、第１電源パッドと第１接地線の間、第１接地線と第２接地線の間、及び第２接地線と第２電源パッドの間に放電経路を提供するように構成された放電経路を提供するメイン保護回路部と、サブ保護回路部とを備える。出力回路は、第１電源線と信号線の間に設けられ、抵抗素子として機能し得る回路素子を含む。サブ保護回路部は、ソースが信号線に接続され、ドレインが第２接地線に接続され、ゲートとバックゲートが第２電源線に接続された第１ＰＭＯＳトランジスタを備える。

このような構成では、正極性のＥＳＤサージが第１電源パッドに印加されたときに、サブ保護回路部の第１ＰＭＯＳトランジスタが比較的低い電圧（ＭＯＳトランジスタの閾値電圧程度の電圧）で動作し、この第１ＰＭＯＳトランジスタと出力回路の上記回路素子とを通る放電経路が形成される。この放電経路に放電電流が流れると、上記回路素子における電圧降下によって入力回路に印加されるストレス電圧が低減され、入力回路が有効に保護される。

本発明の他の観点では、半導体装置が、第１電源電圧が供給される第１電源パッドと、第１電源パッドに接続される第１電源線と、第１接地線と、第１電源電圧の供給を受けて動作する出力回路と、第２電源電圧が供給される第２電源パッドと、第２電源パッドに接続される第２電源線と、第２接地線と、出力回路の出力端に接続される信号線と、入力端が信号線に接続されて出力回路から信号を受け取り、且つ、第２電源電圧の供給を受けて動作する入力回路と、第１電源パッドと第１接地線の間、第１接地線と第２接地線の間、及び第２接地線と第２電源パッドの間に放電経路を提供するように構成されたメイン保護回路部と、サブ保護回路部とを備えている。出力回路は、第１電源線と信号線の間に設けられ、抵抗素子として機能し得る回路素子を含む。サブ保護回路部は、ソースが信号線に接続され、ドレインが第２電源線に接続され、ゲートとバックゲートが第２接地線に接続された第１ＮＭＯＳトランジスタを備える。

このような構成では、正極性のＥＳＤサージが第２電源パッドに印加されたときに、サブ保護回路部の第１ＮＭＯＳトランジスタが比較的低い電圧（ＭＯＳトランジスタの閾値電圧程度の電圧）で動作し、この第１ＮＭＯＳトランジスタと出力回路の上記回路素子とを通る放電経路が形成される。この放電経路に放電電流が流れると、上記回路素子における電圧降下によって入力回路に印加されるストレス電圧が低減され、入力回路が有効に保護される。

本発明によれば、異なる電源系統から電源電圧を供給される出力回路と入力回路とが接続されている半導体装置において、ＥＳＤサージ電圧が出力回路を介して入力回路にそのまま印加されることによって入力回路が破壊されることを有効に抑制することができる。

静電保護回路を搭載した半導体装置の一般的な構成の例を示す回路図である。 図１Ａの半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。 ゲート絶縁膜の破壊電圧Ｖ_ＢＤと、ＮＭＯＳトランジスタが寄生バイポーラ動作をする場合のクランプ電圧Ｖ_{ｃｌａｍｐ}の関係を示すグラフである。 本発明の第１の実施形態の半導体装置の構成を示す回路図である。 第１の実施形態の半導体装置の通常動作時の動作を示す回路図である。 第１の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。 第１の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。 本発明の第２の実施形態の半導体装置の構成を示す回路図である。 本発明の第３の実施形態の半導体装置の構成を示す回路図である。 本発明の第３の実施形態の半導体装置の他の構成を示す回路図である。 本発明の第４の実施形態の半導体装置の構成を示す回路図である。 第４の実施形態の半導体装置の通常動作時の動作を示す回路図である。 第４の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。 第４の実施形態の半導体装置の、ＥＳＤサージが印加されたときの動作を示す回路図である。 本発明の第４の実施形態の半導体装置の他の構成を示す回路図である。 本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。 本発明の第４の実施形態の半導体装置の更に他の構成を示す回路図である。

第１の実施形態：
図３は、本発明の第１の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態の半導体装置は、第１電源パッド１１と、第１接地パッド１２と、第１電源線１３と、第１接地線１４と、出力回路１５と、第２電源パッド２１と、第２接地パッド２２と、第２電源線２３と、第２接地線２４と、入力回路２５とを備えている。

通常動作を行う場合、第１電源パッド１１には第１の電源電圧ＶＤＤ１が供給され、第１接地パッド１２には接地電圧が供給される。出力回路１５及びそれに接続される内部回路（図示されない）は、第１の電源電圧ＶＤＤ１で動作する。一方、第２電源パッド２１には第２の電源電圧ＶＤＤ２が供給され、第２接地パッド２２には接地電圧が供給される。入力回路２５及びそれに接続される内部回路（図示されない）は、第２の電源電圧ＶＤＤ２で動作する。ここで、電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１と異なる場合もある。出力回路１５と入力回路２５とは、異なる電源系統から電源電圧が供給される回路の間で信号を伝送するインターフェースを構成しており、出力回路１５の出力端が信号線２０を介して入力回路２５の入力端に接続されている。

出力回路１５は、信号線２０をＧＮＤ１電位からＶＤＤ１電位までの所望の電位に駆動する回路であり、ＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ３とを備えている。ＰＭＯＳトランジスタＰ３は、そのソースが第１電源線１３に接続され、ドレインが信号線２０に接続される。ＮＭＯＳトランジスタＮ３は、そのソースが第１接地線１４に接続され、ドレインが信号線２０に接続される。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートは、第１の電源電圧ＶＤＤ１で動作する内部回路（図示されない）に接続される信号線１７に共通に接続されており、出力回路１５は、当該内部回路から供給される制御電圧に応じて信号線２０を駆動する。

一方、入力回路２５は、信号線２０を介して出力回路１５から信号を受け取る回路であり、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備えている。ＰＭＯＳトランジスタＰ１は、そのソースが第２電源線２３に接続され、ドレインが内部回路（図示されない）に接続される信号線２７に接続される。一方、ＮＭＯＳトランジスタＮ１は、そのソースが第２接地線２４に接続され、ドレインが信号線２７に接続される。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲートは、信号線２０に共通に接続されている。入力回路２５は、信号線２０を介して出力回路１５から受け取った信号に応答して、内部回路（図示されない）に接続される信号線２７を駆動する。

ＥＳＤサージに対する保護のために、メインＥＳＤ保護素子１６、２６と、保護ダイオード対Ｄ１と、ＰＭＯＳトランジスタＰ２とが設けられている。メインＥＳＤ保護素子１６は、第１電源線１３と第１接地線１４の間に接続され、メインＥＳＤ保護素子２６は、第２電源線２３と第２接地線２４の間に接続されている。保護ダイオード対Ｄ１は、第１接地線１４と第２接地線１５の間に設けられており、ＥＳＤ保護素子として機能する。本実施形態では、保護ダイオード対Ｄ１は、互いに逆方向に接続された２つのダイオードで構成されている。加えて、保護ダイオード対Ｄ１は、通常動作時に第１接地線１４と第２接地線１５とを電気的に分離する機能も有している。

メインＥＳＤ保護素子１６、２６及び保護ダイオード対Ｄ１は、第１電源パッド１１、第１接地パッド１２、第２電源パッド２１、及び第２接地パッド２２にＥＳＤサージが印加されたときに時に主として放電電流を流す役割を有するメイン保護回路部を構成している。メインＥＳＤ保護素子１６、２６、保護ダイオード対Ｄ１は、大電流を流すことができるように構成される。

一方、ＰＭＯＳトランジスタＰ２は、入力回路２５のＮＭＯＳトランジスタＮ１に印加されるストレス電圧を緩和する目的で追加的に挿入されるサブＥＳＤ保護素子である。ＰＭＯＳトランジスタＰ２は、ソースが信号線２０に接続され、ドレインが第２接地線２４に接続され、ゲートとバックゲートが第２電源線２３に接続されている。このＰＭＯＳトランジスタＰ２により、第１電源パッド１１と第２接地パッド２２との間で正極性のＥＳＤサージが第１電源パッド１１に印加された時に付加的に放電を行うサブ保護回路部が構成されている。このＰＭＯＳトランジスタＰ２は、メインＥＳＤ保護素子１６及び保護ダイオード対Ｄ１と比較して相対的に小さい電流Ｉ_２ｎｄが流れるように構成される。後述されるように、ＰＭＯＳトランジスタＰ２は、第１電源パッド１１にＥＳＤサージが印加されたときに信号線２０から第２接地線２４に微小な電流Ｉ_２ｎｄを流す経路を提供し、これにより、入力回路２５に印加されるストレス電圧を電圧Ｉ_２ｎｄ×Ｒｐだけ緩和する役割を有している。ここで、Ｒｐは、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐである。

以下では、本実施形態における半導体装置の動作、特に、サブ保護回路部を構成するＰＭＯＳトランジスタＰ２の動作について詳細に説明する。

まず、通常動作時における動作を説明する。通常動作時においてＰＭＯＳトランジスタＰ２に求められる要求は、ＰＭＯＳトランジスタＰ２がオフされ、且つ、そのオフリーク電流が小さいことである。以下に詳細に述べられるように、図３の回路構成は、このような要求を満足している。

具体的には、図４に示されているように、通常動作時においては、第２電源線２３がＶＤＤ２電位に、第２接地線２４がＧＮＤ電位に固定されると共に、信号線２０には、最大でＶＤＤ１電位で最低でＧＮＤ電位の振幅の信号が入力される。ここで、信号線２０の電位は、その最大値が電源電圧ＶＤＤ２より低いか同じであればよい。このような条件を満たせば、ＰＭＯＳトランジスタＰ２はオフされる。

通常動作時には、ＰＭＯＳトランジスタＰ２のバックゲートの電位（ＶＤＤ２電位）が、ソースの電位（信号線２０の電位）よりも高いことに留意されたい。これにより、バックゲート効果によってＰＭＯＳトランジスタＰ２の閾値電圧の絶対値が大きくなり、ＰＭＯＳトランジスタＰ２のオフリーク電流が小さくなる。

加えて、ＰＭＯＳトランジスタＰ２のバックゲートが（信号線２０ではなく）第２電源線２３に接続されていることが、高速な信号伝達に寄与していることにも留意されたい。ＰＭＯＳトランジスタＰ２のバックゲートが信号線２０に接続されていると、ＰＭＯＳトランジスタＰ２が形成されているウェルのウェル容量（例えば、ＮウェルとＰ型基板の間の接合容量）が信号線２０から見えるため、高速な信号伝達を妨げてしまう。本実施形態では、ＰＭＯＳトランジスタＰ２のバックゲートが信号線２０ではなく第２電源線２３に接続されているため、ＰＭＯＳトランジスタＰ２が形成されているウェルのウェル容量が第２電源線２３と第２接地線２４の間に存在することになり、高速な信号伝達を妨げない。

一方、図５Ａは、第２接地パッド２２に対して正極性のＥＳＤサージが第１電源パッド１１に印加された時の動作を示している。この場合、第２電源線２３は電源電圧ＶＤＤ２が与えられず、フローティングであることに留意されたい。図５において、Ｃｘは、第２電源線２３と第２接地線２４の間に、寄生キャパシタとして、或いは意図的に設けられた電源容量である。この電源容量Ｃｘが充電されるまでは、第２電源線２３の電位は上昇しない。

また、出力回路１５のＰＭＯＳトランジスタＰ３のゲートがフローティングであることにも留意されたい。ＰＭＯＳトランジスタＰ３のゲートがフローティングであると、ＰＭＯＳトランジスタＰ３はターンオンすることがある。上述のように、ＥＳＤサージが第１電源パッド１１に印加された時にＰＭＯＳトランジスタＰ３がターンオンしていると、入力回路２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加される。本実施形態の半導体装置は、このストレス電圧Ｖ_{ｓｔｒｅｓｓ１}からＮＭＯＳトランジスタＮ１を保護する動作を行う。したがって、以下では、ＰＭＯＳトランジスタＰ３がターンオンしているものとして動作の説明を行う。

第２接地パッド２２に対して正極性のＥＳＤサージが第１電源パッド１１に印加されると、メインＥＳＤ保護素子１６及び保護ダイオード対Ｄ１で放電が行われながら、第１電源線１３と第１接地線１４の間の電圧Ｖ_ＥＳＤ１及び第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２が増大していく。これにともない、信号線２０の電位も上昇していく。信号線２０の電位が上昇する一方で、第２電源線２３は、電源容量ＣｘによりＧＮＤ電位に引っ張られる。したがって、信号線２０の電位が第２電源線２３の電位よりも高くなる。即ち、ＰＭＯＳトランジスタＰ２のソース電位がゲート電位よりも高くなる。信号線２０と第２電源線２３の電位差がＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＭＯＳ動作を行う。

ＰＭＯＳトランジスタＰ２がターンオンされると、第１電源パッド１１から第１電源線１３、ＰＭＯＳトランジスタＰ３、信号線２０及びＰＭＯＳトランジスタＰ２を経由して第２接地線２４に到達する放電経路が形成される。この放電経路に放電電流Ｉ_２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐにおける電圧降下により、信号線２０の電位が低下し、ＮＭＯＳトランジスタＮ１のソース−ドレイン間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が電圧Ｉ_２ｎｄ×Ｒｐだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２−Ｉ_２ｎｄ×Ｒｐに低減される。これにより、ＮＭＯＳトランジスタＮ１の破壊が有効に防止される。ここで、ＰＭＯＳトランジスタＰ２を経由する放電経路には少量の放電電流しか流れず、ＥＳＤサージの印加に起因して生成される放電電流の殆どはメインＥＳＤ保護素子１６、保護ダイオード対Ｄ１を経由する放電経路で流れることに留意されたい。

この動作において、ＰＭＯＳトランジスタＰ２が（寄生バイポーラ動作ではなく）通常のＭＯＳ動作により放電経路を提供することが重要である。ＰＭＯＳトランジスタＰ２がＭＯＳ動作によって動作することにより、ＰＭＯＳトランジスタＰ２が低電圧で動作し、ＮＭＯＳトランジスタＮ１の保護の効果が大きい。オフトランジスタのように寄生バイポーラ動作で放電経路を提供すると、動作電圧が４Ｖ程度と高くなり、ＮＭＯＳトランジスタＮ１に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}の緩和効果が十分でない。一方、ＰＭＯＳトランジスタＰ２がＭＯＳ動作を行う本実施形態の構成（図３）では、低電圧でＰＭＯＳトランジスタＰ２が動作するため、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}の緩和効果が大きい。

一方、図５Ｂは、第２電源パッド２１に対して正極性のＥＳＤサージが第１電源パッド１１に印加された時の動作を示している。ここで、上述と同様に、出力回路１５のＰＭＯＳトランジスタＰ３のゲートがフローティングであることに留意されたい。ＰＭＯＳトランジスタＰ３のゲートがフローティングであると、ＰＭＯＳトランジスタＰ３はターンオンすることがある。ＥＳＤサージが第１電源パッド１１に印加された時にＰＭＯＳトランジスタＰ３がターンオンしていると、入力回路２５のＮＭＯＳトランジスタＮ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ１}が印加され、ＰＭＯＳトランジスタＰ１のゲート−ソース間にストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が印加される。本実施形態の半導体装置は、このストレス電圧Ｖ_{ｓｔｒｅｓｓ１}、Ｖ_{ｓｔｒｅｓｓ２}からＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１を保護する動作を行う。

詳細には、第２電源パッド２１に対して正極性のＥＳＤサージが第１電源パッド１１にＥＳＤサージが印加されると、メインＥＳＤ保護素子１６、保護ダイオード対Ｄ１及びメインＥＳＤ保護素子２６で放電が行われながら、第１電源線１３と第１接地線１４の間の電圧Ｖ_ＥＳＤ１、第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２、及び、第２接地線２４と第２電源線２３の間の電圧Ｖ_ＥＳＤ３が増大していく。これにともない、信号線２０の電位も上昇していく。このとき、第２電源線２３はＧＮＤ電位に維持されるので、信号線２０の電位が第２電源線２３の電位よりも高くなる。即ち、ＰＭＯＳトランジスタＰ２のソース電位がゲート電位よりも高くなる。信号線２０と第２電源線２３の電位差がＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔを超えると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＭＯＳ動作を行う。

加えて、サブ保護素子として機能するＰＭＯＳトランジスタＰ２は、ＰＭＯＳトランジスタＰ２のソースＰ型拡散層とバックゲートのＮウェルとの間に形成される寄生ダイオードＤｐによる放電経路も提供する。第２電源パッド２１に対して正極性のＥＳＤサージが第１電源パッド１１にＥＳＤサージが印加された場合、寄生ダイオードＤｐには順方向バイアスが印加されるから、寄生ダイオードＤｐがオンになる。

ＰＭＯＳトランジスタＰ２がＭＯＳ動作によりターンオンすると第１電源パッド１１から第１電源線１３、ＰＭＯＳトランジスタＰ３、信号線２０及びＰＭＯＳトランジスタＰ２を経由して第２接地線２４に到達する放電経路が形成される。加えて、ＰＭＯＳトランジスタＰ２の寄生ダイオードＤ_Ｐがオンになると、第１電源パッド１１から第１電源線１３、ＰＭＯＳトランジスタＰ３、信号線２０及びＰＭＯＳトランジスタＰ２を経由して第２電源線２３に到達する放電経路が形成される。これらの２つの放電経路に放電電流が流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐにおける電圧降下により、ストレス電圧が有効に緩和される。並列な２つの放電経路が形成されることは、ストレスの緩和効果を増大させる上で好適である。具体的には、これらの２つの放電経路を経由して放電電流Ｉ_２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐにおける電圧降下により、信号線２０の電位が低下し、ＮＭＯＳトランジスタＮ１のソース−ドレイン間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}とＰＭＯＳトランジスタＰ１のソース−ドレイン間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}とが電圧Ｉ_２ｎｄ×Ｒｐだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２−Ｉ_２ｎｄ×Ｒｐに低減され、ストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２＋Ｖ_ＥＳＤ３−Ｉ_２ｎｄ×Ｒｐに低減される。これにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１の破壊が有効に防止される。

上記の動作において、ＥＳＤサージの印加に起因して生成される放電電流の殆どはメインＥＳＤ保護素子１６、保護ダイオード対Ｄ１、メインＥＳＤ保護素子２６を経由する放電経路で流れ、ＰＭＯＳトランジスタＰ２を経由する放電経路には相対的には少量の放電電流しか流れないことに留意されたい。ＰＭＯＳトランジスタＰ２を介する放電経路は電圧降下を利用してストレス電圧Ｖ_{ｓｔｒｅｓｓ１}、Ｖ_{ｓｔｒｅｓｓ２}を緩和するための補助的なものである。

ここで、図３に示されている本実施形態の回路構成においては、メインＥＳＤ保護素子１６、保護ダイオード対Ｄ１のクランプ電圧に比べてサブ保護素子として機能するＰＭＯＳトランジスタＰ２のクランプ電圧が小さすぎると、放電電流の殆どがＰＭＯＳトランジスタＰ２に流れ込み、メインＥＳＤ保護素子１６及び保護ダイオード対Ｄ１が動作する前にＰＭＯＳトランジスタＰ２が破壊されるという問題が生じ得る。

しかしながら、この問題は実際には重要ではない。微細化の進行と電源電圧の低電圧化により、サイリスタ型保護素子の利用が可能になっており、これにより、放電時の電圧上昇は７Ｖ程度以下にできるようになっている。加えて、更なる微細化の進行と電源電圧の低電圧化により、メインＥＳＤ保護素子１６の動作電圧の更なる低電圧化が期待できる。７Ｖ程度の低いクランプ電圧を有するメインＥＳＤ保護素子１６が使用される場合には、本実施形態のような動作開始電圧が閾値電圧程度であるＰＭＯＳトランジスタＰ２を使用しても、メインＥＳＤ保護素子１６とＰＭＯＳトランジスタＰ２とのクランプ電圧の差が６Ｖ程度と小さくなり、ＰＭＯＳトランジスタＰ２の破壊の問題は起こらない。

なお、第１の実施形態では、ＰＭＯＳトランジスタＰ３を介して放電電流Ｉ_２ｎｄが流れる回路構成が提示されているが、ＰＭＯＳトランジスタＰ３の代わりに、抵抗素子として機能し得る他の素子も使用可能である。本実施形態の動作では、ＰＭＯＳトランジスタＰ３は、単に抵抗素子として機能している。例えば、出力回路１５において、ＰＭＯＳトランジスタＰ３の代わりに抵抗素子が使用されてもよく、また、ダイオード接続されたＰＭＯＳトランジスタが使用されてもよい。ただし、出力回路１５をＣＭＯＳ回路構成として消費電力を低減するためには、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３を用いる図３の構成が好適である。

第２の実施形態：
図６は、本発明の第２の実施形態の半導体装置の構成を示す回路図である。第１の実施形態の回路構成では、１０ＧＨｚなど更なる高速化を考えた場合、メインＥＳＤ保護素子の寄生容量を大幅に縮小する必要があり、メインＥＳＤ保護素子のサイズもそれに伴い縮小する必要が生じる。この場合、ＰＭＯＳトランジスタＰ２に過剰な放電電流が流れ込む可能性がある。ＰＭＯＳトランジスタＰ２に過剰な放電電流が流れ込むと、サブ保護素子として機能するＰＭＯＳトランジスタＰ２自身が破壊される可能性がある。これに対応するために、第２の実施形態では、ＰＭＯＳトランジスタＰ２にＰＭＯＳトランジスタＰ２に過剰な放電電流が流れることを防止する手法がとられる。

より具体的には、ＰＭＯＳトランジスタＰ２のバックゲートと第２電源線２３の間に抵抗素子Ｒ２が挿入され、信号線２０と第２接地線２４の間にＰＭＯＳトランジスタＰ２と直列に抵抗素子Ｒ３が挿入されている。図６では、ＰＭＯＳトランジスタＰ２のソースと信号線２０の間に抵抗素子Ｒ３が挿入されているが、抵抗素子Ｒ３は、ＰＭＯＳトランジスタＰ２のドレインと第２接地線２４の間に挿入されてもよい。抵抗素子Ｒ２、Ｒ３により、ＰＭＯＳトランジスタＰ２に流れる放電電流の大きさを意図的に制限することができ、ＰＭＯＳトランジスタＰ２の破壊を防止できる。なお、図６では、２つの抵抗素子：抵抗素子Ｒ２、Ｒ３が挿入されているが、いずれか一方のみを挿入してもよい。

第３の実施形態：
図７Ａは、本発明の第３の実施形態の半導体装置の構成を示す回路図である。第３の実施形態では、信号線２０と第２接地線２４の間にＰＭＯＳトランジスタＰ２と直列にダイオードＤ２が挿入されている。ダイオードＤ２は、その順方向が信号線２０から第２接地線２４に向かう方向であるように挿入される。

ダイオードＤ２は、通常動作時に、信号線２０の電位がＶＤＤ２電位よりも高くなった場合にＰＭＯＳトランジスタＰ２が誤動作することを防ぐ役割を有している。信号線２０の電位は、ノイズ等の原因によって意図せずＶＤＤ２電位を超える場合がある。また、意図的にＶＤＤ１電位がＶＤＤ２電位よりも高く設定される場合もある。第１の実施形態の構成では、信号線２０の電位がＶＤＤ２電位とＰＭＯＳトランジスタＰ２の閾値電圧Ｖｔの和を超えると、通常動作時にもＰＭＯＳトランジスタＰ２がオンしてしまう誤動作が起こりうる。

ダイオードＤ２は、このようなＰＭＯＳトランジスタＰ２の誤動作を有効に防ぐ役割を有している。ダイオードＤ２が挿入されている図７Ａの構成では、ダイオードＤ２の順方向電圧ＶｆだけＰＭＯＳトランジスタＰ２の動作電圧が上昇し、誤動作が起こりにくくなる。図７Ａでは、挿入されているダイオードＤ２の数は１つであるが、Ｎ個のダイオードＤ２を挿入することにより、Ｎ×ＶｆだけＰＭＯＳトランジスタＰ２の動作電圧を上昇させることができる。挿入されるダイオードＤ２の数は、所望のＰＭＯＳトランジスタＰ２の動作電圧に合わせて調節すればよい。

ダイオードＤ２の代わりに、１個又は複数のＰＭＯＳトランジスタを挿入してもよい。図７Ｂは、信号線２０と第２接地線２４の間にＰＭＯＳトランジスタＰ２と直列に１つのＰＭＯＳトランジスタＰ２ｂが挿入された構成を図示している。一般に、Ｎ個のＰＭＯＳトランジスタＰ２ｂが挿入されると、ＰＭＯＳトランジスタＰ２、Ｐ２ｂが動作する信号線２０の電位が、ＶＤＤ２＋（Ｎ＋１）・Ｖｔになり、誤動作を有効に抑制することができる。

上述のダイオードＤ２やＰＭＯＳトランジスタＰ２ｂを挿入する手法は、ＰＭＯＳトランジスタＰ２が動作する電圧を調節する手法として使用可能である。適切な数のダイオードＤ２やＰＭＯＳトランジスタＰ２ｂを用いてＰＭＯＳトランジスタＰ２が動作する電圧を調節することにより、第１の電源電圧ＶＤＤ１が第２の電源電圧ＶＤＤ２よりも高くても、ＰＭＯＳトランジスタＰ２の誤動作を防ぎ、正常動作を実現することができる。

第４の実施形態：
図８は、本発明の第４の実施形態の半導体装置の構成を示す回路図である。第４の実施形態では、サブＥＳＤ保護素子としてＮＭＯＳトランジスタＮ２が使用される。ＮＭＯＳトランジスタＮ２は、そのソースが信号線２０に接続され、ドレインが第２電源線２３に接続され、バックゲートとゲートが第２接地線２４に接続されている。他の構成は、第１の実施形態と同様である。

本実施形態の構成においては、第２電源パット２２と第１電源パッド１１又は第１接地パッド１２の間に、第１電源パッド１１又は第１接地パッド１２に対して正極性のＥＳＤサージが第２電源パット２２に印加された場合におけるＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１の保護が図られる。以下では、本実施形態における半導体装置の動作、特に、サブ保護回路部を構成するＮＭＯＳトランジスタＮ２の動作について詳細に説明する。

図９を参照して、通常動作時においては、第２電源線２３がＶＤＤ２電位に固定されると共に、第２接地線２４がＧＮＤ電位に固定される。したがって、ＮＭＯＳトランジスタＮ２がオフされ、通常動作時においては、ＮＭＯＳトランジスタＮ２には電流は流れない。

一方、図１０Ａに図示されているように、第１電源パッド１１に対して正極性のＥＳＤサージが第２電源パット２１に印加されると、ＮＭＯＳトランジスタＮ２が動作して補助的な放電経路が形成され、これにより、ＮＭＯＳトランジスタＮ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}及びＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が緩和される。詳細には、第１電源パッド１１に対して正極性のＥＳＤサージが第２電源パット２１に印加されると、メインＥＳＤ保護素子２６、保護ダイオード対Ｄ１、メインＥＳＤ保護素子１６で放電が行われ、第１電源線１３と第１接地線１４の間の電圧Ｖ_ＥＳＤ１、第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２が増大していく。これにより、第２接地線２４の電位が、信号線２０の電位よりも高くなる。即ち、ＮＭＯＳトランジスタＮ２のゲート電位がソース電位よりも高くなる。信号線２０と第２接地線２４の電位差がＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔを超えると、ＮＭＯＳトランジスタＮ２がターンオンされ、ＭＯＳ動作を行う。

ＮＭＯＳトランジスタＮ２がターンオンされると、第２電源パッド２１から第２電源線２３、ＮＭＯＳトランジスタＮ２、信号線２０及びＰＭＯＳトランジスタＰ３を経由して第１電源線１３に到達する放電経路が形成される。この放電経路に放電電流Ｉ_２ｎｄが流れると、ＰＭＯＳトランジスタＰ３のチャネル抵抗Ｒｐによって電圧が発生して信号線２０の電位が上昇し、ＮＭＯＳトランジスタＮ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ１}及びＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が電圧Ｉ_２ｎｄ×Ｒｐだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ１}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２−Ｉ_２ｎｄ×Ｒｐに低減され、ストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、電圧Ｖ_ＥＳＤ１＋Ｖ_ＥＳＤ２＋Ｖ_ＥＳＤ３−Ｉ_２ｎｄ×Ｒｐに低減される。これにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１が保護される。

また、図１０Ｂに図示されているように、第１接地パッド１２に対して正極性のＥＳＤサージが第２電源パット２１に印加されると、ＮＭＯＳトランジスタＮ２が動作して補助的な放電経路が形成され、これにより、ＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が緩和される。詳細には、第１接地パッド１２に対して正極性のＥＳＤサージが第２電源パット２１に印加されると、メインＥＳＤ保護素子２６、保護ダイオード対Ｄ１、メインＥＳＤ保護素子１６で放電が行われ、第１接地線１４と第２接地線２４の間の電圧Ｖ_ＥＳＤ２と、第２電源線２３と第２接地線２４の間の電圧Ｖ_ＥＳＤ３が増大していく。これにより、第２接地線２４の電位が、信号線２０の電位よりも高くなる。即ち、ＮＭＯＳトランジスタＮ２のゲート電位がソース電位よりも高くなる。信号線２０と第２接地線２４の電位差がＮＭＯＳトランジスタＮ２の閾値電圧Ｖｔを超えると、ＮＭＯＳトランジスタＮ２がターンオンされ、ＭＯＳ動作を行う。

ＮＭＯＳトランジスタＮ２がターンオンされると、第２電源パッド２１から第２電源線２３、ＮＭＯＳトランジスタＮ２、信号線２０及びＮＭＯＳトランジスタＮ３を経由して第１電源線１３に到達する放電経路が形成される。この放電経路に放電電流Ｉ_２ｎｄが流れると、ＮＭＯＳトランジスタＮ３のチャネル抵抗Ｒｎによって電圧が発生して信号線２０の電位が上昇し、ＰＭＯＳトランジスタＰ１のソース−ゲート間に印加されるストレス電圧Ｖ_{ｓｔｒｅｓｓ２}が電圧Ｉ_２ｎｄ×Ｒｎだけ低減される。即ち、ストレス電圧Ｖ_{ｓｔｒｅｓｓ２}は、電圧Ｖ_ＥＳＤ２＋Ｖ_ＥＳＤ３−Ｉ_２ｎｄ×Ｒｎに低減される。これにより、ＰＭＯＳトランジスタＰ１が保護される。

第４の実施形態においても、第２の実施形態と同様に、ＮＭＯＳトランジスタＮ２に過剰な放電電流が流れ込むことを防ぐ抵抗素子を設けてもよい。図１１は、このような構成の半導体装置の構成を示す回路図である。図１１の回路構成では、ＮＭＯＳトランジスタＮ２のバックゲートと第２接地線２４の間に抵抗素子Ｒ２が挿入され、信号線２０と第２電源線２３の間にＮＭＯＳトランジスタＮ２と直列に抵抗素子Ｒ３が挿入されている。抵抗素子Ｒ２、Ｒ３により、ＮＭＯＳトランジスタＮ２に流れる放電電流の大きさを意図的に制限することができ、ＮＭＯＳトランジスタＮ２の破壊を防止できる。なお、図１１では、２つの抵抗素子：抵抗素子Ｒ２、Ｒ３が挿入されているが、いずれか一方のみを挿入してもよい。

また、第３の実施形態と同様に、図１２Ａに図示されているように、信号線２０と第２電源線２３の間にＮＭＯＳトランジスタＮ２と直列にダイオードＤ２を挿入してもよい。ダイオードＤ２は、その順方向が第２電源線２３から信号線２０に向かう方向であるように挿入される。ダイオードＤ２は、通常動作時にＮＭＯＳトランジスタＮ２が誤動作することを防ぐ役割を果たす。ダイオードＤ２の代わりに、１個又は複数のＰＭＯＳトランジスタを挿入してもよい。図１２Ｂは、信号線２０と第２電源線２３の間にＮＭＯＳトランジスタＮ２と直列に１つのＮＭＯＳトランジスタＮ２ｂが挿入された構成を図示している。

なお、上述の実施形態において、電源電圧ＶＤＤ１で動作する回路群と、電源電圧ＶＤＤ２で動作する回路群とは、単一のチップにモノリシックに集積化されてもよく、また、別々のチップに集積化されてもよい。単一のチップにモノリシックに集積化される場合には、本発明の各実施形態の回路は、ＳＯＣ（System on Chip）として構成されることになる。電源電圧ＶＤＤ１で動作する回路群と電源電圧ＶＤＤ２で動作する回路群とが別々のチップに集積化される場合、本発明の各実施形態の回路は、ＳＩＰ（System in Package）として構成されてもよい。

また、以上には本発明の様々な実施形態が記述されているが、本発明は、上記の実施形態に限定されるものではなく、当業者に自明的な様々な変更が可能である。例えば、上述の実施形態では、第１接地線１４と第２接地線２４との間に保護ダイオード対Ｄ１が接続されているが、第１接地線１４と第２接地線２４とが単に接続されていてもよい。この場合でも、第１接地線１４と第２接地線２４との間に放電経路が形成される。第１接地線１４と第２接地線２４とが単に接続されている構成でも配線抵抗によって電圧Ｖ_ＥＳＤ２が発生するため、上述の実施形態と同様の事態が発生する。なお、第１接地線１４と第２接地線２４とが単に接続されている場合には、第１接地パッド１２、第２接地パッド２２の一方のみが設けられることも可能である。

更に、上記に記述された様々な実施形態は、矛盾がない限り、組み合わせて実施可能であることに留意されたい。例えば、抵抗素子Ｒ２、Ｒ３により過剰電流を抑制する構成（図６）と、ダイオードＤ２（図７Ａ）又はＰＭＯＳトランジスタＰ２ｂを挿入する構成（図７Ｂ）を同時に実施してもよい。また、図８〜図１２Ａ、図１２Ｂでは、サブＥＳＤ保護素子としてＮＭＯＳトランジスタＮ２のみを含む回路構成が図示されているが、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジスタＰ２との両方を含む回路構成も可能である。

１１：第１電源パッド
１２：第１接地パッド
１３：第１電源線
１４：第１接地線
１５：出力回路
１６：メインＥＳＤ保護素子
１７：信号線
２０：信号線
２１：第２電源パッド
２２：第２接地パッド
２３：第２電源線
２４：第２接地線
２５：入力回路
２６：メインＥＳＤ保護素子
２７：信号線
Ｄ１：保護ダイオード対
Ｐ１、Ｐ２、Ｐ２ｂ、Ｐ３：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ２ｂ、Ｎ３：ＮＭＯＳトランジスタ
Ｃｘ：電源容量
Ｄ２：ダイオード
Ｄｐ：寄生ダイオード
１１１：第１電源パッド
１１２：第１接地パッド
１１３：第１電源線
１１４：第１接地線
１１５：出力回路
１１６：ＥＳＤ保護素子
１２０：信号線
１２１：第２電源パッド
１２２：第２接地パッド
１２３：第２電源線
１２４：第２接地線
１２５：入力回路
１２６：ＥＳＤ保護素子

Claims (16)

1. 第１電源電圧が供給される第１電源パッドと、
   前記第１電源パッドに接続される第１電源線と、
   第１接地線と、
   前記第１電源電圧の供給を受けて動作する出力回路と、
   第２電源電圧が供給される第２電源パッドと、
   前記第２電源パッドに接続される第２電源線と、
   第２接地線と、
   前記出力回路の出力端に接続される信号線と、
   前記信号線が入力端に接続されて前記出力端子から信号を受け取り、且つ、前記第２電源電圧の供給を受けて動作する入力回路と、
   前記第１電源パッドと前記第１接地線の間、前記第１接地線と前記第２接地線の間、及び前記第２接地線と前記第２電源パッドの間に放電経路を提供するように構成されたメイン保護回路部と、
   サブ保護回路部
   とを備え、
   前記出力回路が、前記第１電源線と前記信号線の間に設けられ、抵抗素子として機能し得る回路素子を含み、
   前記サブ保護回路部が、ソースが前記信号線に接続され、ドレインが前記第２接地線に接続され、ゲートとバックゲートが前記第２電源線に接続された第１ＰＭＯＳトランジスタを備える
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記サブ保護回路部が、更に、前記第１ＰＭＯＳトランジスタのバックゲートと前記第２電源線の間に接続された第２抵抗素子と、前記信号線と前記第２接地線の間に前記第１ＰＭＯＳトランジスタと直列に接続された第３抵抗素子とのうちの少なくとも一方
   とを備える
   半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   前記サブ保護回路部が、更に、前記信号線と前記第２接地線の間に、前記第１ＰＭＯＳトランジスタと直列に、前記信号線から前記第２接地線への方向が順方向であるように接続されたダイオード素子を備える
   半導体装置。
4. 請求項１又は２に記載の半導体装置であって、
   前記サブ保護回路部が、更に、前記信号線と前記第２接地線の間に前記第１ＰＭＯＳトランジスタと直列に接続された、ゲートとバックゲートとが前記第２電源線に接続された第２ＰＭＯＳトランジスタを備える
   半導体装置。
5. 請求項１乃至４のいずれかに記載の半導体装置であって、
   前記回路素子が、ソースが前記第１電源線に接続され、前記ドレインが前記信号線に接続された第３ＰＭＯＳトランジスタである
   半導体装置。
6. 請求項５に記載の半導体装置であって、
   前記出力回路が、更に、ソースが前記第１接地線に接続され、ドレインが前記信号線に接続された第２ＮＭＯＳトランジスタを備えると共に、前記第３ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタのゲートが、第１内部回路に共通に接続され、
   前記入力回路が、更に、ソースが前記第２電源線に接続され、ゲートが前記信号線に接続された第４ＰＭＯＳトランジスタを備えると共に、前記第１ＮＭＯＳトランジスタと前記第４ＰＭＯＳトランジスタのドレインが、第２内部回路に共通に接続された
   半導体装置。
7. 請求項１乃至６のいずれかに記載の半導体装置であって、
   前記メイン保護回路部は、
   前記第１電源線と第１接地線の間に接続された第１ＥＳＤ保護素子と、
   前記第１接地線と前記第２接地線の間に接続された第２ＥＳＤ保護素子
   とを含む
   半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記第１ＥＳＤ保護素子及び前記第２ＥＳＤ保護素子は、前記第１ＰＭＯＳトランジスタよりも大きな電流を流すことができるように構成された
   半導体装置。
9. 第１電源電圧が供給される第１電源パッドと、
   前記第１電源パッドに接続される第１電源線と、
   第１接地線と、
   前記第１電源電圧の供給を受けて動作する出力回路と、
   第２電源電圧が供給される第２電源パッドと、
   前記第２電源パッドに接続される第２電源線と、
   第２接地線と、
   前記出力回路の出力端に接続される信号線と、
   前記信号線が入力端に接続されて前記出力端子から信号を受け取り、且つ、前記第２電源電圧の供給を受けて動作する入力回路と、
   前記第１電源パッドと前記第１接地線の間、前記第１接地線と前記第２接地線の間、及び前記第２接地線と前記第２電源パッドの間に放電経路を提供するように構成されたメイン保護回路部と、
   サブ保護回路部
   とを備え、
   前記出力回路が、前記第１電源線と前記信号線の間に設けられ、抵抗素子として機能し得る回路素子を含み、
   前記サブ保護回路部が、ソースが前記信号線に接続され、ドレインが前記第２電源線に接続され、ゲートとバックゲートが前記第２接地線に接続された第１ＮＭＯＳトランジスタを備える
   半導体装置。
10. 請求項９に記載の半導体装置であって、
    前記サブ保護回路部が、更に、前記第１ＮＭＯＳトランジスタのバックゲートと前記第２接地線の間に接続された第２抵抗素子と、前記信号線と前記第２電源線の間に前記第１ＮＭＯＳトランジスタと直列に接続された第３抵抗素子とのうちの少なくとも一方
    とを備える
    半導体装置。
11. 請求項９又は１０に記載の半導体装置であって、
    前記サブ保護回路部が、更に、前記信号線と前記第２電源線の間に、前記第１ＮＭＯＳトランジスタと直列に、前記第２電源線から前記信号線への方向が順方向であるように接続されたダイオード素子を備える
    半導体装置。
12. 請求項９又は１０に記載の半導体装置であって、
    前記サブ保護回路部が、更に、前記信号線と前記第２電源線の間に前記第１ＮＭＯＳトランジスタと直列に接続された、ゲートとバックゲートとが前記第２接地線に接続された第２ＮＭＯＳトランジスタを備える
    半導体装置。
13. 請求項９乃至１２のいずれかに記載の半導体装置であって、
    前記回路素子が、ソースが前記第１電源線に接続され、前記ドレインが前記信号線に接続された第２ＰＭＯＳトランジスタである
    半導体装置。
14. 請求項１３に記載の半導体装置であって、
    前記出力回路が、更に、ソースが前記第１接地線に接続され、ドレインが前記信号線に接続された第３ＮＭＯＳトランジスタを備えると共に、前記第２ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのゲートが、第１内部回路に共通に接続され、
    前記入力回路が、更に、ソースが前記第２接地線に接続され、ゲートが前記信号線に接続された第４ＮＭＯＳトランジスタを備えると共に、前記第１ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタのドレインが、第２内部回路に共通に接続された
    半導体装置。
15. 請求項９乃至１４のいずれかに記載の半導体装置であって、
    前記メイン保護回路部は、
    前記第１電源線と第１接地線の間に接続された第１ＥＳＤ保護素子と、
    前記第１接地線と前記第２接地線の間に接続された第２ＥＳＤ保護素子と、
    前記第２接地線と前記第２電源線の間に接続された第３ＥＳＤ保護素子と
    とを含む
    半導体装置。
16. 請求項１５に記載の半導体装置であって、
    前記第１ＥＳＤ保護素子、前記第２ＥＳＤ保護素子及び前記第３ＥＳＤ保護素子は、前記第１ＮＭＯＳトランジスタよりも大きな電流を流すことができるように構成された
    半導体装置。

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