JP7455016B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、ＥＳＤ（Electro Static Discharge）の対策技術に関する。
特許文献１には、複数の電源系回路部を備えたＬＳＩチップにおいて、各電源系回路のグランド配線間に双方向ダイオードを設け、各電源系回路の入力インバータにおける入力ノードとグランドとの間に、ゲート保護素子を設けた構成が示される。
特開２００４－２８２０５８号公報
例えば、特許文献１に示されるように、複数の電源系統を有する半導体装置では、各電源系統のグランド配線間に双方向ダイオードが設けられる場合がある。また、互いに異なる電源系統間で信号伝送を行う際の入力インタフェースとして、特許文献１に示されるような入力インバータの前段に中間バッファが設けられる場合がある。当該中間バッファは、高電位側電源と、それとは異なる電源系統の低電位側電源とに結合され、高電位側電源に結合されるトランジスタとしてｎチャネル型ＭＯＳトランジスタを備える場合がある。しかし、この場合、当該ｎチャネル型ＭＯＳトランジスタによって、ＥＳＤ耐性が低下する恐れがあった。
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１の高電位側電源および第１の低電位側電源からなる第１の電源系統と、第２の高電位側電源および第２の低電位側電源からなる第２の電源系統とを有し、第１および第２のＥＳＤ保護回路と、結合回路と、第１のトランジスタと、を有する。第１のＥＳＤ保護回路は、第１の高電位側電源と第１の低電位側電源との間に設けられ、入力されたサージを吸収し、第２のＥＳＤ保護回路は、第２の高電位側電源と第２の低電位側電源との間に設けられ、入力されたサージを吸収する。結合回路は、双方向ダイオードを含み、第１の低電位側電源と第２の低電位側電源とを結合する。第１のトランジスタは、ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが第１の高電位側電源に結合され、バックゲートが第２の低電位側電源に結合される。ここで、半導体装置は、さらに、第１の抵抗素子、または、第３のＥＳＤ保護回路を有する。第１の抵抗素子は、第１のトランジスタのドレインと第１の高電位側電源との間に直列に挿入されるか、または、第１のトランジスタのバックゲートと、第２の低電位側電源との間に直列に挿入される。第３のＥＳＤ保護回路は、第１の高電位側電源と第２の低電位側電源との間に設けられ、入力されたサージを吸収する。
前記一実施の形態によれば、複数の電源系統を有する半導体装置において、ＥＳＤ耐性を向上させることが可能になる。
本発明の実施の形態１による半導体装置の概略構成例を示すブロック図である。 本発明の実施の形態１による半導体装置において、主要部の構成例を示す回路図である。 図２の半導体装置における抵抗素子周りの模式的なデバイス構造例を示す断面図である。 本発明の実施の形態２による半導体装置において、主要部の構成例を示す回路図である。 図４の半導体装置における抵抗素子周りの模式的なデバイス構造例を示す断面図である。 本発明の実施の形態３による半導体装置において、主要部の構成例を示す回路図である。 図６におけるＥＳＤ保護回路の代表的な構成例を示す回路図である。 本発明の実施の形態４による半導体装置において、図１および図６に対応するレイアウト構成の一例を示す平面図である。 本発明の前提として検討した半導体装置において、主要部の構成例および動作例を示す回路図である。 本発明の前提として検討した半導体装置において、主要部の構成例および動作例を示す回路図である。 本発明の前提として検討した半導体装置において、図９Ａおよび図９Ｂとは異なる主要部の構成例および動作例を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ｎチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタをｎＭＯＳトランジスタと呼び、ｐチャネル型ＭＯＳトランジスタをｐＭＯＳトランジスタと呼ぶ。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《半導体装置の概略》
図１は、本発明の実施の形態１による半導体装置の概略構成例を示すブロック図である。図１の半導体装置ＤＥＶは、例えば、１個の半導体チップで構成されるマイクロコントローラまたはＳｏＣ（System on Chip）等である。当該半導体装置ＤＥＶは、電源系統［１］で動作するアナログ回路ブロックＡＢＫと、電源系統［２］で動作するディジタル回路ブロックＤＢＫとを備える。
電源系統［１］は、高電位側電源ＡＶＤＤおよび低電位側電源ＡＶＳＳからなり、電源系統［２］は、高電位側電源ＤＶＤＤおよび低電位側電源ＤＶＳＳからなる。高電位側電源ＡＶＤＤは、高電位側電源電圧（ＡＶＤＤ）を供給し、低電位側電源ＡＶＳＳは、低電位側電源電圧（ＡＶＳＳ）を供給する。同様に、高電位側電源ＤＶＤＤは、高電位側電源電圧（ＤＶＤＤ）を供給し、低電位側電源ＤＶＳＳは、低電位側電源電圧（ＤＶＳＳ）を供給する。
高電位側電源ＡＶＤＤは、外部からの高電位側電源電圧（ＡＶＤＤ）が供給される外部パッドＰＮａｖと、それを内部へ供給する高電位側電源配線ＬＮａｖとで構成される。低電位側電源ＡＶＳＳは、外部からの低電位側電源電圧（ＡＶＳＳ）が供給される外部パッドＰＮａｓと、それを内部へ供給する低電位側電源配線ＬＮａｓとで構成される。同様に、高電位側電源ＤＶＤＤは、外部からの高電位側電源電圧（ＤＶＤＤ）が供給される外部パッドＰＮｄｖと、それを内部へ供給する高電位側電源配線ＬＮｄｖとで構成される。低電位側電源ＤＶＳＳは、外部からの低電位側電源電圧（ＤＶＳＳ）が供給される外部パッドＰＮｄｓと、それを内部へ供給する低電位側電源配線ＬＮｄｓとで構成される。
アナログ回路ブロックＡＢＫは、電源系統［１］（ＡＶＤＤ，ＡＶＳＳ）に結合され、ディジタル回路ブロックＤＢＫは、電源系統［２］（ＤＶＤＤ，ＤＶＳＳ）に結合される。ディジタル回路ブロックＤＢＫは、例えば、ＣＰＵ（Central Processing Unit）を代表とする各種ディジタル回路を含む。アナログ回路ブロックＡＢＫは、例えば、ＡＤＣ（Analog to Digital Converter）やＤＡＣ（Digital to Analog Converter）等を代表とする各種アナログ回路を含む。この際には、例えば、ディジタル回路で生じたノイズをアナログ回路に伝搬させないようにするため、このように、アナログ回路の電源系統［１］と、ディジタル回路の電源系統［２］とを分離することが多い。
ただし、低電位側電源に関しては、通常、結合回路ＣＣによって結合される。具体的には、結合回路ＣＣは、電源系統［１］の低電位側電源ＡＶＳＳ（詳細には低電位側電源配線ＬＮａｓ）と、電源系統［２］の低電位側電源ＤＶＳＳ（詳細には低電位側電源配線ＬＮｄｓ）とを結合する。結合回路ＣＣは、ノイズの伝搬を抑制するための双方向ダイオードを含む。なお、電源系統［１］の高電位側電源電圧（ＡＶＤＤ）と、電源系統［２］の高電位側電源電圧（ＤＶＤＤ）は、同じ電圧値であっても異なる電圧値であってもよい。
アナログ回路ブロックＡＢＫは、ディジタル回路ブロックＤＢＫに対する出力インタフェースを担う出力バッファＯＢＦａと、ディジタル回路ブロックＤＢＫに対する入力インタフェースを担う入力バッファＩＢＦａとを備える。同様に、ディジタル回路ブロックＤＢＫは、アナログ回路ブロックＡＢＫに対する出力インタフェースを担う出力バッファＯＢＦｄと、アナログ回路ブロックＡＢＫに対する入力インタフェースを担う入力バッファＩＢＦｄとを備える。
また、電源系統［１］において、高電位側電源ＡＶＤＤ（詳細には高電位側電源配線ＬＮａｖ）と、低電位側電源ＡＶＳＳ（詳細には低電位側電源配線ＬＮａｓ）との間には、ＥＳＤ保護回路ＥＰＣａが設けられる。ＥＳＤ保護回路ＥＰＣａは、電源系統［１］（ＡＶＤＤ，ＡＶＳＳ）に入力されたサージを吸収する。同様に、電源系統［２］において、高電位側電源ＤＶＤＤ（詳細には高電位側電源配線ＬＮｄｖ）と、低電位側電源ＤＶＳＳ（詳細には低電位側電源配線ＬＮｄｓ）との間には、ＥＳＤ保護回路ＥＰＣｄが設けられる。ＥＳＤ保護回路ＥＰＣｄは、電源系統［２］（ＤＶＤＤ，ＤＶＳＳ）に入力されたサージを吸収する。
ＥＳＤ保護回路ＥＰＣａ，ＥＰＣｄには、一般的に知られている様々な構成を用いることができる。代表的には、例えば、高電位側電源と低電位側電源との間に、ＲＣ（抵抗・容量）回路とバイパス用ｎＭＯＳトランジスタとが並列に結合された構成等が挙げられる。ＲＣ回路は、ノイズに応じて動作するタイマ回路として機能し、バイパス用ｎＭＯＳトランジスタは、当該タイマ回路の出力によってオン・オフが制御される。また、図１では、詳細は後述するが、アナログ回路ブロックＡＢＫとディジタル回路ブロックＤＢＫとの間の信号伝送を仲介する中間バッファＢＦｍが設けられる。
なお、図１の半導体装置ＤＥＶは、２個の電源系統を備えたが、２個以上の電源系統を備えてもよい。さらに、ここでは、アナログ回路かディジタル回路かに基づいて電源系統を分離したが、電源系統の分離方法は、これに限らない。すなわち、実施の形態１の半導体装置ＤＥＶは、複数の電源系統を備え、ある電源系統に結合される回路ブロックと、それとは異なる電源系統に結合される回路ブロックとの間で信号伝送を行うような構成であればよい。
《半導体装置の主要部の構成および動作（前提）》
ここで、実施の形態１の半導体装置の詳細な説明に先立ち、理解を容易にするため、本発明の前提として検討した半導体装置について説明する。図９Ａおよび図９Ｂは、本発明の前提として検討した半導体装置において、主要部の構成例および動作例を示す回路図である。図９Ａおよび図９Ｂには、図１におけるディジタル回路ブロックＤＢＫ内の出力バッファＯＢＦｄ、およびアナログ回路ブロックＡＢＫ内の入力バッファＩＢＦａ周りの構成例が示される。
出力バッファＯＢＦｄは、ｐＭＯＳトランジスタＭＰｄおよびｎＭＯＳトランジスタＭＮｄを備える。ｐＭＯＳトランジスタＭＰｄは、ソースが電源系統［２］の高電位側電源ＤＶＤＤ（詳細には高電位側電源配線ＬＮｄｖ）に結合され、ドレインがノードＮ１に結合される。ｎＭＯＳトランジスタＭＮｄは、ソースが電源系統［２］の低電位側電源ＤＶＳＳ（詳細には低電位側電源配線ＬＮｄｓ）に結合され、ドレインがノードＮ１に結合される。
入力バッファＩＢＦａは、ｐＭＯＳトランジスタＭＰａおよびｎＭＯＳトランジスタＭＮａを備える。ｐＭＯＳトランジスタＭＰａは、ソースが電源系統［１］の高電位側電源ＡＶＤＤ（詳細には高電位側電源配線ＬＮａｖ）に結合される。ｎＭＯＳトランジスタＭＮａは、ソースが電源系統［１］の低電位側電源ＡＶＳＳ（低電位側電源配線ＬＮａｓ）に結合される。ｐＭＯＳトランジスタＭＰａおよびｎＭＯＳトランジスタＭＮａは、この例では、ＣＭＯＳインバータを構成し、ドレインが共通に結合され、ゲートが共通にノードＮ１に結合される。
ここで、図９Ａに示されるように、電源系統［１］の低電位側電源ＡＶＳＳを基準に電源系統［２］の高電位側電源ＤＶＤＤに正極のサージが生じた場合を想定する。具体例として、ＨＢＭ（Human Body Model）試験において、低電位側電源ＡＶＳＳを接地した状態で、外部パッドＰＮｄｖから正極パルスが印加された場合が挙げられる。この場合、電源系統［２］の高電位側電源ＤＶＤＤから電源系統［１］の低電位側電源ＡＶＳＳに向けて流れるＥＳＤ電流は、ＥＳＤ電流Ｉｅｓｄ１とＥＳＤ電流Ｉｅｓｄ２とに分散される。
ＥＳＤ電流Ｉｅｓｄ１は、ＥＳＤ保護回路ＥＰＣｄおよび結合回路ＣＣ（双方向ダイオード）を介して流れる電流である。ＥＳＤ電流Ｉｅｓｄ２は、出力バッファＯＢＦｄ内のｐＭＯＳトランジスタＭＰｄおよびノードＮ１を経由して、クランプ回路ＣＬＰｌに流れる電流である。ここで、ＥＳＤ電流Ｉｅｓｄ１の電流経路のインピーダンスは、結合回路ＣＣが設けられることによって比較的高くなる。これに伴い、クランプ回路ＣＬＰｌが存在しないと、ＥＳＤ電流Ｉｅｓｄ２の電流が流れなくなる。その結果、ノードＮ１と低電位側電源ＡＶＳＳとの間に設けられる入力バッファＩＢＦａ内のｎＭＯＳトランジスタＭＮａに、高いゲート・ソース間電圧Ｖｇｓが印加され、当該トランジスタが破壊する恐れがある。
このため、図９Ａに示されるように、ノードＮ１と低電位側電源ＡＶＳＳ（詳細には低電位側電源配線ＬＮａｓ）との間に、クランプ回路ＣＬＰｌを設けることが有益である。クランプ回路ＣＬＰｌは、ＥＳＤ電流Ｉｅｓｄ２を流すと共に、ノードＮ１と低電位側電源ＡＶＳＳとの間の電圧上昇を防ぎ、ＭＮａのトランジスタ破壊を回避する。クランプ回路ＣＬＰｌは、代表的には、ＧＧ（Gate Grounded）型のｎＭＯＳトランジスタ等を含む。
なお、このようなサージが入力された場合、電源系統［２］（ＤＶＤＤ，ＤＶＳＳ）に結合される各種内部回路に関しては、ＥＳＤ保護回路ＥＰＣｄによって十分に保護される。すなわち、この場合、ＥＳＤ保護回路ＥＰＣｄおよび結合回路ＣＣの直列回路ではなく、ＥＳＤ保護回路ＥＰＣｄのみが低インピーダンスで当該各種内部回路と並列に結合されることになる。このように、電源系統を跨がないサージに関しては、ＥＳＤ保護回路ＥＰＣｄ，ＥＰＣａによる十分な保護が可能である。
次に、図９Ｂに示されるように、電源系統［２］の低電位側電源ＤＶＳＳを基準に電源系統［１］の高電位側電源ＡＶＤＤに正極のサージが生じた場合を想定する。この場合、保護回路ＥＰＣａおよび結合回路ＣＣを介する電流経路でＥＳＤ電流Ｉｅｓｄ３が流れる。ただし、図９Ａの場合と同様に、ＥＳＤ電流Ｉｅｓｄ３の電流経路のインピーダンスは高いため、クランプ回路ＣＬＰｈからノードＮ１、出力バッファＯＢＦｄ内のｎＭＯＳトランジスタＭＮｄを介する経路でＥＳＤ電流Ｉｅｓｄ４が流れ得る。
クランプ回路ＣＬＰｈが存在しないと、ＥＳＤ電流Ｉｅｓｄ４が流れないため、高電位側電源ＡＶＤＤとノードＮ１との間に設けられる入力バッファＩＢＦａ内のｐＭＯＳトランジスタＭＰａに、高いゲート・ソース間電圧Ｖｇｓが印加され、当該トランジスタが破壊される恐れがある。そこで、図９Ａの場合と同様に、高電位側電源ＡＶＤＤ（詳細には高電位側電源配線ＬＮａｖ）とノードＮ１との間に、ＧＧ型のｐＭＯＳトランジスタ等を含むクランプ回路ＣＬＰｈを設けることが有益となる。
図１０は、本発明の前提として検討した半導体装置において、図９Ａおよび図９Ｂとは異なる主要部の構成例および動作例を示す回路図である。図１０に示す半導体装置は、図９Ａおよび図９Ｂの構成例に対して、クランプ回路ＣＬＰｌが削除され、さらに、中間バッファＢＦｍを備えている。中間バッファＢＦｍは、図９Ａおよび図９ＢにおけるノードＮ１に挿入される形で設けられる。中間バッファＢＦｍは、２個のｎＭＯＳトランジスタＭＮｍ１，ＭＮｍ２を備える。
ｎＭＯＳトランジスタＭＮｍ１は、ドレインが電源系統［１］の高電位側電源ＡＶＤＤ（詳細には高電位側電源配線ＬＮａｖ）に結合され、バックゲートが電源系統［２］の低電位側電源ＤＶＳＳ（詳細には低電位側電源配線ＬＮｄｓ）に結合される。ｎＭＯＳトランジスタＭＮｍ２は、ソースおよびバックゲートが共に電源系統［２］の低電位側電源ＤＶＳＳに結合される。ｎＭＯＳトランジスタＭＮｍ１，ＭＮｍ２のゲートは、ノードＮ１１に結合され、ノードＮ１１を介して出力バッファＯＢＦｄの出力ノードに結合される。ｎＭＯＳトランジスタＭＮｍ１のソースとｎＭＯＳトランジスタＭＮｍ２のドレインは、ノードＮ１２に結合され、ノードＮ１２を介して入力バッファＩＢＦａの入力ノードに結合される。
このように、ｐＭＯＳトランジスタではなくｎＭＯＳトランジスタＭＮｍ１を備えた中間バッファＢＦｍを設けることで、高速伝送を実現することが可能になる。また、このような構成を用いる場合、図９Ａで述べたようなＥＳＤ電流Ｉｅｓｄ２が流れないことによる問題（クランプ回路ＣＬＰｌが存在しないことによる問題）は生じない。具体的には、このようなＥＳＤ電流の影響は、中間バッファＢＦｍを挟むことで、入力バッファＩＢＦａには及ばなくなる。その代わりに、中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ２の破壊が懸念される。
ただし、当該ｎＭＯＳトランジスタＭＮｍ２のソース（およびバックゲート）は、電源系統［１］の低電位側電源ＡＶＳＳではなく、電源系統［２］の低電位側電源ＤＶＳＳに結合される。これに伴い、図９Ａの場合と異なり、ｎＭＯＳトランジスタＭＮｍ２は、ＥＳＤ保護回路ＥＰＣｄによって結合回路ＣＣのインピーダンスの影響を受けることなく保護される。このため、クランプ回路ＣＬＰｌが存在しなくても、ｎＭＯＳトランジスタＭＮｍ２が破壊することはない。一方、図９Ｂで述べたようなＥＳＤ電流Ｉｅｓｄ３，Ｉｅｓｄ４に関しては、図９Ｂにおける出力バッファＯＢＦｄ内のｎＭＯＳトランジスタＭＮｄの代わりに、図１０の中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ２によって同様の問題が生じ得る。このため、クランプ回路ＣＬＰｈが設けられる。
しかし、図１０のような構成例を用いた場合、更に、別の経路でＥＳＤ電流Ｉｅｓｄ５が流れ、これによって問題が生じ得ることが判明した。具体的には、ＥＳＤ電流Ｉｅｓｄ５は、電源系統［１］の高電位側電源ＡＶＤＤから中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ１のバックゲートを介して電源系統［２］の低電位側電源ＤＶＳＳに流れる電流である。当該ＥＳＤ電流Ｉｅｓｄ５は、ｎＭＯＳトランジスタＭＮｍ１において、ｎ＋型のドレイン拡散層と、バックゲートとなるｐ型ウェルとの間のｐｎ接合に流れる。そして、この際に、当該ｐｎ接合で熱破壊が生じ得ることが判明した。
このような問題を解決するため、ＥＳＤ保護回路ＥＰＣａおよび結合回路ＣＣのインピーダンスを下げる方式が考えられる。具体的には、例えば、ＥＳＤ保護回路ＥＰＣａ内のバイパス用ｎＭＯＳトランジスタのゲート幅のサイズを大きくする方式や、結合回路ＣＣ内の双方向ダイオードのサイズを大きくする方式等が挙げられる。しかし、このような方式を用いた場合、半導体チップの面積が増加し、コストの増大が生じ得る。そこで、以下の方式を用いることが有益となる。
《半導体装置の主要部の構成（実施の形態１）》
図２は、本発明の実施の形態１による半導体装置において、主要部の構成例を示す回路図である。図２に示す半導体装置は、図１０に示した構成例に対して、さらに、抵抗素子Ｒｄを備えている。図２において、中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ１は、前述したように、ドレインが電源系統［１］の高電位側電源ＡＶＤＤに結合され、バックゲートが電源系統［２］の低電位側電源ＤＶＳＳに結合される。
ここで、抵抗素子Ｒｄは、当該中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ１のドレインと、電源系統［１］の高電位側電源ＡＶＤＤ（詳細には高電位側電源配線ＬＮａｖ）との間に直列に挿入される。このような抵抗素子Ｒｄを設けることで、図１０におけるＥＳＤ電流Ｉｅｓｄ５を小さくすることができる。その結果、ｎＭＯＳトランジスタＭＮｍ１において、ｎ＋型のドレイン拡散層と、バックゲートなるｐ型ウェルとの間のｐｎ接合で生じ得る熱破壊を防止することが可能になる。
図３は、図２の半導体装置における抵抗素子周りの模式的なデバイス構造例を示す断面図である。図３において、図２のｎＭＯＳトランジスタＭＮｍ１は、半導体基板ＳＵＢ内に形成されたｐ型ウェルＰＷと、ｐ型ウェルＰＷ内に形成されたｎ＋型のソース拡散層ＤＦｓ（ｎ＋）およびｎ＋型のドレイン拡散層ＤＦｄ（ｎ＋）と、半導体基板ＳＵＢ上に形成されたゲート絶縁膜Ｇｏｘおよびゲート層ＧＴとを備える。
また、半導体基板ＳＵＢ上には、ポリシリコン層ＰＳ（Ｒｄ）が形成される。ポリシリコン層ＰＳ（Ｒｄ）の一端は、コンタクト層ＣＴおよびメタル配線層Ｍｊを介してドレイン拡散層ＤＦｄ（ｎ＋）に接続される。ポリシリコン層ＰＳ（Ｒｄ）の他端は、コンタクト層ＣＴを介して電源系統［１］の高電位側電源配線ＬＮａｖとなるメタル配線層Ｍｋ（ＬＮａｖ）に接続される。図３の抵抗素子Ｒｄは、主に、ドレイン拡散層ＤＦｄ（ｎ＋）およびポリシリコン層ＰＳ（Ｒｄ）によって形成される。抵抗素子Ｒｄの抵抗値は、ｎＭＯＳトランジスタＭＮｍ１のＥＳＤ耐性に応じて適宜定められるが、代表的には、数百Ω（１００～１０００Ω）等である。
《実施の形態１の主要な効果》
以上、実施の形態１の半導体装置を用いることで、代表的には、ＥＳＤ耐性を向上させることが可能になる。特に、複数のアナログ回路ブロック・ディジタル回路ブロックに伴い複数の電源系統を有する半導体装置（半導体チップ）において、異なる電源系統の間に設けられる中間バッファＢＦｍのＥＳＤ耐性（例えば、ＨＢＭ耐性）を向上させることが可能になる。さらに、このような効果を、回路面積の増加（例えば、ＥＳＤ保護回路や双方向ダイオード等のサイズアップ）を抑制した上で得ることができる。
なお、この例では、電源系統［１］の高電位側電源ＡＶＤＤと、電源系統［２］の低電位側電源ＤＶＳＳとの間に、中間バッファＢＦｍが設けられた。同様にして、電源系統［２］の高電位側電源ＤＶＤＤと、電源系統［１］の低電位側電源ＡＶＳＳとの間に、中間バッファ（ＢＦｍ２と呼ぶ）を設けてもよい。この場合、当該中間バッファ（ＢＦｍ２）内のｎＭＯＳトランジスタＭＮｍ１に対しても、同様の抵抗素子Ｒｄが設けられる。
（実施の形態２）
《半導体装置の主要部の構成（実施の形態２）》
図４は、本発明の実施の形態２による半導体装置において、主要部の構成例を示す回路図である。図４に示す半導体装置は、図２の構成例と異なり、抵抗素子Ｒｄの代わりに抵抗素子Ｒｂを備えている。抵抗素子Ｒｂは、中間バッファＢＦ内のｎＭＯＳトランジスタＭＮｍ１のバックゲートと、電源系統［２］の低電位側電源ＤＶＳＳ（詳細には低電位側電源配線ＬＮｄｓ）との間に直列に挿入される。なお、ｎＭＯＳトランジスタＭＮｍ１のドレインは、電源系統［１］の高電位側電源ＡＶＤＤに結合される。
このような抵抗素子Ｒｂを設けることでも、図２の場合と同様に、図１０におけるＥＳＤ電流Ｉｅｓｄ５を小さくすることができる。その結果、ｎＭＯＳトランジスタＭＮｍ１のｐｎ接合で生じ得る熱破壊を防止することが可能になる。なお、図４において、実施の形態１でも述べたように、電源系統［２］の高電位側電源ＤＶＤＤに結合される中間バッファ（ＢＦｍ２）を設ける場合には、当該中間バッファ（ＢＦｍ２）内のｎＭＯＳトランジスタＭＮｍ１に対しても同様の抵抗素子Ｒｂが設けられる。
図５は、図４の半導体装置における抵抗素子周りの模式的なデバイス構造例を示す断面図である。図５には、図３の場合と同様のｎＭＯＳトランジスタＭＮｍ１が示される。また、ｎＭＯＳトランジスタＭＮｍ１のバックゲートとなるｐ型ウェルＰＷ内には、ｐ＋型の給電用拡散層ＤＦｂ（ｐ＋）が形成される。さらに、半導体基板ＳＵＢ上には、ポリシリコン層ＰＳ（Ｒｂ）が形成される。
ポリシリコン層ＰＳ（Ｒｂ）の一端は、コンタクト層ＣＴおよびメタル配線層Ｍｊを介して給電用拡散層ＤＦｂ（ｐ＋）に接続される。ポリシリコン層ＰＳ（Ｒｂ）の他端は、コンタクト層ＣＴを介して電源系統［２］の低電位側電源配線ＬＮｄｓとなるメタル配線層Ｍｋ（ＬＮｄｓ）に接続される。図５の抵抗素子Ｒｂは、主に、給電用拡散層ＤＦｂ（ｐ＋）およびポリシリコン層ＰＳ（Ｒｂ）によって形成される。抵抗素子Ｒｂの抵抗値は、ｎＭＯＳトランジスタＭＮｍ１のＥＳＤ耐性に応じて適宜定められるが、代表的には、数百Ω（１００～１０００Ω）等である。
なお、図４に示したｎＭＯＳトランジスタＭＮｍ２は、ｎＭＯＳトランジスタＭＮｍ１と同じｐ型ウェルＰＷ内に形成されるか、または、ｎＭＯＳトランジスタＭＮｍ１とは別のｐ型ウェル内に形成される。後者の場合、各ｐ型ウェルは、図示しないｎ型ディープウェルによって分離される。
《実施の形態２の主要な効果》
以上、実施の形態２の半導体装置を用いることで、実施の形態１で述べた各種効果と同様の効果が得られる。さらに、実施の形態１の方式と異なり、抵抗素子ＲｂがｎＭＯＳトランジスタＭＮｍ１のドレインでなくバックゲートに結合されるため、ｎＭＯＳトランジスタＭＮｍ１の駆動能力の低下（ひいては、伝送速度の低下等）を抑制することが可能になる。
（実施の形態３）
《半導体装置の主要部の構成（実施の形態３）》
図６は、本発明の実施の形態３による半導体装置において、主要部の構成例を示す回路図である。図６に示す半導体装置は、図１０に示した構成例に対して、さらに、ＥＳＤ保護回路ＥＰＣａｄを備えている。ＥＳＤ保護回路ＥＰＣａｄは、電源系統［１］の高電位側電源ＡＶＤＤ（詳細には高電位側電源配線ＬＮａｖ）と電源系統［２］の低電位側電源ＤＶＳＳ（詳細には低電位側電源配線ＬＮｄｓ）との間に設けられ、入力されたサージを吸収する。
このようなＥＳＤ保護回路ＥＰＣａｄを設けることで、電源系統［１］の高電位側電源ＡＶＤＤと電源系統［２］の低電位側電源ＤＶＳＳとの間に入力されたサージを吸収できるため、図１０におけるＥＳＤ電流Ｉｅｓｄ５を小さくすることができる。その結果、実施の形態１，２の場合と同じく、中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ１のｐｎ接合で生じ得る熱破壊を防止することが可能になる。
図７は、図６におけるＥＳＤ保護回路の代表的な構成例を示す回路図である。図７に示すＥＳＤ保護回路ＥＰＣａｄは、抵抗（Ｒ）および容量（Ｃ）からなるＲＣタイマ回路と、インバータＩＶと、バイパス用ｎＭＯＳトランジスタＭＮｂｐとを備える。例えば、低電位側電源ＤＶＳＳを基準に高電位側電源ＡＶＤＤに正極のサージが入力されると、インバータＩＶの入力電圧がＲＣ時定数で立ち上がる（インバータＩＶの出力電圧がＲＣ時定数で立ち下がる）。その結果、バイパス用ｎＭＯＳトランジスタＭＮｂｐは、サージが入力されたのちＲＣ時定数に応じた期間でオンとなり、この期間でサージを吸収する。
なお、図６において、実施の形態１，２でも述べたように、電源系統［２］の高電位側電源ＤＶＤＤに結合される中間バッファ（ＢＦｍ２）を設ける場合には、電源系統［２］の高電位側電源ＤＶＤＤと電源系統［１］の低電位側電源ＡＶＳＳとの間に、同様のＥＳＤ保護回路を設ければよい。また、ＥＳＤ保護回路ＥＰＣａｄは、図７のような構成に限らず、一般的に知られている様々な構成であってよい。ＥＳＤ保護回路ＥＰＣａ，ＥＰＣｄに関しても、図７のような構成や、一般的に知られているその他の構成であってよい。
《実施の形態３の主要な効果》
以上、実施の形態３の半導体装置を用いることで、必要最小限の回路面積オーバヘッドで、ＥＳＤ耐性を向上させることが可能になる。すなわち、互いに異なる電源系統間の内、中間バッファが設けられる電源系統間にＥＳＤ保護回路を設ければよく、全ての電源系統間にＥＳＤ保護回路を設ける必要性は特にない。また、実施の形態１，２の方式では、例えば、素子密度が高い内部回路領域に抵抗素子を配置する必要があるため、レイアウト設計が容易でない場合がある。実施の形態３の方式では、ＥＳＤ保護回路ＥＰＣａｄの配置箇所に関する自由度が高いため、レイアウト設計を容易化することが可能になる。
（実施の形態４）
《半導体装置のレイアウト構成》
図８は、本発明の実施の形態４による半導体装置において、図１および図６に対応するレイアウト構成の一例を示す平面図である。図８に示されるように、半導体装置（半導体チップ）の外周領域ＡＲｏには、電源系統［１］の外部パッドＰＮａｖ，ＰＮａｓおよび電源系統［２］の外部パッドＰＮｄｖ，ＰＮｄｓを含む各種外部パッドが配置される。また、外周領域ＡＲｏには、電源系統［１］の外部パッドＰＮａｖ，ＰＮａｓに近接する形でＥＳＤ保護回路ＥＰＣａが配置され、電源系統［２］の外部パッドＰＮｄｖ，ＰＮｄｓに近接する形でＥＳＤ保護回路ＥＰＣｄが配置される。
一方、外周領域ＡＲｏの内側の内部領域ＡＲｉには、アナログ回路形成領域ＡＲ＿ＡＢＫと、ディジタル回路形成領域ＡＲ＿ＤＢＫとが設けられる。アナログ回路形成領域ＡＲ＿ＡＢＫには、外部パッドＰＮａｖに結合される高電位側電源配線ＬＮａｖと、外部パッドＰＮａｓに結合される低電位側電源配線ＬＮａｓとが配置される。ディジタル回路形成領域ＡＲ＿ＤＢＫには、外部パッドＰＮｄｖに結合される高電位側電源配線ＬＮｄｖと、外部パッドＰＮｄｓに結合される低電位側電源配線ＬＮｄｓとが配置される。この例では、高電位側電源配線ＬＮｄｖおよび低電位側電源配線ＬＮｄｓは、メッシュ状のメタル配線によって形成される。
ここで、アナログ回路形成領域ＡＲ＿ＡＢＫと、ディジタル回路形成領域ＡＲ＿ＤＢＫとの境界部分（この例ではアナログ回路形成領域ＡＲ＿ＡＢＫ内に含まれる）には、図６に示した中間バッファＢＦｍ内のｎＭＯＳトランジスタＭＮｍ１が配置される。そして、このｎＭＯＳトランジスタＭＮｍ１の近傍に、図６に示したＥＳＤ保護回路ＥＰＣａｄが配置される。なお、当該境界部分には、結合回路ＣＣ等も配置される。
このように、外周領域ＡＲｏではなく内部領域ＡＲｉにおいて、ｎＭＯＳトランジスタＭＮｍ１の近傍にＥＳＤ保護回路ＥＰＣａｄを配置することで、サージ入力時にｎＭＯＳトランジスタＭＮｍ１のドレイン－バックゲート間に生じる電位差をより小さくすることができる。その結果、ＥＳＤ耐性をより高めることが可能になる。
さらに、ＥＳＤ保護回路ＥＰＣａｄを内部領域ＡＲｉに配置することで、外周領域ＡＲｏに配置する場合と比較して、サージ入力時の動作に伴う発熱を小さくすることができる。その結果、ＥＳＤ保護回路ＥＰＣａｄの面積を、外周領域ＡＲｏに配置されるＥＳＤ保護回路（例えば、ＥＰＣａ）の面積よりも小さくすることが可能になる。詳細には、例えば、図７に示したＥＳＤ保護回路ＥＰＣａｄ内のバイパス用ｎＭＯＳトランジスタＭＮｂｐ等を、ＥＳＤ保護回路ＥＰＣａ内の当該トランジスタよりも小さい素子サイズ（ゲート幅）で構成すること等が可能になる。
《実施の形態４の主要な効果》
以上、実施の形態４の半導体装置を用いることで、実施の形態３で述べた各種効果と同様の効果が得られる。これに加えて、ＥＳＤ耐性の更なる向上や、回路面積オーバヘッドの抑制（ひいてはコストの低減）等が可能になる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
例えば、実施の形態１～４の方式を、適宜組み合わせて用いることも場合によっては可能である。すなわち、実施の形態１の抵抗素子Ｒｄと、実施の形態２の抵抗素子Ｒｂとを併用することや、実施の形態１の抵抗素子Ｒｄまたは実施の形態２の抵抗素子Ｒｂと、実施の形態３のＥＳＤ保護回路ＥＰＣａｄとを併用すること等も可能である。
ＡＢＫ アナログ回路ブロック
ＡＲｉ 内部領域
ＡＲｏ 外周領域
ＡＶＤＤ，ＤＶＤＤ 高電位側電源
ＡＶＳＳ，ＤＶＳＳ 低電位側電源
ＢＦｍ 中間バッファ
ＣＣ 結合回路
ＣＬＰ クランプ回路
ＤＢＫ ディジタル回路ブロック
ＤＥＶ 半導体装置
ＥＰＣ ＥＳＤ保護回路
ＩＢＦ 入力バッファ
ＭＮ ｎＭＯＳトランジスタ
ＭＰ ｐＭＯＳトランジスタ
ＯＢＦ 出力バッファ
Ｒｄ，Ｒｂ 抵抗素子

Claims (13)

  1. 第１の高電位側電源および第１の低電位側電源からなる第１の電源系統と、第２の高電位側電源および第２の低電位側電源からなる第２の電源系統とを有する半導体装置であって、
    前記第１の高電位側電源と前記第１の低電位側電源との間に設けられ、入力されたサージを吸収する第１のＥＳＤ保護回路と、
    前記第２の高電位側電源と前記第２の低電位側電源との間に設けられ、入力されたサージを吸収する第２のＥＳＤ保護回路と、
    双方向ダイオードを含み、前記第１の低電位側電源と前記第２の低電位側電源とを結合する結合回路と、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第１の高電位側電源に結合され、バックゲートが前記第２の低電位側電源に結合される第１のトランジスタと、
    前記第１のトランジスタのドレインと前記第１の高電位側電源との間に直列に挿入される第１の抵抗素子と、
    前記第１のトランジスタからの信号が入力され、前記第１の高電位側電源と前記第１の低電位側電源とに結合される入力バッファと、
    前記入力バッファの入力ノードをクランプするクランプ回路と、
    を有し、
    前記クランプ回路は、前記入力ノードと前記第１の高電位側電源との間に設けられ、前記入力ノードと前記第１の低電位側電源との間には設けられない、
    半導体装置。
  2. 請求項１記載の半導体装置において、さらに、
    前記第１の電源系統に結合されるアナログ回路ブロックと、
    前記第２の電源系統に結合されるディジタル回路ブロックと、
    を有する、
    半導体装置。
  3. 第１の高電位側電源および第１の低電位側電源からなる第１の電源系統と、第２の高電位側電源および第２の低電位側電源からなる第２の電源系統とを有する半導体装置であって、
    前記第１の高電位側電源と前記第１の低電位側電源との間に設けられ、入力されたサージを吸収する第１のＥＳＤ保護回路と、
    前記第２の高電位側電源と前記第２の低電位側電源との間に設けられ、入力されたサージを吸収する第２のＥＳＤ保護回路と、
    双方向ダイオードを含み、前記第１の低電位側電源と前記第２の低電位側電源とを結合する結合回路と、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第１の高電位側電源に結合され、バックゲートが前記第２の低電位側電源に結合される第１のトランジスタと、
    前記第１のトランジスタのドレインと前記第１の高電位側電源との間に直列に挿入される第１の抵抗素子と、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第２の高電位側電源に結合され、バックゲートが前記第１の低電位側電源に結合される第２のトランジスタと、
    前記第２のトランジスタのドレインと前記第２の高電位側電源との間に直列に挿入される第２の抵抗素子と、
    を有する、
    半導体装置。
  4. 請求項３記載の半導体装置において、さらに、
    前記第１の電源系統に結合されるアナログ回路ブロックと、
    前記第２の電源系統に結合されるディジタル回路ブロックと、
    を有する、
    半導体装置。
  5. 第１の高電位側電源および第１の低電位側電源からなる第１の電源系統と、第２の高電位側電源および第２の低電位側電源からなる第２の電源系統とを有する半導体装置であって、
    前記第１の高電位側電源と前記第１の低電位側電源との間に設けられ、入力されたサージを吸収する第１のＥＳＤ保護回路と、
    前記第２の高電位側電源と前記第２の低電位側電源との間に設けられ、入力されたサージを吸収する第２のＥＳＤ保護回路と、
    双方向ダイオードを含み、前記第１の低電位側電源と前記第２の低電位側電源とを結合する結合回路と、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第１の高電位側電源に結合され、バックゲートが前記第２の低電位側電源に結合される第１のトランジスタと、
    前記第１のトランジスタのバックゲートと、前記第２の低電位側電源との間に直列に挿入される第１の抵抗素子と、
    を有する、
    半導体装置。
  6. 請求項５記載の半導体装置において、さらに、
    前記第１の電源系統に結合されるアナログ回路ブロックと、
    前記第２の電源系統に結合されるディジタル回路ブロックと、
    を有する、
    半導体装置。
  7. 請求項５記載の半導体装置において、さらに、
    前記第１のトランジスタからの信号が入力され、前記第１の高電位側電源と前記第１の低電位側電源とに結合される入力バッファと、
    前記入力バッファの入力ノードをクランプするクランプ回路と、
    を有し、
    前記クランプ回路は、前記入力ノードと前記第１の高電位側電源との間に設けられ、前記入力ノードと前記第１の低電位側電源との間には設けられない、
    半導体装置。
  8. 請求項５記載の半導体装置において、さらに、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第２の高電位側電源に結合され、バックゲートが前記第１の低電位側電源に結合される第２のトランジスタと、
    前記第２のトランジスタのバックゲートと、前記第１の低電位側電源との間に直列に挿入される第２の抵抗素子と、
    を有する、
    半導体装置。
  9. 第１の高電位側電源および第１の低電位側電源からなる第１の電源系統と、第２の高電位側電源および第２の低電位側電源からなる第２の電源系統とを有する半導体装置であって、
    前記第１の高電位側電源と前記第１の低電位側電源との間に設けられ、入力されたサージを吸収する第１のＥＳＤ保護回路と、
    前記第２の高電位側電源と前記第２の低電位側電源との間に設けられ、入力されたサージを吸収する第２のＥＳＤ保護回路と、
    双方向ダイオードを含み、前記第１の低電位側電源と前記第２の低電位側電源とを結合する結合回路と、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第１の高電位側電源に結合され、バックゲートが前記第２の低電位側電源に結合される第１のトランジスタと、
    前記第１の高電位側電源と前記第２の低電位側電源との間に設けられ、入力されたサージを吸収する第３のＥＳＤ保護回路と、
    を有する、
    半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第３のＥＳＤ保護回路は、前記第１のＥＳＤ保護回路よりもサイズが小さい素子で構成される、
    半導体装置。
  11. 請求項９記載の半導体装置において、
    前記半導体装置は、１個の半導体チップで構成され、
    前記第１のＥＳＤ保護回路および前記第２のＥＳＤ保護回路は、前記半導体チップの外周領域に配置され、
    前記第３のＥＳＤ保護回路は、前記外周領域の内側の内部領域において、前記第１のトランジスタの近傍に配置される、
    半導体装置。
  12. 請求項９記載の半導体装置において、さらに、
    前記第１のトランジスタからの信号が入力され、前記第１の高電位側電源と前記第１の低電位側電源とに結合される入力バッファと、
    前記入力バッファの入力ノードをクランプするクランプ回路と、
    を有し、
    前記クランプ回路は、前記入力ノードと前記第１の高電位側電源との間に設けられ、前記入力ノードと前記第１の低電位側電源との間には設けられない、
    半導体装置。
  13. 請求項９記載の半導体装置において、さらに、
    ｎチャネル型ＭＯＳトランジスタで構成され、ドレインが前記第２の高電位側電源に結合され、バックゲートが前記第１の低電位側電源に結合される第２のトランジスタと、
    前記第２の高電位側電源と前記第１の低電位側電源との間に設けられ、入力されたサージを吸収する第４のＥＳＤ保護回路と、
    を有する、
    半導体装置。
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