JP6536274B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

半導体装置では、電源電圧の異なる回路を混載することが行われる。電源電圧の異なる複数の回路を搭載する場合、電源線を分離する必要がある。この場合、低（電位）電源線および高（電位）電源線の両方を分離する場合と、低電源線は共通に接続し、高電源線のみを分離する場合がある。また、同じ電源電圧であっても、アナログ回路などのノイズの影響を受けやすい回路については、高電源線と低電源線の両方の電源線を分離することが行われる。低電源線を分離する場合、２つの低電源線は同じ電位であり、２つの低電源線の間に双方向ダイオードを接続する場合がある。これにより、２つの低電源線は実質的に分離され、電位の安定性が向上する。双方向ダイオードを接続した場合でも、２つの低電源線は、分離していると呼ばれるのが一般的である。ここでも、低電源線および高電源線の両方が分離され、低電源線が双方向ダイオードで接続された複数のドメインを有する半導体装置が対象である。低電源線および高電源線の両方が分離された回路部分をドメインと称する。

半導体装置では、静電気放電(Electro Static Discharge: ESD)によって損傷および誤動作が発生するなどの影響を受けることが知られており、放電から半導体装置を保護する保護回路を設けることが行われる。半導体装置を損傷するＥＳＤモデルとして、外部静電気帯電物体からの損傷モデル（人体帯電モデルなど）、半導体装置自体の静電気帯電による損傷モデル(Charged Device Model: CDM)等があり、それらに対する試験方法なども規定されている。保護回路は、これらのＥＳＤモデルに対応する放電から半導体装置を保護する。ＥＳＤモデルに対応する保護回路は、外部との端子に直接接続される配線およびその配線に接続される素子について設けられる。

半導体装置が、１つの共通の高電源線および１つの共通の低電源線を有する場合には、外部端子に接続される部分に保護回路を設ければよい。しかし、半導体装置が複数のドメインを有する場合、ドメイン間の信号経路がＥＳＤの影響を受け、信号経路の素子を損傷するという問題がある。そのため、複数のドメインを有する半導体装置では、ドメイン間の信号経路についてもＥＳＤを考慮し、保護する必要があることが知られている。

特開平０９−２９３８３２号公報 特開平１１−１９１７３２号公報 特開２００２−２４６５５５号公報

"ESD Protection Design for Mixed-Power Domains in 90nm CMOS with New Efficient Power Clamp and GND Current Trigger (GCT) Technique" Mototsugu Okushima, EOS/ESD SYMPOSIUM 06-205

前述のように、複数のドメインを設ける場合、各ドメインの端子に接続される部分のＥＳＤ保護だけでなく、ドメイン間、すなわちクロスドメイン部の信号経路についてもＥＳＤ保護を行う必要がある。クロスドメイン部の信号線にＣＤＭに対応する保護回路を設ける場合、すべての信号線について保護回路を設ける必要があり、保護回路の個数が非常に多くなる。ＥＳＤ保護回路は比較的面積の大きな回路であり、多数の保護回路を設けるには大きな回路面積を必要とするという問題があった。近年、半導体装置の設計は、各種の回路について概略の設計が終了している回路ブロックがあらかじめ用意され、その中から仕様を満たす回路ブロックを選択して配置し、ブロック間のインターフェース部を設計するという手法が採用されている。複数のドメインを有する半導体装置を設計する場合には、各ドメインを選択して配置した後、クロスドメイン部の設計を行うが、クロスドメイン部の保護回路があまり大きくなると、想定したエリア内に収めることができず、再設計という事態になることがある。このため、あまり大きな面積の保護回路を設けることを前提として設計を行うことは難しいのが現状である。そのため、クロスドメイン部の保護回路をできるだけ小さくすることが求められている。

実施形態によれば、複数のドメインを有し、ＥＳＤ保護回路が小さく、より良好なＥＳＤ保護が行われる半導体装置が実現される。

本発明の第１の態様の半導体装置は、第１ドメインと、第２ドメインと、双方向ダイオードと、を有する。第１ドメインは、第１高電源線、第１低電源線および第１高電源線と第１低電源線間に設けられた第１パワークランプ回路を含む。第２ドメインは、第１高電源線から分離した第２高電源線、第１低電源線から分離した第２低電源線および第２高電源線と第２低電源線間に設けられた第２パワークランプ回路を含み、電源間容量が第１ドメインの電源間容量より小さい。双方向ダイオードは、第１低電源線と第２低電源線間に接続される。第２ドメインへ信号を出力する第１ドメインのクロスドメイン回路は、インバータと、遮断用ＰＭＯＳトランジスタと、制御用ＮＭＯＳトランジスタと、を有する。インバータは、直列に接続され、ゲートに第２ドメインへの信号が印加される信号用ＰＭＯＳトランジスタと信号用ＮＭＯＳトランジスタを含み、信号用ＮＭＯＳトランジスタが第１低電源線に接続される。遮断用ＰＭＯＳトランジスタは、第１高電源線と信号用ＰＭＯＳトランジスタ間に接続される。制御用ＮＭＯＳトランジスタは、遮断用ＰＭＯＳトランジスタのゲートと第１低電源線の間に接続され、ゲートがドレインに接続される。制御用ＮＭＯＳトランジスタのドレイン−ソース間容量は、遮断用ＰＭＯＳトランジスタのソース−ゲート間の寄生容量より小さい。

実施形態の半導体装置では、クロスドメイン部における良好なＥＳＤ保護が、小さな回路で実現される。

図１は、複数のドメインを有する例示の半導体装置の上面図である。 図２は、半導体デバイスに設ける複数のドメインの例を示す図である。 図３は、第１ドメイン（コア部）と第２ドメイン（機能マクロ部）のクロスドメイン部の構成を示す図であり、（Ａ）がクロスドメイン部における構成を、（Ｂ）がトランジスタのゲート酸化膜の破壊を抑制するＣＤＭ保護回路を示す。 図４は、実施形態の半導体装置（デバイス）における第１ドメインおよび第２ドメインに関係するクロスドメイン部の構成を示す図である。 図５は、コアクロスドメイン回路からマクロクロスドメイン回路へ出力される信号に関係する部分の回路構成を示す図である。 図６は、図５において、遮断用ＰＭＯＳトランジスタのソース−ゲート間の寄生容量、および制御用ＮＭＯＳトランジスタのドレイン−ソース間容量を示した図である。 図７は、ＣＤＭ試験時における電荷の放電経路を説明する図である。

実施形態について説明する前に、複数ドメインを有する半導体装置、およびＥＳＤ保護について説明する。

図１は、複数のドメインを有する例示の半導体装置の上面図である。
半導体装置（デバイス）１は、４辺に沿って配置された複数の端子２と、低（ＶＳＳ）電源線３と、複数のドメイン６Ａ−６Ｄと、を有する。複数の端子２は、ドメイン６Ａの高電源線に電源を供給する３個の端子２Ａと、ドメイン６Ｂの高電源線に電源を供給する２個の端子２Ｂと、ドメイン６Ｃおよび６Ｄの高電源線に電源を供給するそれぞれ１個の端子２Ｃおよび２Ｄと、を含む。

ドメイン６Ａ−６Ｄは、内部に低電源線、高電源線および回路部分をそれぞれ有し、各ドメインの低電源線は、低電源線３に接続される。したがって、図１の例示の半導体デバイスでは、ドメイン６Ａ−６Ｄの低（ＶＳＳ）電源線は相互に接続されている。ドメイン６Ａ−６Ｄの高（ＶＤＤ）電源線は、分離している。ドメイン６Ａの高電源線には、３個の端子２Ａから電源供給ライン４Ａを通してＶＤＤ１が供給され、ドメイン６Ｂの高電源線には、２個の端子２Ｂから電源供給ライン４Ｂを通してＶＤＤ２が供給される。ドメイン６Ｃの高電源線には、１個の端子２Ｃから電源供給ライン４Ｃを通してＶＤＤ３が供給され、ドメイン６Ｃの高電源線には、１個の端子２Ｄから電源供給ライン４Ｄを通してＶＤＤ４が供給される。電源供給ライン４Ａ−４Ｄと低（ＶＳＳ）電源線３の間に電源クランプ回路５が接続される。電源クランプ回路５は、外部静電気帯電物体による放電の影響から半導体デバイスを保護する回路であり、例えば、広く知られているＰＲＣ(Power Rail Clamp)回路などで実現される。

なお、後述する実施形態では、低（ＶＳＳ）電源線は分離され、双方向ダイオードで接続されている。そして、図示していないが、各低電源線は、複数の端子２の残りの端子のいくつかに接続され、それらの端子には低電源ＶＳＳが供給される。さらに、複数の端子２のさらに残りの端子は、外部との入出力信号端子として利用され、その信号線と低電源線３または高電源線との間にはＣＤＭ保護回路が設けられる。

図２は、半導体デバイスに設ける複数のドメインの例を示す図である。
半導体デバイス１は、コア部(Core Logic Area)１１と、アナログ(Analog)部１２と、入出力規格に対応した動作を行うための複数のＩＦ部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７と、を有する。さらに、半導体デバイス１は、外部クロックとの同期を行うためのＰＬＬ部１４と、複数の端子１８と、を有する。アナログ部１２、複数のＩＦ部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７およびＰＬＬ部１４は、設計時に機能マクロとして提供される。複数の部分(SATA, USB3.0, MIPI, PCI-Express)１３、１５、１６、１７、アナログ部１２およびＰＬＬ部１４は、コア部１１との間で信号の入出力を行う。一般に、コア部１１は、他の部分（ドメイン）に比べて大きな規模の回路を有するため、コア部１１の電源間容量は、他の部分（ドメイン）の電源間容量に比べて大きくなっている。

アナログ回路のような雑音の影響を受けやすい回路の場合、高電源線だけでなく、低電源線も分離し、低電源線および高電源線を介した雑音の影響を低減することが望ましい。そこで、ドメインごとに高電源線および低電源線を分離し、複数の低電源線の間には双方向ダイオードを接続することが行われる。これにより、低電源線間の雑音の影響を低減すると共に、単に低電源線を分離した場合に比べて、低電源線の電位の安定性が向上する。各低電源線は端子に接続され、端子を通して０Ｖが供給される。なお、各ドメインの低電源線および高電源線の間にはＥＳＤ保護回路が接続される。

以下、電源間容量の大きな第１ドメインと、電源間容量の小さな第２ドメインと、を有し、第１ドメインの低電源線と第２ドメインの低電源線を双方向ダイオードで接続した半導体装置における、ドメイン間の信号経路のＥＳＤ保護回路について説明する。特に、コア部を第１ドメインとし、機能マクロ部を第２ドメインとし、そのクロスドメイン部における第１ドメイン（コア部）から第２ドメイン（機能マクロ部）への信号経路のＣＤＭ保護回路を例として説明する。

図３は、第１ドメイン（コア部）と第２ドメイン（機能マクロ部）のクロスドメイン部の構成を示す図であり、（Ａ）がクロスドメイン部における構成を、（Ｂ）がトランジスタのゲート酸化膜の破壊を抑制するＣＤＭ保護回路を示す。

第１ドメイン（コア部）は、第２ドメイン（機能マクロ部）との間で信号の入出力を行うコアクロスドメイン部を有し、第２ドメイン（機能マクロ部）は、第１ドメイン（コア部）との間で信号の入出力を行うマクロクロスドメイン部を有する。なお、図１および図２に示すように、２つ以上のドメインとの間で信号の入出力を行う場合には、それぞれのドメインに対するクロスドメイン部を有することになる。

図３は、トランジスタのゲート酸化膜が破壊しやすい、電源間容量の大きなコア部から電源間容量の小さな機能マクロ部への信号経路に関係するクロスドメイン部を示している。コア部のコアクロスドメイン部の出力回路は、ＰＭＯＳトランジスタＣＰＴｒ１およびＮＭＯＳトランジスタＣＮＴｒ１を含むドライバ（インバータ）を有しており、このドライバから機能マクロ部への信号Ｓ１を出力する。機能マクロ部のマクロクロスドメイン部の入力回路は、ＰＭＯＳトランジスタＭＰＴｒ１およびＮＭＯＳトランジスタＭＮＴｒ１を含むレシーバ（インバータ）を有しており、このレシーバでコア部からの信号を受け、信号Ｓ１として機能マクロ部の内部に出力する。なお、コア部から機能マクロ部へ複数の信号を送信する場合には、図３の（Ａ）の回路が複数個設けられる。また、機能マクロ部からコア部への信号経路についても同様の回路が使用される。

コア部は、コア低（電位）電源線(VSS_core)１１と、コア高（電位）電源線(VDD_core)１２と、を有する。ＣＰＴｒ１およびＣＮＴｒ１は、コア高電源線１２とコア低電源線１１の間に直列に接続され、ＣＰＴｒ１およびＣＮＴｒ１の接続ノードから、機能マクロ部への信号が出力される。

機能マクロ部は、マクロ低（電位）電源線(VSS_IP)１３と、マクロ高（電位）電源線(VDD_IP)１４と、を有する。ＭＰＴｒ１およびＭＮＴｒ１は、マクロ高電源線１４とマクロ低電源線１３の間に直列に接続され、ＭＰＴｒ１およびＭＮＴｒ１のゲートにコア部からの信号が入力される。

コア高電源線１２とマクロ高電源線１４は分離しており、コア低電源線１１とマクロ低電源線１３は、分離した上で、双方向ダイオード１５で接続されている。

ＥＳＤ試験のうち、ＣＭＤ(Charged Device Model)試験は、半導体デバイス自体を帯電させて、任意の１端子から充放電させる試験である。前述のように、各ドメインの電源線間には電源（パワー）クランプ回路が接続されており、ＣＤＭ試験時にもパワークランプ回路を介して放電が行われ、さらに双方向ダイオード１５を通して電荷が移動（充電または放電）する。しかし、コア高電源−コア低電源間の電源間容量が、マクロ高電源−マクロ低電源間の電源間容量よりも大きいことに起因して、電源線間に電位差が生じ、クロスドメイン部のトランジスタのゲートに高電圧が印加され、そのゲート酸化膜が破壊されるという現象が発生する。この問題は、特に電源間容量の小さなドメインの端子を接地するＣＤＭ試験時に発生しやすい。例えば、図３の（Ａ）に構成で、デバイスが正電荷に帯電した状態で、マクロ低電源線１３を接地すると、電源間容量の大きなコア部のコア高電源線１２の電位の低下が遅れ、コア高電源線１２はマクロ低電源線１３に対して高電位になる。そのため、ＣＰＴｒ１がオンし、コア高電源線１２の高電圧がＭＮＴｒ１のゲートに印加され、ＭＮＴｒ１のゲート酸化膜が破壊される。

上記のＣＤＭ試験におけるトランジスタの破壊を回避するため、図３の（Ｂ）に示すように、ゲート酸化膜が破壊されるトランジスタＭＮＴＲ１のゲートへの信号経路に、保護回路を設けることが行われる。保護回路は、信号経路に直列に接続された抵抗Ｒ１と、抵抗Ｒ１のレシーバ側のノードとマクロ低電源線１３の間に接続されたＮＭＯＳトランジスタＤＮＴｒと、を有する。ＤＮＴｒは、ゲートおよびチャネルがマクロ低電源線１３に接続される。ＤＮＴｒは、通常動作時にはオフしているが、ＣＤＭ試験時には寄生バイポーラ動作により電流が流れ、抵抗Ｒ１での電圧降下により、ＭＮＴｒ１のゲートへの高電圧の印加を抑制する。

ＣＤＭ試験に適合するには、例えば抵抗Ｒ１の抵抗値は５００Ω以上で、保護用のＤＮＴｒのサイズは３μｍ以上であることが求められ、保護回路は、他の要素に比べてサイズが大きい。コア部から機能デバイス部へ複数の信号を送信する場合には、すべての信号経路についてそれぞれ保護回路を設けるため、半導体デバイス全体でクロスドメイン部の全てに保護回路を配置すると相当な数になり、チップサイズが増大するという問題が生じる。

そのため、クロスドメイン部における保護回路のサイズの低減が求められている。
以下に説明する実施形態の半導体装置は、電源間容量の大きなドメインのクロスドメイン回路における回路構成を工夫し、電源間容量の小さなドメインのクロスドメイン回路におけるトランジスタの破壊を抑制する。

図４は、実施形態の半導体装置（デバイス）における第１ドメインおよび第２ドメインに関係するクロスドメイン部の構成を示す図である。

実施形態の半導体デバイスは、第１ドメインおよび第２ドメインを有し、第１ドメインと第２ドメインの間で信号の入出力を行うクロスドメイン部を有する。なお、ここでは、第１ドメインおよび第２ドメインを有する場合を例として説明するが、３個以上のドメインを有してもよく、その場合にはそれぞれのドメイン間にクロスドメイン部が存在する。ここでは、電源間容量の大きなコア部を第１ドメインとし、電源間容量の小さな機能マクロ部を第２ドメインとする例を説明する。

コア部は、コア低（電位）電源線(VSS_core)１１と、コア高（電位）電源線(VDD_core)１２と、コア回路２１と、コアクロスドメイン回路２２と、コアパワーレールクランプ（ＣＰＲＣ）２３と、を有する。コア回路２１およびコアクロスドメイン回路２２は、コア低電源線１１およびコア高電源線１２からの電源供給で動作する。コア回路２１は、多数の論理回路を有する大規模な回路であり、大きな電源間容量を有する。コアクロスドメイン回路２２は、コア回路２１と機能マクロ部との間の信号の入出力を行う回路である。もし、コア部が、図示の機能マクロ部以外のドメインとの間で信号の入出力を行う場合には、そのためのコアクロスドメイン回路が別途設けられる。ＣＰＲＣ２３は、コア低電源線１１とコア高電源線１２の間に接続されるＥＳＤ保護回路であり、公知のパワーレールクランプ回路等で実現されるので、説明は省略する。

機能マクロ部は、マクロ低（電位）電源線(VSS_IP)１３と、マクロ高（電位）電源線(VDD_IP)１４と、マクロ回路３１と、マクロクロスドメイン回路３２と、マクロパワーレールクランプ（ＭＰＲＣ）３３と、を有する。マクロ回路３１およびマクロクロスドメイン回路３２は、マクロ低電源線１３およびマクロ高電源線１４からの電源供給で動作する。マクロ回路３１は、特定の機能を実現する比較的小規模な回路であり、コア回路に比べて電源間容量が小さい。マクロクロスドメイン回路３２は、マクロ回路３１とコアクロスドメイン回路２２との間の信号の入出力を行う回路である。もし、マクロ部が、図示のコア部以外のドメインとの間で信号の入出力を行う場合には、そのためのマクロクロスドメイン回路が別途設けられる。ＭＰＲＣ３３は、マクロ低電源線１３とマクロ高電源線１４の間に接続されるＥＳＤ保護回路であり、公知のパワーレールクランプ回路等で実現されるので、説明は省略する。

コア高電源線１２とマクロ高電源線１４は分離しており、コア低電源線１１とマクロ低電源線１３は、分離した上で、双方向ダイオード１５で接続されている。

図５は、コアクロスドメイン回路２２からマクロクロスドメイン回路３２へ出力される信号に関係する部分の回路構成を示す図である。図５に示した部分は、図３の（Ａ）で説明したように、ＣＤＭ試験時に、マクロクロスドメイン回路３２のトランジスタの破壊が問題になる部分である。

図３の（Ａ）と比較して明らかなように、実施形態のクロスドメイン部は、コアクロスドメイン回路２２の出力回路の構成が異なり、マクロクロスドメイン回路３２の入力回路の構成は同じである。

コアクロスドメイン回路２２の出力回路は、ＰＭＯＳトランジスタＣＰＴｒ１と、ＮＭＯＳトランジスタＮＰＴｒ１と、を有する。ＣＰＴｒ１およびＮＰＴｒ１は、図３の（Ａ）のトランジスタに対応し、インバータを形成する。コアクロスドメイン回路２２の出力回路は、コア高電源線１２とＣＰＴｒ１の間に接続されたＰＭＯＳトランジスタＣＰＴｒ１１と、ＮＰＴｒ１に並列に接続されたＮＭＯＳトランジスタＣＮＴｒ１１と、をさらに有する。コアクロスドメイン回路２２の出力回路は、さらに、ＣＰＴｒ１１およびＣＮＴｒ１１のゲートに接続されるノードＡとコア低電源線１１の間に接続されたＮＭＯＳトランジスタＣＮＴｒ１２を有する。ＣＮＴｒ１２のゲートは、ドレイン、すなわちノードＡに接続される。したがって、ＣＮＴｒ１２は、ダイオード接続され、コア低電源線１１からノードＡの方向を順方向とするダイオードを形成する。また、ＣＮＴｒ１２のドレインとＣＰＴｒ１１のゲートの間に抵抗Ｒ２を配置する。ＣＰＴｒ１およびＮＰＴｒ１のゲートには、コア回路２１からマクロ回路３１への信号Ｓ１が印加され、ＣＰＴｒ１とＮＰＴｒ１の接続ノードから、マクロクロスドメイン回路３２への信号が出力される。

以上の通り、図５のコアクロスドメイン回路２２の出力回路は、図３の（Ａ）のＣＰＴｒ１およびＮＰＴｒ１からなるインバータに、ＣＰＴｒ１１、ＣＮＴｒ１１およびＣＮＴｒ１２を追加した構成を有する。なお、ＣＮＴｒ１１は、必須ではない。また、抵抗Ｒ２は、必須ではない。

図５の構成では、ＣＰＴｒ１、ＣＰＴｒ１１、ＮＰＴｒ１およびＣＮＴｒ１１は、信号Ｓ１およびノードＡの信号を入力とするＮＯＲ回路を形成し、ＣＮＴｒ１２がノードＡの信号を生成する制御部を形成するといえる。

図５の出力回路で、ＣＰＴｒ１１のソース−ゲート間の寄生容量が、ＣＮＴｒ１２のドレイン−ソース間容量より大きくなるように設定されている。

図６は、図５において、ＣＰＴｒ１１のソース−ゲート間の寄生容量Ｃ１、およびＣＮＴｒ１２のドレイン−ソース間容量Ｃ２を示した図である。容量値は、Ｃ１＞Ｃ２である。

図７は、ＣＤＭ試験時における電荷の放電経路を説明する図である。
図７では、図６に加えて、コアパワーレールクランプ（ＣＰＲＣ）２３およびマクロパワーレールクランプ（ＭＰＲＣ）３３が示され、さらにコア部の電源間容量をＣ１１で、マクロ部の電源間容量をＣ１２で示している。
以下、図７を参照して、実施形態の半導体デバイスのクロスドメイン部の動作について説明する。

通常動作時には、コア低電源線１１およびマクロ低電源線１３に０Ｖが印加され、コア高電源線１２およびマクロ高電源線１４に同じまたは異なる高電圧が印加される。容量Ｃ１およびＣ２の容量比の関係で、ノードＡは高レベルになり、ＣＮＴｒ１２が導通し、ノードＡは低レベルになる。これにより、ＣＰＴｒ１１はオンし、ＣＮＴｒ１１はオフし、出力回路は、信号Ｓ１を受けるインバータとして機能する。

次に、ＭＮＴｒ１のゲート酸化膜の破壊が問題になるＣＤＭ試験時にマクロ低電源線１３を接地した場合を考える。半導体デバイスが正に帯電（例えば、＋５００Ｖ）された状態で、マクロ低電源線１３を接地する。これにより、破線で示すように、マクロ部の電荷は、Ｃ１２の一方の端子からマクロ低電源線１３を介してグランドに流れると共に、Ｃ１２の他方の端子からマクロ高電源線１４、ＭＰＣＲ３３およびマクロ低電源線１３を介してグランドに流れる。これにより、配線抵抗の関係で時間差があるが、マクロ部は最終的には０Ｖになる。

一方、コア部の電荷は、Ｃ１１の一方の端子からコア低電源線１１を通り、双方向ダイオード１５およびマクロ低電源線１３を介してグランドに流れる。さらに、コア部の電荷は、Ｃ１１の他方の端子からコア高電源線１２、ＣＰＲＣ２３、コア低電源線１１、双方向ダイオード１５およびマクロ低電源線１３を介してグランドに流れる。このように、Ｃ１１がＣ１２より大きく、コア部の電荷がグランドに流れるまでの経路が長い上、双方向ダイオードのオン抵抗があり、電流量も多いため、コア高電源線１２の電圧低下は、マクロ低電源線１３に比べて遅延する。これが図３で説明したＭＮＴｒ１のゲート酸化膜の破壊を発生させていた。

これに対して、実施形態では、上記のように位置による電圧低下の時間差があるため、コア低電源線１１はコア高電源線１２に比べて電位が先に低下し、コア高電源線１２の電位がコア低電源線１１の電位より高い状態が生じる。そのため、Ｃ１とＣ２の容量比の関係で、ノードＡは高レベルになり、ＣＰＴｒ１１はオフする。これにより、コア高電源線１２の高電圧が、ＣＰＴｒ１１およびＣＰＴｒ１を介してＭＮＴｒ１のゲートに印加されるにくくなり、ＭＮＴｒ１のゲート酸化膜の破壊を抑制できる。また、ＣＤＭのイベントは短い。そのため、抵抗Ｒ２を配置して順方向ダイオードの動作を遅らせることにより、ＣＮＴｒ１２が導通してもノードＡの電位がコア低電源線１１の電位になるまでに、ＣＤＭイベントのうちのピーク電流が流れることを終わらせることができる。なお、ノードＡの電位がコア低電源線１１の電位になるまでにＣＤＭイベントのうちのピーク電流が流れ終わるように、抵抗Ｒ２の抵抗値は、Ｃ１、Ｃ２、ＣＮＴｒ１２のサイズとともに、シミュレーション等を用いて設計されてもよい。また、Ｃ１、Ｃ２、ＣＮＴｒ１２のサイズによっては、抵抗Ｒ２を配置しなくてもよい。

以上説明したように、実施形態の半導体デバイスのクロスドメイン部の出力回路は、ＣＰＴｒ１１およびＣＮＴｒ１２を追加するが（ＣＮＴｒ１１は必須でない）、図３の（Ｂ）のＣＤＭ保護回路に比べて小さな回路面積で実現できる。また、ＣＰＴｒ１１がオフして高電圧がゲートに印加される経路自体が生じないので、ＣＤＭ試験に対して高い耐性を有する。さらに、図３の（Ｂ）のＣＤＭ保護回路では、５００Ω以上の抵抗を信号経路に直列に接続するので、実施形態であれば、このような問題は抑制される。

しかし、実施形態の半導体デバイスのクロスドメイン部の出力回路は、図３の（Ａ）および（Ｂ）の出力回路が２個のトランジスタで実現されるのに対して、少なくとも４個のトランジスタを必要とする。さらに、ＣＰＴｒ１１が縦積みされ、その抵抗成分動作速度に影響するため、高速動作が必要な回路では、ＣＰＴｒ１１およびＣＰＴｒ１のサイズを大きくする場合がある。そのため、図３の（Ａ）および（Ｂ）の出力回路に比べて、トランジスタの個数だけでなく、トランジスタサイズも大きくなる場合がある。それでも、実施形態の出力回路は、図３の（Ｂ）のＣＤＭ保護回路を使用する場合に比べて回路面積を小さくできる。

なお、上記の実施形態では、第１ドメインからの信号が第２ドメインに直接入力する例を説明した。しかし、例えば、第１ドメインと第２ドメインの電源電圧が大きく異なり、クロスドメイン部にレベルシフタが必要な場合でも、実施形態の出力回路を適用することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

１ 半導体装置（デバイス）
１１ コア部
１１ コア低（電位）電源線
１２ コア高（電位）電源線
１３ マクロ低（電位）電源線
１４ マクロ高（電位）電源線
１５ 双方向ダイオード
２１ コア回路
２２ コアクロスドメイン回路
２３ コアパワーレールクランプ（ＣＰＲＣ）
３１ マクロ回路
３２ マクロクロスドメイン回路
３３ マクロパワーレールクランプ（ＭＰＲＣ）
ＣＰＴｒ１、ＣＰＴｒ１１、ＭＰＴｒ１ ＰＭＯＳトランジスタ
ＣＮＴｒ１、ＣＮＴｒ１１、ＣＮＴｒ１２、ＭＮＴｒ１ ＮＭＯＳトランジスタ

Claims (3)

1. 第１高電源線、第１低電源線および前記第１高電源線と前記第１低電源線間に設けられた第１パワークランプ回路を含む第１ドメインと、
   前記第１高電源線から分離した第２高電源線、前記第１低電源線から分離した第２低電源線および前記第２高電源線と前記第２低電源線間に設けられた第２パワークランプ回路を含み、電源間容量が前記第１ドメインの電源間容量より小さい第２ドメインと、
   前記第１低電源線と前記第２低電源線間に接続された双方向ダイオードと、を有し、
   前記第２ドメインへ信号を出力する前記第１ドメインのクロスドメイン回路は、
   直列に接続され、ゲートに前記第２ドメインへの信号が印加される信号用ＰＭＯＳトランジスタと信号用ＮＭＯＳトランジスタを含み、前記信号用ＮＭＯＳトランジスタが前記第１低電源線に接続されたインバータと、
   前記第１高電源線と前記信号用ＰＭＯＳトランジスタ間に接続された遮断用ＰＭＯＳトランジスタと、
   前記遮断用ＰＭＯＳトランジスタのゲートと前記第１低電源線の間に接続され、ゲートがドレインに接続された制御用ＮＭＯＳトランジスタと、を有し、
   前記制御用ＮＭＯＳトランジスタのドレイン−ソース間容量は、前記遮断用ＰＭＯＳトランジスタのソース−ゲート間の寄生容量より小さいことを特徴とする半導体装置。
2. 前記信号用ＮＭＯＳトランジスタに並列に接続された接地用ＮＭＯＳトランジスタをさらに有する請求項１に記載の半導体装置。
3. 前記制御用ＮＭＯＳトランジスタのドレインと、前記遮断用ＰＭＯＳトランジスタのゲートとの間に、抵抗をさらに有する請求項１または２に記載の半導体装置。

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