KR102175485B1 - 디커플링 커패시터 회로 - Google Patents

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Abstract

디커플링 커패시터가 제공된다. 본 디커플링 커패시터는 표준 셀 라이브러리의 파워 레일(power rail)에 접속된 제1 PMOS 트랜지스터, 상기 표준 셀 라이브러리의 그라운드 레일에 접속된 제1 NMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와 상기 파워 레일 간에 접속된 제2 PMOS 트랜지스터, 및 상기 제1 PMOS 트랜지스터와 상기 그라운드 레일 간에 접속된 제2 NMOS 트랜지스터를 포함한다. 여기서 상기 제2 PMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트와 접속된다.

Description

디커플링 커패시터 회로{Decoupling Capacitor Circuit}
본 발명은 디커플링 커패시터(decoupling capacitor)에 관한 것으로서, 더 구체적으로는 ESD(electrostatic discharge)에 대한 내성과 신뢰도가 개선된 디커플링 커패시터에 관한 것이다.
디커플링 커패시터는 전원 노드에서 발생하는 노이즈나 회로의 고임피던스 성분(high impedance component)을 션트시키기 위한 목적으로 흔히 사용되고 있다. 일반적으로 ASIC(Application Specific Integrated Circuit) 칩이 사용되는 PCB(Printed Circuit Board) 보드 상에는 전원 노드와 접지 노드 간의 노이즈를 감소시키기 위한 목적으로 큰 정전 용량을 가진 커패시터를 달게 된다. 그런데 이러한 커패시터를 칩 외부에 달게 되면 그 만큼 보드에서 차지하는 면적이 늘어나기 때문에 이를 보완함과 동시에 칩 자체의 노이즈 내성을 향상시키기 위해 칩 내에 디커플링 커패시터를 배치하게 된다.
즉, ASIC 칩 설계 시에 논리 기능 구현을 위해 사용되는 표준 셀들(standard cells)은 칩의 다이(die) 전체에 해당하는 면적을 다 차지하지 않으며 디지털 회로 블록(digital circuit block) 내에 표준 셀들이 배치되지 않는 빈 공간은 일반적으로 필 셀(fill cell)이라는 일종의 필러 역할을 하는 셀(filler cell)들로 채워지게 되는데 이 빈 공간을 이러한 필러 셀들 대신에 디커플링 커패시터로 채우게 되면 그 만큼 공간 활용도를 높일 수 있게 되고 노이즈 특성도 좋아지게 된다. 이 때문에 디커플링 커패시터는 ASIC(application specific integrated circuit) 칩 제작 시에 표준 셀 라이브러리(standard cell library)와 함께 배치할 수 있도록 하기 위해 표준 셀 라이브러리와 함께 라이브러리 형태로 제공되고 있다.
디커플링 커패시터를 회로로 구현하기 위해서는 일반적으로 능동 소자인 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor) 소자를 사용하게 된다. 그러나 이러한 능동 소자를 커패시터로 동작시키기 위해서는 회로 구조적으로 MOSFET의 게이트가 전원이나 접지에 연결되어야 하며 이 경우 칩 외부에서 유입되는 ESD(electrostatic discharge) 신호에 의해 브레이크다운 전압(breakdown voltage)이 상대적으로 낮은 게이트의 산화막이 물리적으로 손상을 입게 될 가능성이 있다. 이러한 손상을 입게 될 경우 디커플링 커패시터의 게이트를 통해 누설전류가 지속적으로 흐르게 되어 더 이상 커패시터로서의 역할을 할 수 없게 된다.
본 발명의 과제는 MOSFET 소자의 게이트를 ESD 신호로부터 보호할 수 있는 구조의 디커플링 커패시터를 제공함으로써 동 디커플링 커패시터를 채용하는 칩의 신뢰도를 향상시키는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 측면에서, 디커플링 커패시터가 제공된다. 본 디커플링 커패시터는, 표준 셀 라이브러리의 파워 레일(power rail)에 접속된 제1 PMOS 트랜지스터, 상기 표준 셀 라이브러리의 그라운드 레일에 접속된 제1 NMOS 트랜지스터, 상기 제1 NMOS 트랜지스터와 상기 파워 레일 간에 접속된 제2 PMOS 트랜지스터, 및 상기 제1 PMOS 트랜지스터와 상기 그라운드 레일 간에 접속된 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 PMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트와 접속될 수 있다.
일 실시예에서, 상기 제1 PMOS 트랜지스터의 소스와 드레인은 상기 제1 PMOS 트랜지스터의 N 웰(N-well) 영역과 함께 상기 파워 레일에 접속될 수 있다.
일 실시예에서, 상기 제1 NMOS 트랜지스터의 소스와 드레인은 상기 제1 NMOS 트랜지스터의 벌크 영역과 함께 상기 그라운드 레일에 접속될 수 있다.
일 실시예에서, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 NMOS 트랜지스터의 게이트와 접속되고, 상기 제2 PMOS 트랜지스터의 소스는 상기 파워 레일에 접속될 수 있다.
일 실시예에서, 상기 제2 NMOS 트랜지스터의 드레인은 상기 제1 PMOS 트랜지스터의 게이트와 접속되고, 상기 제2 NMOS 트랜지스터의 소스는 상기 그라운드 레일에 접속될 수 있다.
일 실시예에서, 상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는, 상기 파워 레일로부터 전압 전압이 공급될 때 상기 제2 PMOS 트랜지스터의 게이트에서의 전압이 상기 전원 전압의 40 퍼센트 내지 60 퍼센트의 전압이 되도록 정해진 크기들을 가질 수 있다.
개시된 실시예들에 따르면, 디커플링 커패시터의 MOSFET를 ESD 신호로부터 보호하여 디커플링 커패시터의 안정성을 제고하고 아울러 동 디커플링 커패시터를 채용하는 칩의 신뢰도를 향상시킬 수 있는 기술적 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 디커플링 커패시터 회로를 예시한 도면이다.
도 2는 도 1의 디커플링 커패시터 회로의 레이아웃 다이어그램의 일 실시예를 예시한 도면이다.
도 3은 도 1의 디커플링 커패시터 회로의 노드(C)에서의 전압을 구하기 위한 도 1의 디커플링 커패시터 회로의 등가 회로를 도시한 도면이다.
도 4a는 ESD 신호의 파형의 일 실시예를 도시한 도면이다.
도 4b는 본 발명의 일 실시예에 따른 디커플링 커패시터와 PMOS 트랜지스터 및 NMOS 트랜지스터만으로 구성되는 종래 기술의 디커플링 커패시터에 대해 ESD 모의 실험을 수행한 결과를 도시한 도면이다.
본 발명의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 발명을 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 발명의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.
덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 발명의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디커플링 커패시터 회로를 예시한 도면이다.
본 발명의 일 실시예에 따른 디커플링 커패시터 회로(100)는 표준 셀 라이브러에서 표준 셀들이 배치되지 않는 영역에 적절하게 배치될 수 있다. 도 1에 도시된 바와 같이 디커플링 커패시터 회로(100)는 NMOS 트랜지스터(M1) 및 PMOS 트랜지스터(M3)를 포함할 수 있다. NMOS 트랜지스터(M1)의 소스와 드레인은 P형 기판 영역인 벌크(bulk) 영역과 함께 표준 셀 라이브러리에서 접지 전압(VSS)이 공급되는 그라운드 레일(ground rail)에 접속될 수 있다. PMOS 트랜지스터(M3)의 소스와 드레인은 N 웰(N-well) 영역과 함께 표준 셀 라이브러리에서 전원 전압(VDD)이 공급되는 파워 레일(power rail)에 접속될 수 있다. 디커플링 커패시터 회로(100)는 NMOS 트랜지스터(M1)의 게이트에 접속된 PMOS 트랜지스터(M0) 및 PMOS 트랜지스터(M3)의 게이트에 접속된 NMOS 트랜지스터(M2)를 더 포함할 수 있다. PMOS 트랜지스터(M0)는 파워 레일에 접속된 소스, NMOS 트랜지스터(M1)의 게이트에 접속된 드레인 및 NMOS 트랜지스터(M2)의 게이트에 접속된 게이트를 가질 수 있다. NMOS 트랜지스터(M2)는 그라운드 레일에 접속된 소스, PMOS 트랜지스터(M3)의 게이트에 접속된 드레인 및 PMOS 트랜지스터(M0)의 게이트에 접속된 게이트를 가질 수 있다. PMOS 트랜지스터(M0)의 게이트 및 NMOS 트랜지스터(M2)의 게이트는 서로 공통으로 접속되어 있는데, 이는 파워 레일로의 전원 전압(VDD)이 상승함에 따라 PMOS 트랜지스터(M0) 및 NMOS 트랜지스터(M2)의 기생 커패시턴스를 통한 전류 충전에 의해 게이트 전압이 문턱 전압(threshold voltage) 이상이 되도록 만들어서 턴온될 수 있도록 해주기 위함이다.
도 2는 도 1의 디커플링 커패시터 회로의 레이아웃 다이어그램의 일 실시예를 예시한 도면이다.
도 2에서 P형 액티브 영역(P-type active area) 및 N형 액티브 영역(N-type active area)이 도면번호 210 및 220으로 지시되어 있다. P형 액티브 영역(210)은 PMOS 트랜지스터(M0) 및 PMOS 트랜지스터(M3)가 형성되는 영역이다. PMOS 트랜지스터(M0) 및 PMOS 트랜지스터(M3)는 N 웰(N-Well) 영역(217) 내에 형성된다. 도시된 바와 같이 PMOS 트랜지스터(M3)의 드레인 영역(D)은 컨택(CNT1)을 통해 메탈 배선층(212)에 의해 파워 레일(PR)에 접속된다. PMOS 트랜지스터(M3)와 PMOS 트랜지스터(M0)는 소스 영역(S)을 서로 공유하는데, 이 소스 영역(S)은 컨택(CNT2)을 통해 메탈 배선층(214)에 의해 파워 레일(PR)에 접속된다. N형 액티브 영역(220)은 NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M2)가 형성되는 영역이다. 도시된 바와 같이 NMOS 트랜지스터(M1)의 드레인 영역(D)은 컨택(CNT6)을 통해 메탈 배선층(222)에 의해 그라운드 레일(GR)에 접속된다. NMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)는 소스 영역(S)을 서로 공유하는데, 이 소스 영역(S)은 컨택(CNT5)을 통해 메탈 배선층(224)에 의해 그라운드 레일(GR)에 접속된다. 한편 PMOS 트랜지스터(M3)의 게이트 영역(G)은 메탈 배선층(233)에 의해 NMOS 트랜지스터(M2)의 드레인 영역(D)에 컨택(CNT4)을 통해 접속된다. PMOS 트랜지스터(M0)의 드레인 영역(D)은 컨택(CNT3)을 통해 메탈 배선층(237)에 의해 NMOS 트랜지스터(M1)의 게이트 영역(G)에 접속된다. PMOS 트랜지스터(M0)의 게이트 영역(G)은 메탈 배선층(235)에 의해 NMOS 트랜지스터(M2)의 게이트 영역(G)에 접속된다. 예시된 디커플링 커패시터 회로의 레이아웃에서 PMOS 트랜지스터들과 NMOS 트랜지스터들이 모두 사용되므로 공정에서 지원하는 최소한의 설계 룰(design rule)을 가지고 제작할 경우 PMOS 트랜지스터 및 NMOS 트랜지스터가 놓일 액티브 영역에서 최대한의 커패시턴스 값을 얻을 수 있고, 필러 셀의 면적에 따라 커패시터의 사이즈를 변경할 수 있어서 디커플링 커패시터 회로(100)의 커패시턴스 값을 미세하게 조정(tunning)이 가능하도록 설계할 수 있다.
다시 도 1을 참조하면, 전원 전압(VDD)이 상승 시 PMOS 트랜지스터(M0)의 풀업 동작에 의해 NMOS 트랜지스터(M1)의 게이트로 인간되는 전압이 점차 증가하게 되고 NMOS 트랜지스터(M1)의 게이트 산화막(silicon dioxide, SiO2) 층 아래로 P형 기판인 벌크 영역의 홀들이 기판 아래 방향으로 이동하면서 공핍층이 형성된다. 그러다가 NMOS 트랜지스터(M1)의 게이트로 입력되는 전압이 문턱 전압(Vth: threshold voltage)에 가까워지면서 공핍 영역에 전자들이 증가하면서 채널 층이 형성되기 시작한다. NMOS 트랜지스터(M1)의 게이트에 입력되는 전압이 문턱 전압(Vth) 보다 더 큰 값을 가지게 되면 공핍 영역으로 모여든 많은 전자들로 인해 P형 기판에 강반전층(strong inversion layer)이 형성되면서 채널 층이 더 두꺼워지게 되며 전원 전압이 안정화되기 전까지 MOS 커패시터로서의 주어진 물리적 구조(physical geometry) 안에서 충전될 수 있는 최대치의 전자들이 모이게 된다. 전원 전압(VDD)의 상승 구간이 끝난 후 전원 전압(VDD)이 안정적인 상태(steady state)에 들어서게 되면 NMOS 트랜지스터(M1)는 충전된 커패시터로서 남아 있게 된다. 풀업 역할을 하는 PMOS 트랜지스터(M0)는 턴온(turn-on)이 되면서 온저항(turn-on resistance)이 NMOS 트랜지스터(M1)의 게이트 입력 저항으로 게이트와 파워 레일 사이에 존재하는 형태로 형성이 된다. 이러한 PMOS 트랜지스터(M0)의 온저항은 NMOS 트랜지스터(M1)의 게이트를 정상적인 전원 전압 신호가 아닌 외부로부터의 순간적으로 높은 전압/전류값을 가지는 서지 신호(surge signal), 즉 ESD(electrostatic discharge) 신호로부터 보다 안전하게 보호할 수 있게 한다.
전원 전압(VDD)이 상승 시 NMOS 트랜지스터(M2)의 풀다운 동작에 의해 PMOS 트랜지스터(M3)의 게이트로 유도되는 전압이 점차 증가하게 되면, PMOS 트랜지스터(M3)의 게이트산화막 층 아래에 존재하는 N 웰(N-Well) 영역의 전자(electrons)들은 P형 기판이 존재하는 아래 쪽으로 이동하게 되고, 이로 인해 공핍층이 형성된다. 그러다가 PMOS 트랜지스터(M3)의 게이트로 입력되는 전압이 문턱 전압(Vth)에 가까워지면서 공핍 영역에 홀들이 증가하면서 채널 층이 형성되기 시작한다. PMOS 트랜지스터(M3)의 게이트에 입력되는 전압이 문턱 전압(Vth) 보다 더 큰 값을 가지게 되면 공핍 영역으로 모여든 많은 홀들로 인해 N형 기판에 강반전층이 형성되면서 채널 층이 더 두꺼워지게 되며 MOS 커패시터로서의 주어진 물리적 구조 안에서 충전될 수 있는 최대치의 홀들이 모이게 된다. 전원 전압(VDD)의 상승 구간이 끝난 후 전원 전압(VDD)이 안정적인 상태에 들어서게 되면 PMOS 트랜지스터(M3)는 충전된 커패시터로서 남아 있게 된다. NMOS 트랜지스터(M2)는 PMOS 트랜지스터(M3)의 게이트와 그라운드 레일 사이에 위치하여 풀다운 동작시 형성된 온저항(turn-on resistance)이 PMOS 트랜지스터(M3)의 게이트에 입력 저항으로 작용함으로서 그라운드 레일로부터 유입되는 ESD 신호로부터 게이트를 보호하도록 하는 역할을 하게 된다.
종래 기술에서와 같이 PMOS 트랜지스터(M3) 및 NMOS 트랜지스터(M1)가 그라운드 레일과 파워 레일에 각각 직접 접속되는 경우 ESD 신호가 유입되면 PMOS 트랜지스터(M3)의 게이트와 NMOS 트랜지스터(M1)의 게이트는 접합 파괴 전압(junction breakdown voltage)보다 상대적으로 낮은 파괴 전압을 가지므로 손상을 입을 가능성이 커지게 된다. 게이트가 손상을 입게 되면 채널 영역에 충전되어 있던 전하들(electrons or holes)이 파워나 그라운드 레일의 노드로 유입되는 ESD 신호에 의해 손상을 입을 가능성이 커지게 된다. 게이트가 손상을 입게 되면 채널 역역에 충전되어 있던 전하들(electrons or holes)이 파워나 그라운드 레일의 노드로 유입되는 ESD 신호에 의해 손상을 입은 게이트 산화막의 크랙(crack)을 따라 그라운드 레일의 노드와 연결된 소스/드레인 또는 파워 레일과 연결된 게이트를 따라 소스/드레인을 통해 방전되며 전원이 인가되는 동안 파워 레일과 그라운드 레일 간의 누설 경로(leakage path)가 형성되어 상당량의 전류가 지속적으로 빠지게 됨으로써 결과적으로 디커플링 커패시터를 포함하는 해당 칩 자체가 정상적으로 동작되는 것이 불가능하게 된다. 본 발명의 실시예들에 따르면 PMOS 트랜지스터(M0) 및 NMOS 트랜지스터(M2)에 의해 NMOS 트랜지스터(M1)의 게이트와 PMOS 트랜지스터(M3)의 게이트를 각각 보호함으로써 전술한 종래 기술에서의 문제점을 해소할 수 있게 된다.
도 3은 도 1의 디커플링 커패시터 회로의 노드(C)에서의 전압을 구하기 위한 도 1의 디커플링 커패시터 회로의 등가 회로를 도시한 도면이다.
도 3에서 CSG1은 PMOS 트랜지스터(M0)의 소스와 게이트 간의 기생 커패시턴스(parasitic capacitance)를 나타내고 CDG1은 PMOS 트랜지스터(M0)의 드레인과 게이트 간의 기생 커패시턴스를 나타낸다. C1은 NMOS 트랜지스터(M1)의 등가 커패시턴스를 나타낸다. C2는 PMOS 트랜지스터(M3)의 등가 커패시턴스를 나타낸다. CDG2는 NMOS 트랜지스터(M2)의 드레인과 게이트 간의 기생 커패시턴스를 나타내고 CSG2는 NMOS 트랜지스터(M2)의 소스와 게이트 간의 기생 커패시턴스를 나타낸다. CE1 및 CE2는 CSG1, C2 및 CDG2로 이루어진 회로의 등가 커패시턴스 및 CDG1, C1 및 CSG2로 이루어진 회로의 등가 커패시턴스를 각각 나타낸다. 이 경우, 노드(C)에서의 전압 VC는 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112017088907172-pat00001
위 수학식 1로부터 확인할 수 있는 바와 같이 노드(C)에서의 전압 VC는 VDD를 CE1과 CE2의 조합, 즉 CSG1, C2, CDG2와 CDG1, C1 및 CSG2의 조합에 따라 배분한 값으로 취할 수 있다. 제안된 디커플링 커패시터가 안정적으로 동작하면서 큰 커패시턴스 값을 가지기 위해서는 정상 상태에서 노드(C)에서의 전압 VC가 약 VDD/2의 값을 가지도록 할 필요가 있다. 일반적으로 표준 셀 제작 시 PMOS 영역이 좀 더 큰 영역을 차지하도록 영역 할당이 이루어지므로 노드(C)에서의 전압 VC는 VDD/2 보다 다소 높은 값을 가지게 될 수 있다. 그러나 PMOS 트랜지스터(M0), NMOS 트랜지스터(M1), NMOS 트랜지스터(M2) 및 PMOS 트랜지스터(M3)의 크기를 적절히 조정함으로써 노드(C)에서의 전압 VC의 값을 VDD의 40 퍼센트 내지 60 퍼센트의 사이 값으로 조절하는 것이 가능하고, 이로써 디커플링 커패시터 회로(100)를 보다 안정적인 MOS 커패시터로서 동작하도록 하는 것이 가능하다.
도 4a는 ESD 신호의 파형의 일 실시예를 도시한 도면이고, 도 4b는 본 발명의 일 실시예에 따른 디커플링 커패시터와 PMOS 트랜지스터 및 NMOS 트랜지스터만으로 구성되는 종래 기술의 디커플링 커패시터에 대해 ESD 모의 실험을 수행한 결과를 도시한 도면이다.
도 4b에는 본 발명의 일 실시예에 따른 디커플링 커패시터에 도 4a에 도시된 ESD 신호가 파워 레일을 통해 유입될 경우 NMOS 트랜지스터(M1)의 게이트로 입력되는 전압의 파형과 종래 기술의 디커플링 커패시터에 도 4a에 도시된 ESD 신호가 파워 레일을 통해 유입될 경우 NMOS 트랜지스터의 게이트로 입력되는 전압의 파형이 각각 실선 및 점선으로 도시되어 있다. 모의 실험 결과에 따르면, 도시된 바와 같이 본 발명의 일 실시예에 따른 디커플링 커패시터의 경우 ESD 신호가 약 1.2 A의 최대값을 가지는 22.7nsec의 시점에서 NMOS 트랜지스터(M1)의 게이트로 입력되는 전압은 약 9V로 유지되고 이 전압은 일정 시간 유지되다가 200nsec의 시점에서 서서히 감소하기 시작한다. 종래 기술에 따른 디커플링 커패시터의 경우 ESD 신호가 약 1.2 A의 최대값을 가지는 22.7nsec의 시점에서 NMOS 트랜지스터의 게이트로 입력되는 전압은 11V를 상회하고 이 전압은 일정 시간 유지되다가 서서히 감소한다. 두 파형을 비교해 보면 본 발명의 일 실시예에 따른 디커플링 커패시터의 NMOS 트랜지스터(M1)의 게이트로 입력되는 전압이 종래 기술의 디커플링 커패시터의 NMOS 트랜지스터의 게이트로 입력되는 전압에 비해 약 22 퍼센트만큼 작은 크기를 가짐을 알 수 있다.
본 발명의 실시예들에 따른 디커플링 커패시터는 PMOS/NMOS를 모두 사용하므로 표준 셀 라이브러리에서 PMOS 및 NMOS가 놓일 영역을 커패시터로서 최대한 활용할 수 있어서 주어진 영역에서 가능한 큰 값의 커패시턴스 값을 얻을 수 있다. 또한 본 발명의 실시예들에 따른 디커플링 커패시터는 크기 별로 셀 라이브러리로 제공될 수 있어서 라이브러리의 융통성(library flexibility) 증대 및 커패시턴스 값의 미세 조정이 가능할 뿐만 아니라 전원 잡음을 감소시키고 ESD 신호에 대한 면역성을 제고시켜 칩 전체의 신뢰도를 향상시킬 수 있다는 이점을 제공한다. 또한 본 발명의 실시예들에 따른 디커플링 커패시터는 RF SOI CMOS 기술을 이용하여 제조될 수 있으며 프로세스 스케일(process scale)에 상관없이 거의 모든 CMOS 공정 기술을 이용하여 제조될 수 있다.
이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.
본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.
이상에서는 본 발명의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 발명의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 발명의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
M0, M3: PMOS 트랜지스터
M1, M2: NMOS 트랜지스터
210: P형 액티브 영역
220: N형 액티브 영역
212, 214, 222, 224, 233, 235, 237: 메탈 배선층
CNT1 ~ CNT6: 컨택
CSG1, CSG2: 기생 커패시턴스
CDG1, CDG2: 기생 커패시턴스
C1, C2, CE1, CE2: 등가 커패시턴스
VC: 노드(C)에서의 전압

Claims (6)

  1. 디커플링 커패시터로서,
    표준 셀 라이브러리의 파워 레일(power rail)에 접속된 제1 PMOS 트랜지스터,
    상기 표준 셀 라이브러리의 그라운드 레일에 접속된 제1 NMOS 트랜지스터,
    상기 제1 NMOS 트랜지스터와 상기 파워 레일 간에 접속된 제2 PMOS 트랜지스터, 및
    상기 제1 PMOS 트랜지스터와 상기 그라운드 레일 간에 접속된 제2 NMOS 트랜지스터를 포함하며,
    상기 제2 PMOS 트랜지스터의 드레인은 상기 제1 NMOS 트랜지스터의 게이트와 접속되고, 상기 제2 NMOS 트랜지스터의 드레인은 상기 제1 PMOS 트랜지스터의 게이트와 접속되며,
    상기 제2 PMOS 트랜지스터의 게이트는 상기 제2 NMOS 트랜지스터의 게이트와 접속되는, 디커플링 커패시터.
  2. 제1항에 있어서,
    상기 제1 PMOS 트랜지스터의 소스와 드레인은 상기 제1 PMOS 트랜지스터의 N 웰 영역과 함께 상기 파워 레일에 접속되는, 디커플링 커패시터.
  3. 제1항에 있어서,
    상기 제1 NMOS 트랜지스터의 소스와 드레인은 상기 제1 NMOS 트랜지스터의 벌크 영역과 함께 상기 그라운드 레일에 접속되는, 디커플링 커패시터.
  4. 제1항에 있어서,
    상기 제2 PMOS 트랜지스터의 소스는 상기 파워 레일에 접속되는, 디커플링 커패시터.
  5. 제4항에 있어서,
    상기 제2 NMOS 트랜지스터의 소스는 상기 그라운드 레일에 접속되는, 디커플링 커패시터.
  6. 제5항에 있어서,
    상기 제1 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터, 상기 제2 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는, 상기 파워 레일로부터 전원 전압이 공급될 때 상기 제2 PMOS 트랜지스터의 게이트에서의 전압이 상기 전원 전압의 40 퍼센트 내지 60 퍼센트의 전압이 되도록 정해진 크기들을 가지는, 디커플링 커패시터.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102101537B1 (ko) * 2017-07-06 2020-04-17 매그나칩 반도체 유한회사 타이하이 및 타이로우 회로
US11855145B2 (en) * 2021-08-31 2023-12-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090207552A1 (en) 2008-02-19 2009-08-20 Arm Limited Decoupling capacitors
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4424527A1 (de) * 1994-07-12 1996-01-18 Philips Patentverwaltung Schaltungsanordnung zur Kapazitätsverstärkung
US5637525A (en) * 1995-10-20 1997-06-10 Micron Technology, Inc. Method of forming a CMOS circuitry
US7642498B2 (en) * 2007-04-04 2010-01-05 Aptina Imaging Corporation Capacitor multipler circuits and the applications thereof to attenuate row-wise temporal noise in image sensors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090207552A1 (en) 2008-02-19 2009-08-20 Arm Limited Decoupling capacitors
US8400746B1 (en) 2010-11-30 2013-03-19 Integrated Device Technology, Inc. Bypass capacitor with reduced leakage current and power-down control

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