JP6708992B2 - 半導体装置 - Google Patents
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Description
半導体装置(デバイス)1は、4辺に沿って配置された複数の端子2と、低(VSS)電源線3と、複数のドメイン6A−6Dと、を有する。複数の端子2は、ドメイン6Aの高電源線に電源を供給する3個の端子2Aと、ドメイン6Bの高電源線に電源を供給する2個の端子2Bと、ドメイン6Cおよび6Dの高電源線に電源を供給するそれぞれ1個の端子2Cおよび2Dと、を含む。
半導体デバイス1は、コア部(Core Logic Area)11と、アナログ(Analog)部12と、入出力規格に対応した動作を行うための複数のIF部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17と、を有する。さらに、半導体デバイス1は、外部クロックとの同期を行うためのPLL部14と、複数の端子18と、を有する。アナログ部12、複数のIF部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17およびPLL部14は、設計時に機能マクロとして提供される。複数の部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17、アナログ部12およびPLL部14は、コア部11との間で信号の入出力を行う。
図3は、コア部11とアナログ部12との間のクロスドメイン部の一般的な構成を示す図である。
CCDIF22は、コア回路21からアナログ回路31に出力される信号S1を駆動するドライバ24と、アナログ回路31からコア回路21に出力される信号を受けて信号S4を出力するレシーバ25と、を有する。ACDIF32は、コア回路21からアナログ回路31に出力される信号を受けて信号S2を出力するレシーバ34と、アナログ回路31からコア回路21に出力される信号S3を駆動するドライバ35と、を有する。ここでは、ドライバ24、35およびレシーバ34、25は、インバータで形成される。
図6に示すように、図3の低電源線50は、コア部の低電源線(VSS_core)53と、アナログ部の低電源線(VSS_IP)54と、に分離され、双方向ダイオード55を介して接続される。上記のように、双方向ダイオード55を設けない場合もあり得る。
また、図7から図9の説明は、図5の(A)のレベルシフタを設けない場合の構成を例としているが、レベルシフタを設ける場合も同様である。
図10に示すように、レベルシフタ61は、ドライバ24からの信号を受ける直列2段に接続された2個のインバータと、差動増幅回路と、を有する。2個のインバータは、コア用高電源線51と低電源線53との間に接続され、差動増幅回路は、アナログ用高電源線52と低電源線54との間に接続される。したがって、2個のインバータのPMOSトランジスタと差動増幅回路の受信部のNMOSトランジスタTrAおよびTrXAは、図7から図9で説明したPtr1とNTr2と同じ関係にあり、ゲート破壊の問題が発生する。
第1実施形態の半導体デバイスは、図1に示したような複数のドメインを有し、複数のドメインには、コア部とアナログ部が含まれる。コア部の電源電圧は、製造プロセスの変動に応じて、アナログ部の電源電圧以下に適宜設定される。ただし、複数のドメインは、コア部およびアナログ部に限定されず、コア部およびアナログ部は、説明のための例示に過ぎない。
第2実施形態は、コア用低電源線60とアナログ用低電源線62の間に双方向ダイオード90を接続したことが第1実施形態と異なり、他は同じである。第2実施形態では、第1実施形態と同様の効果が得られ、さらに双方向ダイオード90が設けられているために、第1コア用低電源線60とアナログ用低電源線62の安定性が向上する。
図19は、コア用低電源線60とアナログ用低電源線62の間に双方向ダイオード90を接続したことが図17と異なる。
11 コア部
12 アナログ部
60 コア用低(電位)電源線
61 コア用高(電位)電源線
62 アナログ用低(電位)電源線
63 アナログ用高(電位)電源線
64 コア回路
65 コアクロスドメインインターフェース(CCDIF)
66 コアパワーレールクランプ(CPRC)
67 アナログ回路
68 アナログクロスドメインインターフェース(ACDIF)
69 アナログパワーレールクランプ(APRC)
70 拡張 パワーレールクランプ(EPRC)
71 第1中継回路
72 第2中継回路
81 第1レベルシフタ
82 第2レベルシフタ
Claims (9)
- 第1高電源線および第1低電源線を有する第1ドメインと、
前記第1高電源線から分離した第2高電源線および、前記第1低電源線から分離した第2低電源線を有する第2ドメインと、
前記第1ドメインからの信号が入力され、前記第2ドメインに信号を出力する第1中継回路と、
前記第2ドメインからの信号が入力され、前記第1ドメインに信号を出力する第2中継回路と、
を有し、
前記第1中継回路は、前記第1低電源線および前記第2高電源線に接続する第1差動回路を有し、
前記第2中継回路は、前記第1高電源線および前記第1低電源線に接続する第2差動回路を有する
ことを特徴とする半導体装置。 - 前記第1中継回路は、前記第1高電源線および前記第1低電源線に接続する第1インバータを有し、
前記第1インバータからの信号が前記第1差動回路に入力される
ことを特徴とする請求項1に記載の半導体装置。 - 前記第2中継回路は、前記第2高電源線および前記第1低電源線に接続する第2インバータを有し、
前記第2インバータからの信号が前記第2差動回路に入力される
ことを特徴とする請求項1または2に記載の半導体装置。 - 前記第1差動回路は、第1トランジスタおよび第2トランジスタ、第3トランジスタ、第4トランジスタを有し、
前記第1トランジスタは前記第1低電源線と前記第2トランジスタとの間に設けられ、
前記第1トランジスタのゲートは前記第1インバータに接続され、
前記第2トランジスタは前記第2高電源線と前記第1トランジスタとの間に設けられ、
前記第2トランジスタのゲートは前記第3トランジスタおよび前記第4トランジスタに接続され、
前記第3トランジスタは前記第1低電源線と前記第4トランジスタとの間に設けられ、
前記第4トランジスタは前記第2高電源線と前記第3トランジスタとの間に設けられ、
前記第4トランジスタのゲートは前記第1トランジスタおよび前記第2トランジスタに接続される
ことを特徴とする請求項2に記載の半導体装置。 - 前記第1中継回路は第3インバータを有し、
前記第3インバータからの信号が前記第1インバータに入力され、
前記第3トランジスタのゲートは前記第3インバータに接続する
ことを特徴とする請求項4に記載の半導体装置。 - 前記第1低電源線と前記第2低電源線との間に設けられた双方向ダイオードを有することを特徴とする請求項1乃至5のいずれかに記載の半導体装置。
- 前記第1低電源線と前記第1高電源線との間に設けられた第1電源クランプ回路を有することを特徴とする請求項1乃至6のいずれかに記載の半導体装置。
- 前記第2低電源線と前記第2高電源線との間に設けられた第2電源クランプ回路を有することを特徴とする請求項1乃至7のいずれかに記載の半導体装置。
- 前記第1低電源線と前記第2高電源線との間に設けられた第3電源クランプ回路を有することを特徴とする請求項1乃至8のいずれかに記載の半導体装置。
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