JP2017037991A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2017037991A JP2017037991A JP2015158995A JP2015158995A JP2017037991A JP 2017037991 A JP2017037991 A JP 2017037991A JP 2015158995 A JP2015158995 A JP 2015158995A JP 2015158995 A JP2015158995 A JP 2015158995A JP 2017037991 A JP2017037991 A JP 2017037991A
- Authority
- JP
- Japan
- Prior art keywords
- domain
- power line
- circuit
- power supply
- core
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 17
- 230000003071 parasitic effect Effects 0.000 claims abstract description 7
- 230000000903 blocking effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 12
- 230000006378 damage Effects 0.000 description 10
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 1
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007600 charging Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007786 electrostatic charging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
半導体装置(デバイス)1は、4辺に沿って配置された複数の端子2と、低(VSS)電源線3と、複数のドメイン6A−6Dと、を有する。複数の端子2は、ドメイン6Aの高電源線に電源を供給する3個の端子2Aと、ドメイン6Bの高電源線に電源を供給する2個の端子2Bと、ドメイン6Cおよび6Dの高電源線に電源を供給するそれぞれ1個の端子2Cおよび2Dと、を含む。
半導体デバイス1は、コア部(Core Logic Area)11と、アナログ(Analog)部12と、入出力規格に対応した動作を行うための複数のIF部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17と、を有する。さらに、半導体デバイス1は、外部クロックとの同期を行うためのPLL部14と、複数の端子18と、を有する。アナログ部12、複数のIF部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17およびPLL部14は、設計時に機能マクロとして提供される。複数の部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17、アナログ部12およびPLL部14は、コア部11との間で信号の入出力を行う。一般に、コア部11は、他の部分(ドメイン)に比べて大きな規模の回路を有するため、コア部11の電源間容量は、他の部分(ドメイン)の電源間容量に比べて大きくなっている。
以下に説明する実施形態の半導体装置は、電源間容量の大きなドメインのクロスドメイン回路における回路構成を工夫し、電源間容量の小さなドメインのクロスドメイン回路におけるトランジスタの破壊を抑制する。
図7では、図6に加えて、コアパワーレールクランプ(CPRC)23およびマクロパワーレールクランプ(MPRC)33が示され、さらにコア部の電源間容量をC11で、マクロ部の電源間容量をC12で示している。
以下、図7を参照して、実施形態の半導体デバイスのクロスドメイン部の動作について説明する。
11 コア部
11 コア低(電位)電源線
12 コア高(電位)電源線
13 マクロ低(電位)電源線
14 マクロ高(電位)電源線
15 双方向ダイオード
21 コア回路
22 コアクロスドメイン回路
23 コアパワーレールクランプ(CPRC)
31 マクロ回路
32 マクロクロスドメイン回路
33 マクロパワーレールクランプ(MPRC)
CPTr1、CPTr11、MPTr1 PMOSトランジスタ
CNTr1、CNTr11、CNTr12、MNTr1 NMOSトランジスタ
Claims (3)
- 第1高電源線、第1低電源線および前記第1高電源線と前記第1低電源線間に設けられた第1パワークランプ回路を含む第1ドメインと、
前記第1高電源線から分離した第2高電源線、前記第1低電源線から分離した第2低電源線および前記第2高電源線と前記第2低電源線間に設けられた第2パワークランプ回路を含み、電源間容量が前記第1ドメインの電源間容量より小さい第2ドメインと、
前記第1低電源線と前記第2低電源線間に接続された双方向ダイオードと、を有し、
前記第2ドメインへ信号を出力する前記第1ドメインのクロスドメイン回路は、
直列に接続され、ゲートに前記第2ドメインへの信号が印加される信号用PMOSトランジスタと信号用NMOSトランジスタを含み、前記信号用NMOSトランジスタが前記第1低電源線に接続されたインバータと、
前記第1高電源線と前記信号用PMOSトランジスタ間に接続された遮断用PMOSトランジスタと、
前記遮断用PMOSトランジスタのゲートと前記第1低電源線の間に接続され、ゲートがドレインに接続された制御用NMOSトランジスタと、を有し、
前記制御用NMOSトランジスタのドレイン−ソース間容量は、前記遮断用PMOSトランジスタのソース−ゲート間の寄生容量より小さいことを特徴とする半導体装置。 - 前記信号用NMOSトランジスタに並列に接続された接地用NMOSトランジスタをさらに有する請求項1に記載の半導体装置。
- 前記制御用NMOSトランジスタのドレインと、前記遮断用PMOSトランジスタのゲートとの間に、抵抗をさらに有する請求項1または2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015158995A JP6536274B2 (ja) | 2015-08-11 | 2015-08-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015158995A JP6536274B2 (ja) | 2015-08-11 | 2015-08-11 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017037991A true JP2017037991A (ja) | 2017-02-16 |
JP6536274B2 JP6536274B2 (ja) | 2019-07-03 |
Family
ID=58049373
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015158995A Active JP6536274B2 (ja) | 2015-08-11 | 2015-08-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6536274B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006156563A (ja) * | 2004-11-26 | 2006-06-15 | Nec Electronics Corp | 半導体装置 |
JP2007200987A (ja) * | 2006-01-24 | 2007-08-09 | Nec Electronics Corp | 半導体集積回路装置 |
JP2010109009A (ja) * | 2008-10-28 | 2010-05-13 | Fujitsu Microelectronics Ltd | 静電気放電保護回路及びそれを有する集積回路装置 |
-
2015
- 2015-08-11 JP JP2015158995A patent/JP6536274B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006156563A (ja) * | 2004-11-26 | 2006-06-15 | Nec Electronics Corp | 半導体装置 |
JP2007200987A (ja) * | 2006-01-24 | 2007-08-09 | Nec Electronics Corp | 半導体集積回路装置 |
JP2010109009A (ja) * | 2008-10-28 | 2010-05-13 | Fujitsu Microelectronics Ltd | 静電気放電保護回路及びそれを有する集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP6536274B2 (ja) | 2019-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106257668B (zh) | 半导体器件 | |
US7420789B2 (en) | ESD protection system for multi-power domain circuitry | |
US8830640B2 (en) | Electrostatic discharge protection circuit | |
US8139330B2 (en) | Semiconductor integrated circuit | |
JP5576674B2 (ja) | 半導体装置 | |
US10591532B2 (en) | Semiconductor integrated circuit | |
CN103456720A (zh) | 用于具有多重电力领域的电路的静电放电保护设备 | |
JP2017037949A (ja) | 半導体装置 | |
JP5165356B2 (ja) | 半導体集積回路装置 | |
US20120268848A1 (en) | Electrostatic discharge protection circuit | |
US7417837B2 (en) | ESD protection system for multi-power domain circuitry | |
KR101128897B1 (ko) | 반도체 장치 | |
JP2007214420A (ja) | 半導体集積回路 | |
KR102101537B1 (ko) | 타이하이 및 타이로우 회로 | |
KR102175485B1 (ko) | 디커플링 커패시터 회로 | |
US9154133B2 (en) | ESD robust level shifter | |
US20180241205A1 (en) | Electrostatic protection circuit and integrated circuit | |
JP4031423B2 (ja) | 半導体集積回路 | |
US7564665B2 (en) | Pad ESD spreading technique | |
JP6536274B2 (ja) | 半導体装置 | |
JP6708992B2 (ja) | 半導体装置 | |
KR100631957B1 (ko) | 정전기 방전 보호 회로 | |
JP5819489B2 (ja) | 半導体装置 | |
WO2023210631A1 (ja) | I/o回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 | |
JP2008244071A (ja) | Esd保護回路を備えた半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180724 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190419 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190520 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6536274 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |