JP2006156563A - 半導体装置 - Google Patents

Abstract

【課題】信号を受信する回路側のＥＳＤ耐性をより向上させる。
【解決手段】インバータ回路ＩＮＶ１は、電源供給のために接地配線ＧＮＤ１に接続され、電源配線ＶＤＤ１にはＰＭＯＳトランジスタＭＰ５を介して接続される。インバータ回路ＩＮＶ２は、電源供給のために接地配線ＧＮＤ２と電源配線ＶＤＤ２とに接続され、入力ノードがインバータ回路ＩＮＶ１の出力ノードに接続される。また、接地配線ＧＮＤ１と接地配線ＧＮＤ２とは、保護素子ＰＥ０を介して接続される。通常動作時には、インバータ回路ＩＮＶ３の出力がＨレベルとなりインバータ回路ＩＮＶ４の出力がＬレベルとなってＰＭＯＳトランジスタＭＰ５がオンする。ＥＳＤ印加時には、電源配線ＶＤＤ２がフローティングとなっていて、インバータ回路ＩＮＶ４の出力がＨレベルとなってＰＭＯＳトランジスタＭＰ５がオフし、ＥＳＤ印加に伴う電流がインバータ回路ＩＮＶ２に流れ込まなくなる。
【選択図】図１

Description

本発明は、半導体装置に関し、特に電源系統から流入する静電気放電（ＥＳＤ：electrostatic discharge）に対する保護回路を含む半導体装置に関する。

近年、半導体装置は、多機能化の進展に伴い、１個の半導体装置内部に複数の電源系統を備え、それぞれの電源系統に接続するように回路を複数に分割して配置する場合が増えている。このように複数の電源系統に配置する場合としては、（１）１つの半導体装置が複数の電源電圧を使用している場合、（２）アナログ回路とデジタル回路とを混載するため、ノイズの多いデジタル系の電源・接地（ＧＮＤ）をアナログ系の電源・接地（ＧＮＤ）と切り離す必要がある場合、（３）省電力のために一時的に不使用となる回路の電源をオフとする場合等であって、この回路の電源を、常時使用する回路の電源から分離する必要がある場合、などがある。

次に、このような複数の電源系統に属する回路間での接続を行う場合の半導体装置について説明する。図１２は、従来における異なる電源系統に属する回路間で信号を送受信する半導体装置の回路ブロック図である（例えば特許文献１参照）。図１２において、第１の電源系統に繋がる第１の回路は、電源端子Ｖ１１と接地端子Ｇ１１を有し、第２の電源系統に繋がる第２の回路は、電源端子Ｖ１２と接地端子Ｇ１２を有する。接地端子Ｇ１１と接地端子Ｇ１２とは、保護素子ＰＥ１０を介して接続される。また、電源端子Ｖ１１と接地端子Ｇ１１間には、ＥＳＤ保護素子ＰＥ１１が接続され、電源端子Ｖ１２と接地端子Ｇ１２間には、ＥＳＤ保護素子ＰＥ１２が接続される。第１の回路は、従属に接続されるＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１を含む。また、第２の回路は、従属に接続されるＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２を含む。

通常動作時には、第１の回路に含まれるＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１は、第２の回路に含まれるＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２とに対し信号を送信するように構成されている。すなわち、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１のそれぞれのドレインは、共通とされ、互いに接続されたＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２のゲートに接続されている。

ＥＳＤ試験等でＥＳＤ印加を行う場合、仮に接地端子Ｇ１２を接地して電源端子Ｖ１１に正の電荷を印加したとする。ＥＳＤ印加により電源端子Ｖ１１に注入された電荷は、主にＥＳＤ保護素子ＰＥ１１を通じてまず接地端子Ｇ１１に接続されている接地配線ＧＮＤ１１に放電し、その後接地配線ＧＮＤ１１を経由して接地配線ＧＮＤ１２に放電する（経路Ｐ１１）。この場合、理想的には電源配線ＶＤＤ１１〜接地配線ＧＮＤ１１、接地配線ＧＮＤ１１〜接地配線ＧＮＤ１２に寄生する抵抗成分が限りなくゼロに近く、ＥＳＤ印加により電流が流れたときに生じる電圧降下がほとんどないことが望ましい。しかし、実際にはＥＳＤ保護素子や電源配線ＶＤＤ１１、接地配線ＧＮＤ１１、接地配線ＧＮＤ１２の寄生抵抗が存在するため、電源配線ＶＤＤ１１の電位は、ＥＳＤ印加により電流が流れるにしたがって上昇していく。しかも、接地配線ＧＮＤ１１から接地配線ＧＮＤ１２までの電流が流れる経路には、配線を長距離間でレイアウトすることや、場合によっては接地配線ＧＮＤ１１と接地配線ＧＮＤ１２の間に保護素子ＰＥ１０や抵抗素子を挿入するために、配線や挿入した素子の抵抗成分が寄生している。このため、電源配線ＶＤＤ１１から接地配線ＧＮＤ１１、または電源配線ＶＤＤ１２から接地配線ＧＮＤ１２に放電した場合に比べて電源配線ＶＤＤ１１の電位は、より上昇する傾向にある。

一方、ＥＳＤ印加時には印加ピンおよび接地ピン以外は、すべてフローティングとする。電源端子Ｖ１１に印加する場合は、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１のゲート電極の電位は、フローティングとなり、ＰＭＯＳトランジスタＭＰ１１がオンした状態となる。この状態において電源端子Ｖ１１に印加された電荷がＰＭＯＳトランジスタＭＰ１１を通じてＮＭＯＳトランジスタＭＮ１２のゲートに充電される（経路Ｐ１２）。前述したように、一方で接地端子Ｇ１２が接地されているので、ＮＭＯＳトランジスタＭＮ１２のゲート−ソース／サブ間には、最大で電源配線ＶＤＤ１１−接地配線ＧＮＤ１２間の電圧が加わることとなる。

以上のように、複数の素子を経由して電流が流れるために電源配線ＶＤＤ１１の電位が上昇し、ＮＭＯＳトランジスタＭＮ１２のゲート酸化膜に電源配線ＶＤＤ１１−接地配線ＧＮＤ１２間の電圧が直接印加される。その結果、ＮＭＯＳトランジスタＭＮ１２が損傷を受ける可能性がある。ここでは接地端子Ｇ１２を接地して電源端子Ｖ１１にＥＳＤ印加したときの動作を説明したが、電源端子Ｖ１２を接地して電源端子Ｖ１１にＥＳＤ印加したときも類似した動作でＰＭＯＳトランジスタＭＰ１２が損傷を受ける可能性がある。最先端のＬＳ１の製造プロセスにおいては微細化、低電圧化が進んでおり、ＮＭＯＳトランジスタＭＮ１２、ＰＭＯＳトランジスタＭＰ１２のゲート酸化膜の破壊電圧が低くなっている。したがって、上述のような異なる電源系統間でのＥＳＤ印加によって低い電圧でも損傷を受け易くなっている。

このような損傷を軽減する対策の一つとして、図１３に示すようにＮＭＯＳトランジスタＭＮ１２およびＰＭＯＳトランジスタＭＰ１２を保護するためのゲート保護素子となるＮＭＯＳトランジスタＭＮ１３を挿入する方法がある（例えば特許文献２参照）。ＮＭＯＳトランジスタＭＮ１３は、通常動作時にはオフしており、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１がＰＭＯＳトランジスタＭＰ１２、ＮＭＯＳトランジスタＭＮ１２に信号を送る場合の信号伝達に影響を与えないようになっている。ＥＳＤ印加時には、例えば接地端子Ｇ１２を接地して電源端子Ｖ１１にＥＳＤ印加したとき、ＰＭＯＳトランジスタＭＰ１１を通じてＥＳＤの電荷がＮＭＯＳトランジスタＭＮ１２のゲートに充電され、ＮＭＯＳトランジスタＭＮ１２のゲートの電位が大きくなるとＮＭＯＳトランジスタＭＮ１３がオンする。したがって、ＮＭＯＳトランジスタＭＮ１２のゲートの電位がある値以上に大きくならないよう電位が制限されるため、図１２に示した回路に比べてＥＳＤに対する耐性が向上することになる。

特開平９−１７２１４６号公報（図１） 特開平８−３７２３８号公報（図７）

しかしながら、図１３のＮＭＯＳトランジスタＭＮ１３に流れる電流（経路Ｐ１３）は、ＥＳＤ保護素子ＰＥ１１を通じて放電される電流の経路Ｐ１１（すなわち電源端子Ｖ１１からＥＳＤ保護素子１１を通じて接地配線ＧＮＤ１１に流れる経路、および接地配線ＧＮＤ１１から接地配線ＧＮＤ１２に流れる経路）の寄生抵抗値が大きくなるほど、またＰＭＯＳトランジスタＭＰ１１のゲート幅が大きいほど増える傾向にある。そのため、寄生抵抗値が大きい等の回路の条件によっては、ＮＭＯＳトランジスタＭＮ１３の耐性を越える電流がＮＭＯＳトランジスタＭＮ１３に流れ込み、ＮＭＯＳトランジスタＭＮ１３そのものが損傷を受ける場合がある。

上記課題を解決するために、本発明者は、ＥＳＤが印加される際に、ＥＳＤ印加に伴う電流が出力側回路から入力側回路へ流れ出さないような仕組みを設ければよいことに気付き、本発明を創案するに至った。

本発明の第１のアスペクトに係る半導体装置は、外部から供給される電源の配線にサージが入ったことを検出し、内部回路への電源供給経路と内部回路からの信号出力経路との間を遮断する回路を有する。

本発明の第２のアスペクトに係る半導体装置は、第１の電源より電源供給がなされ、出力ノードを有する第１の回路と、出力ノードに接続される入力ノードを有する第２の回路と、第１の電源の電源配線から出力ノードを経由して入力ノードへ至る経路に挿入され、通常動作時には短絡し、第１の電源にサージが入ったことを検出して経路を遮断する第１のスイッチ素子と、を備える。

本発明の第３のアスペクトに係る半導体装置は、第１の電源より電源供給がなされ、出力ノードを有する第１の回路と、第２の電源より電源供給がなされ、出力ノードに接続される入力ノードを有する第２の回路と、第１の電源の電源配線から出力ノードを経由して入力ノードへ至る経路に挿入され、通常動作時には短絡し、第２の電源の電源配線または接地配線がフローティング状態の時には開放するように動作する第１のスイッチ素子と、を備える。

本発明によれば、ＥＳＤが印加される際にスイッチ素子によって、ＥＳＤ印加に伴う電流が出力側から入力側に流れ出ないようにするので、信号を受信する回路側のＥＳＤ耐性がより向上する。

本発明の実施形態に係る半導体装置は、出力回路（図１のＩＮＶ１）と、入力回路（図１のＩＮＶ２）と、スイッチ素子（図１のＭＰ５）とを備える。出力回路は、第１の電源から電源供給を受けるために第１の接地配線、すなわち前記第１の電源が供給される回路へ接地電位を与える接地配線（図１のＧＮＤ１）に接続され、第１の電源配線（図１のＶＤＤ１）にはスイッチ素子（図１のＭＰ５）を介して接続される。また、入力回路は、第２の電源から電源供給を受けるために第２の接地配線、すなわち前記第２の電源が供給される回路へ接地電位を与える接地配線（図１のＧＮＤ２）と、第２の電源配線（図１のＶＤＤ２）とに接続され、入力ノードが出力回路の出力ノードに接続される。さらに、第１の接地配線と第２の接地配線とは、直接、あるいは抵抗素子、保護素子（図１のＰＥ０）のいずれかを介して共通とされる。また、スイッチ素子は、通常動作時には短絡し、第１の電源配線にサージが到来する場合には出力回路を第１の電源配線から開放するように制御される。以下、実施例に即し、より具体的な回路とその変形例について詳しく説明する。

図１は、本発明の第１の実施例に係る半導体装置の回路ブロック図である。図１において、第１の電源系統は、電源端子Ｖ１と接地端子Ｇ１を有し、第２の電源系統２は、電源端子Ｖ２と接地端子Ｇ２を有する。第１の電源系統には、ＥＳＤ保護素子ＰＥ１、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ１と従属接続されるＰＭＯＳトランジスタＭＰ５、インバータ回路ＩＮＶ４が備えられる。第２の電源系統には、ＥＳＤ保護素子ＰＥ２、インバータ回路ＩＮＶ２、インバータ回路ＩＮＶ３が備えられる。さらに、接地端子Ｇ１と接地端子Ｇ２とは、保護素子ＰＥ０を介して接続される。

まず、第１の電源系統に属する回路について説明する。インバータ回路ＩＮＶ１は、従属接続されるＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とから構成される。ＰＭＯＳトランジスタＭＰ１のソースは、ＰＭＯＳトランジスタＭＰ５のドレインと接続され、ＰＭＯＳトランジスタＭＰ５のソースは、電源配線ＶＤＤ１を介して電源端子Ｖ１に接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインと接続され、インバータ回路ＩＮＶ１の出力ノードとなり、インバータ回路ＩＮＶ２の入力ノードに接続される。ＮＭＯＳトランジスタＭＮ１のソースは、接地配線ＧＮＤ１を介して接地端子Ｇ１に接続される。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲート端子は、第１の電源系統に属する不図示の所定の回路素子にそれぞれ接続される。

インバータ回路ＩＮＶ４は、従属接続されるＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とから構成される。ＰＭＯＳトランジスタＭＰ４のソースは、電源配線ＶＤＤ１を介して電源端子Ｖ１に接続される。ＰＭＯＳトランジスタＭＰ４のドレインは、ＮＭＯＳトランジスタＭＮ４のドレインと接続され、インバータ回路ＩＮＶ４の出力ノードとなり、ＰＭＯＳトランジスタＭＰ５のゲートに接続される。ＮＭＯＳトランジスタＭＮ４のソースは、接地配線ＧＮＤ１を介して接地端子Ｇ１に接続される。ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ４のゲートは、共通とされ、インバータ回路ＩＮＶ３の出力ノードに接続される。

ここで、インバータ回路ＩＮＶ４の入出力特性について説明する。図２は、インバータ回路ＩＮＶ４の入出力特性を表す図であり、特性カーブＡが相当する。インバータ回路ＩＮＶ４の入力ノードの電圧Ｖｉｎは、後に説明するように通常動作時には電源端子Ｖ２の電圧Ｖｄｄ２となり、出力ノードの電圧Ｖｏｕｔがほぼ０となる。ＥＳＤ印加時に電源端子Ｖ２がフローティングとなる場合、インバータ回路ＩＮＶ４の入力ノードの電圧Ｖｉｎは、電圧Ｖｆとなり、出力ノードの電圧Ｖｏｕｔがほぼ電圧Ｖｄｄ１となる。一般のインバータ回路における入出力特性は、特性カーブＢが相当する。特性カーブＢでは、入力ノードがフローティングとなる場合、出力信号が確実に電圧Ｖｄｄ１になるとは限らないので、インバータ回路ＩＮＶ４では閾値を特性カーブＡのように高く設定することが望ましい。

次に、第２の電源系統に属する回路について説明する。インバータ回路ＩＮＶ２は、従属接続されるＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とから構成される。ＰＭＯＳトランジスタＭＰ２のソースは、電源配線ＶＤＤ２を介して電源端子Ｖ２に接続される。ＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインと接続され、インバータ回路ＩＮＶ２の出力ノードとなり、第２の電源系統に属する不図示の所定の回路素子に接続される。ＮＭＯＳトランジスタＭＮ２のソースは、接地配線ＧＮＤ２を介して接地端子Ｇ２に接続される。ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートは、インバータ回路ＩＮＶ１の出力ノードに接続される。

インバータ回路ＩＮＶ３は、従属接続されるＰＭＯＳトランジスタＭＰ６とＮＭＯＳトランジスタＭＮ６とから構成される。ＰＭＯＳトランジスタＭＰ６のソースは、電源配線ＶＤＤ２を介して電源端子Ｖ２に接続される。ＰＭＯＳトランジスタＭＰ６のドレインは、ＮＭＯＳトランジスタＭＮ６のドレインと接続され、インバータ回路ＩＮＶ３の出力ノードを構成し、インバータ回路ＩＮＶ４の入力ノードに接続される。ＮＭＯＳトランジスタＭＮ６のソースは、接地配線ＧＮＤ２を介して接地端子Ｇ２に接続される。ＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ６のゲートは、共通とされ、接地配線ＧＮＤ２を介して接地端子Ｇ２に接続される。

なお、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４は、インバータ回路に限定されることなく、他にもＮＡＮＤゲートやＮＯＲゲート、フリップフロップ、レベルシフタなどの論理ゲート回路を使って同様の回路を構成してもよい。また、電源配線ＶＤＤ１と電源配線ＶＤＤ２とは、同じ電圧である必要はなく、いずれかの電圧が他方より高くてもかまわない。

以上のような構成において、通常動作時には、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ４のゲートの電位は、ＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ６とからなるインバータ回路ＩＮＶ３から電源配線ＶＤＤ２の電位が供給され、インバータ回路ＩＮＶ４は、ＰＭＯＳトランジスタＭＰ５のゲートに接地配線ＧＮＤ１の電位を供給する。その結果、ＰＭＯＳトランジスタＭＰ５は、オンの状態となり、インバータ回路ＩＮＶ１がインバータ回路ＩＮＶ２に信号を送信することが可能となる。

ＥＳＤ印加を行う場合、仮に接地端子Ｇ２を接地して電源端子Ｖ１に正の電荷を印加したとすると、電源配線ＶＤＤ２の電位はフローティングとなる。そのため、インバータ回路ＩＮＶ４は、ＰＭＯＳトランジスタＭＰ５のゲートに電源配線ＶＤＤ１の電位を供給し、ＰＭＯＳトランジスタＭＰ５は、オフする。したがって、電源配線ＶＤＤ１の電位が印加されてＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートに充電される電流（経路Ｐ２）が流れなくなる。このため、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲート電極が破壊される電圧に達する前にＥＳＤ保護素子ＰＥ１、保護素子ＰＥ０が接地配線ＧＮＤ１から接地配線ＧＮＤ２を通じて電荷を放電し（経路Ｐ１）、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２が破壊されるのを防ぐ。

また、図１では接地配線ＧＮＤ１と接地配線ＧＮＤ２との間に保護素子ＰＥ０を挿入しているが、図３に示すように接地配線ＧＮＤ１と接地配線ＧＮＤ２の間に抵抗素子Ｒを挿入している場合や、図４に示すように接地配線ＧＮＤ１と接地配線ＧＮＤ２を配線で短絡している（短絡する配線の配線抵抗を含む）場合であっても、本発明の保護方法が適用可能である。

さらに、図５は、インバータ回路ＩＮＶ２の入力にゲート保護素子となるＮＭＯＳトランジスタＭＮ３を追加するように構成した回路のブロック図である。図５において、ＮＭＯＳトランジスタＭＮ３は、ドレインがＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２のゲートに接続され、ソースとゲートとが接地配線ＧＮＤ２に接続される。ＮＭＯＳトランジスタＭＮ３は、所定値以上の電圧がかかった時に導通してＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２のゲートに過大な電圧がかかるのを防止する。ＥＳＤ印加時に、ＰＭＯＳトランジスタＭＰ５がオフすることと合せて、インバータ回路ＩＮＶ２の入力ノードにおけるＥＳＤ耐性をより向上させることができる。なお、ＮＭＯＳトランジスタＭＮ３の代わりにダイオード等、所定値以上の電圧がかかった時に導通する素子を用いてゲート保護素子を構成してもよい。

また、図６は、図１におけるインバータ回路ＩＮＶ１の出力ノードにＮＭＯＳトランジスタＭＮ５を追加するように構成した回路のブロック図である。図６において、ＮＭＯＳトランジスタＭＮ５のドレインは、インバータ回路ＩＮＶ１の出力ノードに接続され、ソースは接地配線ＧＮＤ１に接続され、ゲートがインバータ回路ＩＮＶ４の出力ノードに接続される。通常動作時にはＮＭＯＳトランジスタＭＮ５は、オフとなって、インバータ回路ＩＮＶ１からインバータ回路ＩＮＶ４への信号伝送に何ら影響を与えない。ＥＳＤ印加時には電源配線ＶＤＤ２がフローティングとなるため、ＮＭＯＳトランジスタＭＮ５はオンし、ＰＭＯＳトランジスタＭＰ５がオフする。これにより、インバータ回路ＩＮＶ２の入力ノードの電位をより低く抑えることができるため、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のＥＳＤ耐性をより高めることができる。

さらに、図７は、図１におけるインバータ回路ＩＮＶ２の入力ノードにＮＭＯＳトランジスタＭＮ８を追加するように構成した回路のブロック図である。図７において、ＮＭＯＳトランジスタＭＮ８のドレインは、インバータ回路ＩＮＶ２の入力ノードに接続され、ソースは接地配線ＧＮＤ２に接続され、ゲートがインバータ回路ＩＮＶ４の出力ノードに接続される。通常動作時にはＮＭＯＳトランジスタＭＮ８は、オフとなって、インバータ回路ＩＮＶ１からインバータ回路ＩＮＶ４への信号伝送に何ら影響を与えない。ＥＳＤ印加時には電源配線ＶＤＤ２がフローティングとなるため、ＮＭＯＳトランジスタＭＮ８はオンし、ＰＭＯＳトランジスタＭＰ５がオフする。これにより、インバータ回路ＩＮＶ２の入力ノードの電位をより低く抑えることができるため、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のＥＳＤ耐性をより高めることができる。

なお、実施例１において、電源配線ＶＤＤ２から接地配線ＧＮＤ１に対してＥＳＤが印加された場合、インバータ回路ＩＮＶ４の入力ノードに対して電荷が注入され破壊する可能性が考えられる。そのため、インバータ回路ＩＮＶ３の出力端子からインバータ回路ＩＮＶ４の入力端子間に抵抗素子を挿入する、またはインバータ回路ＩＮＶ４を構成するＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ４にゲート酸化膜耐圧が大きな素子を使用するなどの対策が施されていることが望ましい。インバータ回路ＩＮＶ４は、高速な信号伝達を目的とするものではないために、インバータ回路ＩＮＶ４とインバータ回路ＩＮＶ２間の配線等の抵抗値を大きくしても問題はない。

以上の説明において、電源配線ＶＤＤ１と電源配線ＶＤＤ２とは、別系統の電源系統に属し、切り離されているものとして説明した。しかし、電源配線ＶＤＤ１と電源配線ＶＤＤ２とが同一の電源系統に属し、電源端子Ｖ１にＥＳＤ印加を行う場合であっても同様に入力側回路のＥＳＤ耐性を向上させることができる。すなわち、ＰＭＯＳトランジスタＭＰ５がオフとなって、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートに充電される電流が流れなくなる。このため、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２が破壊するのを防ぐことができる。但し、同一電源内で適用する場合であっても、インバータ回路ＩＮＶ３は、別の電源系統に接続されていることが望ましい。別の電源系統がフローティングとなることで、インバータ回路ＩＮＶ４は、ＰＭＯＳトランジスタＭＰ５のゲートに電源配線ＶＤＤ１の電位を供給し、ＰＭＯＳトランジスタＭＰ５が確実にオフするからである。

図８は、本発明の第２の実施例に係る半導体装置の回路ブロック図である。図８において、図１と同一の符号は、同一物を表し、その説明を省略する。図８では、図１におけるインバータ回路ＩＮＶ３が省略され、インバータ回路ＩＮＶ４の入力ノードが抵抗ｒを介して電源配線ＶＤＤ２に接続される点が図１と異なる。ＥＳＤ印加時には実施例１と同様に電源配線ＶＤＤ２がフローティングとなるため、インバータ回路ＩＮＶ４は、図２に示す特性のようにＰＭＯＳトランジスタＭＰ５のゲートに電源配線ＶＤＤ１の電位を供給し、ＰＭＯＳトランジスタＭＰ５がオフする。これにより、インバータ回路ＩＮＶ２の入力ノードへのＥＳＤ印加に伴う電荷流入を阻止し、インバータ回路ＩＮＶ２のＥＳＤ耐性を向上させることができる。

図９は、本発明の第３の実施例に係る半導体装置の回路ブロック図である。図９において、図１と同一の符号は、同一物を表し、その説明を省略する。図９では、図１におけるインバータ回路ＩＮＶ３が省略され、インバータ回路ＩＮＶ４の入力ノードが抵抗素子ｒを介して端子Ｖ０に接続されることが異なる。端子Ｖ０は、第１の電源系統（電源端子Ｖ１を含む）および第２の電源系統（電源端子Ｖ２を含む）のいずれにも属さない端子であって、通常動作時には所定の電源電圧が供給され、ＥＳＤ印加時にはフローティングとなるものである。ＥＳＤ印加時には電源端子Ｖ０がフローティングとなって、実施例２と同様に、インバータ回路ＩＮＶ４は、ＰＭＯＳトランジスタＭＰ５のゲートに電源配線ＶＤＤ１の電位を供給し、ＰＭＯＳトランジスタＭＰ５がオフする。これにより、インバータ回路ＩＮＶ２の入力ノードへのＥＳＤ印加に伴う電荷流入を阻止し、インバータ回路ＩＮＶ２のＥＳＤ耐性をより向上させることができる。

図１０は、本発明の第４の実施例に係る半導体装置の回路ブロック図である。図１０において、図１と同一の符号は、同一物を表し、その説明を省略する。図１０では、図１におけるインバータ回路ＩＮＶ３が省略され、新たに電源端子Ｖ３と接地端子Ｇ３を有する第３の電源系統が追加されている。第３の電源系統には、ＥＳＤ保護素子ＰＥ３、インバータ回路ＩＮＶ６が備えられる。インバータ回路ＩＮＶ６は、従属接続されるＰＭＯＳトランジスタＭＰ７とＮＭＯＳトランジスタＭＮ７とから構成される。ＰＭＯＳトランジスタＭＰ７のソースは、電源配線ＶＤＤ３を介して電源端子Ｖ３に接続される。ＰＭＯＳトランジスタＭＰ７のドレインは、ＮＭＯＳトランジスタＭＮ７のドレインと接続され、インバータ回路ＩＮＶ６の出力ノードとなり、インバータ回路ＩＮＶ４の入力ノードに接続される。ＮＭＯＳトランジスタＭＮ７のソースは、接地配線ＧＮＤ３を介して接地端子Ｇ３に接続される。ＰＭＯＳトランジスタＭＰ７、ＮＭＯＳトランジスタＭＮ７のゲートは、共通とされ、接地配線ＧＮＤ３を介して接地端子Ｇ３に接続される。

以上のような構成において、電源端子Ｖ３は、通常動作時には所定の電源電圧が供給され、ＥＳＤ印加時にはフローティングとなるものである。ＥＳＤ印加時には電源端子Ｖ３がフローティングとなって、インバータ回路ＩＮＶ４は、実施例３と同様に、ＰＭＯＳトランジスタＭＰ５のゲートに電源配線ＶＤＤ１の電位を供給し、ＰＭＯＳトランジスタＭＰ５がオフする。これにより、インバータ回路ＩＮＶ２の入力ノードへのＥＳＤ印加に伴う電荷流入を阻止し、インバータ回路ＩＮＶ２のＥＳＤ耐性をより向上させることができる。

図１１は、本発明の第５の実施例に係る半導体装置の回路ブロック図である。図１１において、図１と同一の符号は、同一物を表し、その説明を省略する。図１１では、図１におけるＰＭＯＳトランジスタＭＰ５が省略され、新たにトランスファゲートＴＧ１がインバータＩＮＶ１の出力ノードとインバータＩＮＶ２の入力ノードとの間に挿入されている。トランスファゲートＴＧ１は、ＮＭＯＳトランジスタＭＮ８とＰＭＯＳトランジスタＭＰ８とからなるスイッチング素子であって、一端がインバータＩＮＶ１の出力ノードに、他端がインバータＩＮＶ２の入力ノードに接続される。ＮＭＯＳトランジスタＭＮ８のゲートは、インバータＩＮＶ４の出力ノードに接続され、ＰＭＯＳトランジスタＭＰ８のゲートは、インバータＩＮＶ３の出力ノード（インバータＩＮＶ４の入力ノード）に接続される。また、ＰＭＯＳトランジスタＭＰ１のソースは、電源配線ＶＤＤ１に直接接続される。

以上のような回路構成において、通常動作時には、ＰＭＯＳトランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ４のゲートの電位は、ＮＭＯＳトランジスタＭＮ６とＰＭＯＳトランジスタＭＰ６とからなるインバータ回路ＩＮＶ３から電源配線ＶＤＤ２の電位が供給され、ＮＭＯＳトランジスタＭＮ８はオンとなる。また、インバータ回路ＩＮＶ４は、ＰＭＯＳトランジスタＭＰ８のゲートに接地配線ＧＮＤ１の電位を供給する。その結果、ＰＭＯＳトランジスタＭＰ８は、オンとなる。すなわちトランスファゲートＴＧ１は、オン状態となり、インバータ回路ＩＮＶ１がインバータ回路ＩＮＶ２に信号を送信することが可能となる。

ＥＳＤ印加を行う場合、仮に接地端子Ｇ２を接地して電源端子Ｖ１に正の電荷を印加したとすると、電源配線ＶＤＤ２の電位はフローティングとなる。そのため、ＮＭＯＳトランジスタＭＮ８はオフとなり、インバータ回路ＩＮＶ４は、ＰＭＯＳトランジスタＭＰ８のゲートに電源配線ＶＤＤ１の電位を供給し、ＰＭＯＳトランジスタＭＰ８は、オフする（トランスファーゲートＴＧ１は、オフ状態となる）。したがって、実施例１と同様に、電源配線ＶＤＤ１の電位が印加されても、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２のゲートに充電される電流が流れなくなり、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２が損傷するのを防ぐ。インバータ回路ＩＮＶ４は電源配線ＶＤＤ１に乗ったサージ電圧によりトランスファーゲートＴＧ１のＰＭＯＳトランジスタＭＰ８をオフさせるゲート電圧を供給する。言い換えれば、インバータ回路ＩＮＶ４は電源配線ＶＤＤ１に乗ったサージを検出した電圧をＰＭＯＳトランジスタＭＰ８へ供給し、これによりＰＭＯＳトランジスタＭＰ８はインバータ回路ＩＮＶ１への電源供給経路とその信号出力経路との間を遮断する回路となる。

本発明の第１の実施例に係る半導体装置の回路ブロック図である。 インバータ回路ＩＮＶ４の入出力特性を示す図である。 本発明の第１の実施例において接地配線間に抵抗素子を挿入する場合の回路ブロック図である。 本発明の第１の実施例において接地配線間を短絡する場合の回路ブロック図である。 本発明の第１の実施例においてインバータ回路ＩＮＶ２の入力にゲート保護素子を追加する場合の回路ブロック図である。 本発明の第１の実施例においてインバータ回路ＩＮＶ１の出力にスイッチ素子を追加する場合の回路ブロック図である。 本発明の第１の実施例においてインバータ回路ＩＮＶ２の入力にスイッチ素子を追加する場合の回路ブロック図である。 本発明の第２の実施例に係る半導体装置の回路ブロック図である。 本発明の第３の実施例に係る半導体装置の回路ブロック図である。 本発明の第４の実施例に係る半導体装置の回路ブロック図である。 本発明の第５の実施例に係る半導体装置の回路ブロック図である。 従来における異なる電源系統に属する回路間で信号を送受信する半導体装置の回路ブロック図である。 従来における異なる電源系統に属する回路間で信号を送受信する他の半導体装置の回路ブロック図である。

符号の説明

Ｇ１、Ｇ２、Ｇ３ 接地端子
ＧＮＤ１、ＧＮＤ２、ＧＮＤ３ 接地配線
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ６ インバータ回路
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ８ ＰＭＯＳトランジスタ
Ｐ１、Ｐ２ 経路
ＰＥ０ 保護素子
ＰＥ１、ＰＥ２、ＰＥ３ ＥＳＤ保護素子
Ｒ、ｒ 抵抗素子
ＴＧ１ トランスファゲート
Ｖ０ 端子
Ｖ１、Ｖ２、Ｖ３ 電源端子
ＶＤＤ１、ＶＤＤ２、ＶＤＤ３ 電源配線

Claims (16)

1. 外部から供給される電源の配線にサージが入ったことを検出し、内部回路への電源供給経路と前記内部回路からの信号出力経路との間を遮断する回路を有することを特徴とする半導体装置。
2. 第１の電源より電源供給がなされ、出力ノードを有する第１の回路と、
   前記出力ノードに接続される入力ノードを有する第２の回路と、
   前記第１の電源の電源配線から前記出力ノードを経由して前記入力ノードへ至る経路に挿入され、通常動作時には短絡し、前記第１の電源にサージが入ったことを検出して前記経路を遮断する第１のスイッチ素子と、
   を備えることを特徴とする半導体装置。
3. 前記第２の回路は、第２の電源より電源供給がなされ、前記第１の電源が供給される回路へ接地電位を与える第１の接地配線と前記第２の電源が供給される回路へ接地電位を与える第２の接地配線とは、直接、あるいは抵抗器、第１の保護素子のいずれかを介して共通に接続されることを特徴とする請求項２記載の半導体装置。
4. 第１の電源より電源供給がなされ、出力ノードを有する第１の回路と、
   第２の電源より電源供給がなされ、前記出力ノードに接続される入力ノードを有する第２の回路と、
   前記第１の電源の電源配線から前記出力ノードを経由して前記入力ノードへ至る経路に挿入され、通常動作時には短絡し、前記第２の電源の電源配線または接地配線がフローティング状態の時には開放するように動作する第１のスイッチ素子と、
   を備えることを特徴とする半導体装置。
5. 前記第１の電源の接地配線と前記第２の電源の接地配線とは、直接、あるいは抵抗器、第１の保護素子のいずれかを介して共通に接続されることを特徴とする請求項４記載の半導体装置。
6. 前記第１のスイッチ素子は、前記第１の電源の電源配線と前記第１の回路との間に挿入されることを特徴とする請求項２または４記載の半導体装置。
7. 前記第１のスイッチ素子は、前記出力ノードと前記入力ノードとの間に挿入されることを特徴とする請求項２または４記載の半導体装置。
8. 前記第１の電源の電源配線と前記第１の電源の接地配線との間に第２の保護素子をさらに備えることを特徴とする請求項２または４記載の半導体装置。
9. 前記入力ノードと前記第２の電源の接地配線との間に第３の保護素子をさらに備えることを特徴とする請求項２または４記載の半導体装置。
10. 前記第１のスイッチ素子とは逆の開閉動作を行う第２のスイッチ素子を、前記出力ノードと前記第１の電源の接地配線との間にさらに備えることを特徴とする請求項３〜９のいずれか一に記載の半導体装置。
11. 前記第１のスイッチ素子とは逆の開閉動作を行う第２のスイッチ素子を、前記入力ノードと前記第２の電源の接地配線との間にさらに備えることを特徴とする請求項３〜９のいずれか一に記載の半導体装置。
12. 前記第１の電源より電源供給がなされる第１のインバータ回路と、
    前記第２の電源より電源供給がなされる第２のインバータ回路と、
    を備え、
    前記第１のスイッチ素子は、電界効果トランジスタであって、
    前記第２のインバータ回路の入力は、前記第２の電源の接地配線に接続され、前記第２のインバータ回路の出力が前記第１のインバータ回路の入力に接続され、前記第１のインバータ回路の出力が前記電界効果トランジスタのゲートに接続されることを特徴とする請求項３〜１１のいずれか一に記載の半導体装置。
13. 前記第１の電源より電源供給がなされる第１のインバータ回路を備え、
    前記第１のスイッチ素子は、電界効果トランジスタであって、
    前記第１のインバータ回路の入力は、前記第２の電源に接続され、前記第１のインバータ回路の出力が前記電界効果トランジスタのゲートに接続されることを特徴とする請求項３〜１１のいずれか一に記載の半導体装置。
14. 前記第１の電源より電源供給がなされる第１のインバータ回路を備え、
    前記第１のスイッチ素子は、電界効果トランジスタであって、
    前記第１のインバータ回路の入力は、通常動作時に所定の電圧が供給される端子に抵抗器を介して接続され、前記第１のインバータ回路の出力が前記電界効果トランジスタのゲートに接続されることを特徴とする請求項３〜１１のいずれか一に記載の半導体装置。
15. 前記第１の電源より電源供給がなされる第１のインバータ回路と、
    第３の電源より電源供給がなされる第２のインバータ回路と、
    を備え、
    前記第１のスイッチ素子は、電界効果トランジスタであって、
    前記第２のインバータ回路の入力は、前記第３の電源の接地配線に接続され、前記第２のインバータ回路の出力が前記第１のインバータ回路の入力に接続され、前記第１のインバータ回路の出力が前記電界効果トランジスタのゲートに接続されることを特徴とする請求項３〜１１のいずれか一に記載の半導体装置。
16. 前記第１のインバータ回路は、前記電界効果トランジスタを、通常動作時にはオンさせ、ＥＳＤ（electrostatic discharge）印加時にはオフさせるように機能することを特徴とする請求項１２〜１５のいずれか一に記載の半導体装置。
    

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