JP2004119883A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、互いに異なる電源系統に属する回路ブロックの間で信号を伝搬する半導体集積回路において、ＥＳＤ耐量を向上できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、第１の電源系統１１に属する第１の回路１４は、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータＩＮＶ１を含んでいる。第２の電源系統２１に属する第２の回路２４は、ＮＭＯＳトランジスタＭＮ２ＴとＰＭＯＳトランジスタＭＰ２Ｔとで構成されたインバータＩＮＶ２Ｔを含んでいる。インバータＩＮＶ１の出力端子ＯＴから出力される信号を、信号線４１を介して、インバータＩＮＶ２Ｔの入力端子ＩＴより入力する場合、上記ＮＭＯＳ，ＰＭＯＳトランジスタＭＮ２Ｔ，ＭＰ２Ｔを、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成する。
【選択図】 図１
【解決手段】たとえば、第１の電源系統１１に属する第１の回路１４は、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータＩＮＶ１を含んでいる。第２の電源系統２１に属する第２の回路２４は、ＮＭＯＳトランジスタＭＮ２ＴとＰＭＯＳトランジスタＭＰ２Ｔとで構成されたインバータＩＮＶ２Ｔを含んでいる。インバータＩＮＶ１の出力端子ＯＴから出力される信号を、信号線４１を介して、インバータＩＮＶ２Ｔの入力端子ＩＴより入力する場合、上記ＮＭＯＳ，ＰＭＯＳトランジスタＭＮ２Ｔ，ＭＰ２Ｔを、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、複数の電源系統を有する半導体装置に関するもので、特に、互いに異なる電源系統に属する回路ブロックの間で信号を伝搬する半導体集積回路において、静電気放電（ＥＳＤとも言う）耐量の向上に使用されるものである。
【０００２】
【従来の技術】
従来、半導体集積回路では、同一のチップ上に搭載された回路ブロック間での干渉、雑音による誤動作、性能の劣化などを防ぐ必要がある。そのために、同一の電源電圧であっても、機能の異なる回路ブロックに対しては、互いに独立された電源端子を設けることがある（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特公平６−５７０５号公報
半導体集積回路の分野では、微細加工技術の進歩に伴い、同一チップ上に集積される素子数が増加する。すると、搭載される回路ブロックの数も増大し、ますます電源系統の分離の要求が高まることが想定される。
【０００４】
分離された複数の電源系統を有する半導体集積回路においては、通常、異なる電源系統の間にＥＳＤ保護回路網が形成される。これにより、集積回路にサージ電圧が印加された場合の、回路ブロック内での静電破壊が抑えられる。
【０００５】
図５は、従来の半導体集積回路において、同一のチップ上に複数の電源系統が設けられてなる場合を例に示すものである。
【０００６】
図５において、第１の電源系統１０１は、電源端子（ＶＤＤ）１０２と、グランド端子（ＶＳＳ）１０３と、第１の回路１０４とを備えている。第２の電源系統２０１は、電源端子２０２と、グランド端子２０３と、第２の回路２０４とを備えている。第３の電源系統３０１は、電源端子３０２と、グランド端子３０３と、第３の回路３０４とを備えている。
【０００７】
また、上記各回路１０４，２０４，３０４の相互は、互いに信号を入力あるいは出力するための、単数または複数からなる信号線４０１，４０２，４０３により接続されている。
【０００８】
上記各電源端子１０２，２０２，３０２および上記各グランド端子１０３，２０３，３０３は、それぞれ独立して設けられている。そして、上記各電源端子１０２，２０２，３０２は、電源配線５０１，５０３，５０５をそれぞれ介して、ＥＳＤ保護回路網６０１の各端子６０２，６０４，６０６に接続されている。上記各グランド端子１０３，２０３，３０３は、電源配線５０２，５０４，５０６をそれぞれ介して、ＥＳＤ保護回路網６０１の各端子６０３，６０５，６０７に接続されている。
【０００９】
なお、図中に示すＲ１〜Ｒ６は、それぞれ、上記電源配線５０１〜５０６の寄生抵抗である。
【００１０】
ＥＳＤ保護回路網６０１は、各端子１０２，１０３，２０２，２０３，３０２，３０３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１０４，２０４，３０４に静電破壊が生じるような過大な電圧が印加されるのを防ぐようにしたものである。
【００１１】
ここで、この従来例においては、全ての端子１０２，１０３，２０２，２０３，３０２，３０３を互いに独立した端子としている。しかし、電源端子１０２，２０２，３０２のうちの任意の端子同士、あるいは、グランド端子１０３，２０３，３０３のうちの任意の端子同士を相互に接続し、共通の端子とすることも可能である。また、図５に示した集積回路は、電源系統が三系統の場合の一例を示したものであり、この例と異なるものであっても構わない。
【００１２】
図６は、図５に示したＥＳＤ保護回路網６０１において、任意の二端子間についての電圧と電流との関係を示したものである。ここでは、等価寄生抵抗が大きい場合（点線６１１）と小さい場合（実線６１２）とについて、それぞれ特性例を示している。
【００１３】
等価寄生抵抗とは、保護素子に流れる電流がＩ１よりも大きい領域における電圧特性を特徴づけるためのパラメータである。この領域における、保護素子の両端の電圧Ｖｃｌａｍｐ と保護素子を流れる電流Ｉｃｌａｍｐ との関係は、等価寄生抵抗Ｒｅｓｄ および保持電圧ＶＨを用いて、下記式（１）のように表現できる。
【００１４】
Ｖｃｌａｍｐ ＝Ｉｃｌａｍｐ ×Ｒｅｓｄ ＋ＶＨ … （１）
一般に、保持電圧ＶＨは保護素子の三次元的構造に依存する。一方、等価寄生抵抗Ｒｅｓｄ は、保護素子の平面的な寸法に依存し、一般に寸法が大きいほど低減される性質がある。ある特定の製造プロセスを前提とした場合、三次元的構造を変更することは難しいが、平面的な寸法を任意に設定することは容易である。そのため、等価寄生抵抗Ｒｅｓｄ が所望の値になるように保護素子を設計することは容易に可能である。
【００１５】
以下、図５に示した集積回路に対し、サージ電圧が印加された場合について考察する。ここでは、その一例として、電源端子１０２とグランド端子２０３との間にサージ電圧が印加された場合について考察する。その他の端子の組み合わせに対する考察は省略するが、同様の考察が可能である。
【００１６】
図７は、図５に示した集積回路において、電源端子１０２とグランド端子２０３との間にサージ電圧が印加された場合の電流経路を示すものである。
【００１７】
図に示すように、サージ電圧の印加に伴って、サージ電流は経路７０１の通り流れる。すなわち、サージ電流は、電源端子１０２から電源配線５０１の寄生抵抗Ｒ１を経て、ＥＳＤ保護回路網６０１の端子６０２へ至る。そして、ＥＳＤ保護回路網６０１の内部の保護素子を経た後、端子６０５から電源配線５０４の寄生抵抗Ｒ４を介して、グランド端子２０３へと流れる。
【００１８】
ここで、サージ電流をＩｅｓｄ 、ＥＳＤ保護回路網６０１の端子６０２，６０５間の特性を図６に実線６１２で示した特性、その等価寄生抵抗をＲｅｓｄ とすると、電源端子１０２とグランド端子２０３との間の電圧Ｖｅｓｄ は、下記式（２）によって表わされる。
【００１９】
Ｖｅｓｄ ＝Ｉｅｓｄ ×（Ｒ１＋Ｒ４＋Ｒｅｓｄ ）＋ＶＨ … （２）
以下では、集積回路に、上記式（２）によって表される電圧Ｖｅｓｄ が印加された場合の挙動について考察する。
【００２０】
図８は、図５に示した集積回路の、第１の電源系統１０１と第２の電源系統２０１とに関係する部分だけを抜粋して示すものである。なお、ここでは、第１の回路１０４の、ＭＯＳトランジスタＭＰ１，ＭＮ１よりなるインバータから出力された信号が、第２の回路２０４の、ＭＯＳトランジスタＭＰ２，ＭＮ２よりなるインバータに入力される場合を例に示している。
【００２１】
この例の場合、第１の回路１０４には、たとえば、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータＩＮＶ１が含まれている。この第１の回路１０４では、信号線４０１に対し、上記インバータＩＮＶ１からの信号を出力するようになっている。また、第２の回路２０４には、たとえば、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とで構成された第１のインバータＩＮＶ２と、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とで構成された第２のインバータＩＮＶ３とが含まれている。この第２の回路２０４では、第１の回路１０４より出力され、信号線４０１を伝搬されてくる信号が、上記インバータＩＮＶ２に入力されるようになっている。
【００２２】
図８に示した集積回路に、上記式（２）で表わされる電圧Ｖｅｓｄ が印加された場合、信号線４０１の電位は、概ね、電源端子１０２とグランド端子２０３との間の電位になると考えられる。このため、その最大電位は、電源端子１０２とほぼ等しい電位となる。その電位は、そのまま第２の回路２０４のＮＭＯＳトランジスタＭＮ２のゲートに印加される。
【００２３】
一方、ＮＭＯＳトランジスタＭＮ２のソースは、グランド端子２０３に接続されている。このため、ソースの電位はグランド端子２０３の電位と等しい。したがって、ＮＭＯＳトランジスタＭＮ２のゲート・ソース間の電圧は、最大で、電源端子１０２とグランド端子２０３との間の電位に等しい電圧、つまり電圧Ｖｅｓｄ となる。この電圧Ｖｅｓｄ がＮＭＯＳトランジスタＭＮ２のゲート耐圧を超えた場合、ゲート酸化膜が静電破壊するという問題が生じる。
【００２４】
図９は、図８と同様に、図５に示した集積回路の、第１の電源系統１０１と第２の電源系統２０１とに関係する部分だけを抜粋して示すもので、図８とは別の例を示すものである。ここでは、第１の回路１０４の、ＭＯＳトランジスタＭＰ１１，ＭＮ１１よりなる出力回路から出力された信号が、第２の回路２０４の、ＭＯＳトランジスタＭＰ１４，ＭＮ１４よりなる入力回路に入力される場合を例に示している。
【００２５】
この例の場合、第１の回路１０４には、たとえば、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１とで構成された出力回路ＯＣ１と、上記ＮＭＯＳトランジスタＭＮ１１の前段の回路ＯＣ２を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２、および、上記ＰＭＯＳトランジスタＭＰ１１の前段の回路ＯＣ３を構成するＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１３が含まれている。この第１の回路１０４では、信号線４０１に対し、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレインからの信号を出力するようになっている。
【００２６】
なお、図中に示すＲ１１，Ｒ１２は、それぞれ、電源端子１０２およびグランド端子１０３につながる電源配線の寄生抵抗である。
【００２７】
第２の回路２０４には、たとえば、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１４とで構成されたアナログスイッチ（入力回路）ＡＳ１が含まれている。この第２の回路２０４では、第１の回路１０４より出力され、信号線４０１を伝搬されてくる信号が、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４のドレイン同士の接続点に入力されるようになっている。
【００２８】
図９に示した集積回路では、第１の電源系統１０１と第２の電源系統２０１との間にまたがる信号が、ＭＯＳトランジスタＭＮ１４，ＭＰ１４の共通ドレインに供給されるようになっている。そのため、上記式２により表わされる電圧Ｖｅｓｄ が印加された場合には、図８の集積回路とは異なった問題が生じる。
【００２９】
すなわち、電圧Ｖｅｓｄ が印加された場合、図７に示した電流経路７０１に沿ってサージ電流が流れることは、図８の集積回路の場合と同じである。その他に、第１，第２の回路１０４，２０４の内部のＰＮ接合部を介して、サージ電流が流れることが想定される。
【００３０】
サージ電流は、たとえば図１０に示す電流経路７０２のように、電源端子１０２から電源配線の寄生抵抗Ｒ１１、ＰＭＯＳトランジスタＭＰ１１のソース−Ｎウェル−ドレインで構成される寄生バイポーラ（ＰＮＰ）トランジスタ、ＰＭＯＳトランジスタＭＰ１４のドレイン−Ｎウェルで構成される寄生ダイオード、電源配線５０３の寄生抵抗Ｒ３を経て、ＥＳＤ保護回路網６０１の端子６０４へ至る。そして、ＥＳＤ保護回路網６０１の内部の保護素子を経た後、端子６０５から電源配線５０４の寄生抵抗Ｒ４を介して、グランド端子２０３へと流れる。
【００３１】
このときの電流値は、上記式２により表わされる電圧Ｖｅｓｄ 、寄生ダイオードや寄生バイポーラトランジスタの特性によって決定される。
【００３２】
一方、これらの寄生ダイオードや寄生バイポーラトランジスタには、素子の寸法などによって決まる許容電流値がある。この許容電流値を超えたサージ電流に対しては、ＰＮ接合部が破壊され、ＭＯＳトランジスタとしても正常に機能しなくなるという問題が生じる。
【００３３】
さらに、図９に示した集積回路の場合、電流経路７０２と寄生抵抗Ｒ１１とに起因する別の問題も想定される。たとえば、電流経路７０２に沿ってサージ電流が流れた場合、寄生抵抗Ｒ１１の両端に電圧降下が生じる。ＰＭＯＳトランジスタＭＰ１３のドレインの電位は、定常的には、電源端子１０２とグランド端子１０３との間であると考えられる。寄生容量のために、概ね、電源端子１０２の過渡的な変化に追従するものと考えられる。すなわち、寄生抵抗Ｒ１１の両端に生じた電圧降下によって、相対的に、ＰＭＯＳトランジスタＭＰ１１のソースの電位よりも電源端子１０２の電位が上昇し、結果的に、ＰＭＯＳトランジスタＭＰ１３のドレインの電位も上昇する。ＰＭＯＳトランジスタＭＰ１３のドレインは、ＰＭＯＳトランジスタＭＰ１１のゲートに接続されている。そのため、ＰＭＯＳトランジスタＭＰ１１のソースの電位に対して、ＰＭＯＳトランジスタＭＰ１１のゲートの電位が上昇することになる。このように、寄生抵抗Ｒ１１の両端に生じる電圧が、概ね、ＰＭＯＳトランジスタＭＰ１１のゲート耐圧よりも大きい場合には、ＰＭＯＳトランジスタＭＰ１１のゲート酸化膜が静電破壊されるという問題が生じる。
【００３４】
【発明が解決しようとする課題】
上述したように、ＥＳＤによるサージ電圧の印加に対して、ＥＳＤ保護回路網を用いて内部の回路を保護しようとしても、ＥＳＤ保護回路網へ至る電源配線の寄生抵抗やＥＳＤ保護回路網の等価寄生抵抗が大きい場合、内部の回路を保護しきれない場合が想定される。その対策としては、電源配線の拡張や保護素子の大型化による寄生抵抗の低減が有効であることは明らかである。しかしながら、これらの対策は、結果的にチップ面積の拡大を招き、チップコストの増大につながる。
【００３５】
また、同一チップ内の電源系統の数が増えた場合、あるいは、雑音に敏感な回路を雑音源から離して配置する場合など、場合によっては、チップ上での物理的距離が離れた場所に電源系統の独立した回路を配置することがある。このような場合には、ＥＳＤ保護回路網に至る電源配線長が長くなりやすい。しかしながら、ＥＳＤに対する保護の観点から、配線の寄生抵抗値を一定値以下に抑えるためには、電源配線長が短い場合に比べて、配線幅を太く拡張する必要がある。その結果、電源配線の拡張に伴ってチップ面積が著しく拡大するなど、ＥＳＤ保護対策が非常に困難になるという問題がある。
【００３６】
そこで、この発明は、従来と同等のチップ面積であってもよりＥＳＤ耐量を向上させることが可能な半導体装置、もしくは、従来と同等のＥＳＤ耐量をより小さなチップ面積でも実現することが可能な半導体装置を提供することを目的としている。
【００３７】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体装置にあっては、第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路とを具備し、少なくとも、前記第２の回路ブロックは同等の入力耐圧を有する複数の素子により構成し得る回路であり、前記第１の回路ブロックは、前記第２の回路ブロックと同等か、もしくは、それよりも小さい入力耐圧を有する複数の素子により構成し得る回路であって、前記伝搬回路を介して、前記信号が入力される前記第２の回路ブロックの前記入力端子につながる信号入力用の素子は、その入力耐圧が、前記第２の回路ブロックを構成する他の素子の入力耐圧よりも大きいことを特徴とする。
【００３８】
また、この発明の半導体装置にあっては、第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路とを具備し、前記伝搬回路は、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に接続される抵抗を有してなることを特徴とする。
【００３９】
さらに、この発明の半導体装置にあっては、第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路とを具備し、前記第１の回路ブロックおよび前記第２の回路ブロックは共に同等の入力耐圧を有する複数の素子により構成し得る回路であって、前記第１の回路ブロックを構成する複数の素子のうち、高電圧が印加される少なくとも１つの素子は、その入力耐圧が、前記第１の回路ブロックを構成する他の素子の入力耐圧よりも大きいか、あるいは、前記第２の回路ブロックを構成する複数の素子のうち、高電圧が印加される少なくとも１つの素子は、その入力耐圧が、前記第２の回路ブロックを構成する他の素子の入力耐圧よりも大きいことを特徴とする。
【００４０】
この発明の半導体装置によれば、ＥＳＤにより破壊されやすい回路ブロックに対するＥＳＤ保護対策を、既成の製造プロセスにより容易に実施できるようなる。これにより、電源配線の拡張や保護素子の大型化によらず、ＥＳＤ耐量の向上が可能となるものである。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体集積回路の構成例を示すものである。なお、ここでは、第１の電源系統と第２の電源系統とを有して構成される場合を例に説明する。
【００４３】
図１において、第１の電源系統１１は、第１の電源端子である電源端子（ＶＤＤ）１２と、第１のグランド端子であるグランド端子（ＶＳＳ）１３と、第１の回路（第１の回路ブロック）１４とを備えている。この第１の回路１４は、上記第１の電源系統１１から上記電源端子１２および上記グランド端子１３に供給される第１の電源電圧により動作する。
【００４４】
第２の電源系統２１は、第２の電源端子である電源端子２２と、第２のグランド端子であるグランド端子２３と、第２の回路（第２の回路ブロック）２４とを備えている。この第２の回路２４は、上記第２の電源系統２１から上記電源端子２２および上記グランド端子２３に供給される第２の電源電圧により動作する。
【００４５】
また、上記各回路１４，２４の相互は、互いに信号を入力あるいは出力するための、単数または複数からなる信号線（伝搬回路）４１により接続されている。
【００４６】
上記各電源端子１２，２２および上記各グランド端子１３，２３は、それぞれ独立して設けられている。そして、上記各電源端子１２，２２は、電源配線５１，５３をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６２，６４に接続されている。上記各グランド端子１３，２３は、電源配線５２，５４をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６３，６５に接続されている。
【００４７】
なお、図中に示すＲ１〜Ｒ４は、それぞれ、上記電源配線５１〜５４の寄生抵抗である。
【００４８】
ＥＳＤ保護回路網６１は、各端子１２，１３，２２，２３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１４，２４に静電破壊が生じるような過大な電圧が印加されるのを防ぐものである。
【００４９】
この例の場合、上記第１の回路１４には、たとえば、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータ（出力回路）ＩＮＶ１が含まれている。この第１の回路１４では、信号線４１に対し、上記インバータＩＮＶ１の出力端子ＯＴからの信号を出力するようになっている。
【００５０】
一方、第２の回路２４には、たとえば、信号入力用の素子としてのＮＭＯＳトランジスタＭＮ２ＴとＰＭＯＳトランジスタＭＰ２Ｔとで構成された第１のインバータ（入力回路）ＩＮＶ２Ｔと、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とで構成された第２のインバータＩＮＶ３とが含まれている。この第２の回路２４では、第１の回路１４より出力され、信号線４１を伝搬されてくる信号が、上記インバータＩＮＶ２Ｔの入力端子ＩＴに入力されるようになっている。
【００５１】
また、第２の回路２４において、上記第１のインバータＩＮＶ２Ｔを構成するＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔは、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成されている（ＭＮ２Ｔ，ＭＰ２Ｔ＞ＭＮ１，ＭＰ１，ＭＮ３，ＭＰ３）。これにより、ＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔの各ゲートに対し、集積回路へのサージ電圧の印加による高電圧が加えられたとしても、ゲート酸化膜が静電破壊するのを防ぐことが可能となる。
【００５２】
ここで、本実施形態においては、第１の回路１４および第２の回路２４を、同等のゲート耐圧（入力耐圧）を有する複数の素子により構成し得る場合を想定している。その場合、たとえば第１の電源系統１１の第１の電源電圧および第２の電源系統２１の第２の電源電圧は同じ場合が含まれる。また、第１の電源系統１１および第２の電源系統２１は、必ずしもまったく同一の電源電圧である必要はない。
【００５３】
すなわち、図１に示した集積回路は、たとえば図８に示したＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２が、よりゲート耐圧の高いＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔによって置き換えられてなる構成とされている。このようなＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔは、たとえば、そのゲート酸化膜の膜厚を他の素子よりも厚くすることで容易に実現可能である。
【００５４】
同一チップ内において、回路ごとにゲート耐圧の異なる素子を用いることは、製造プロセスによっては実現が容易である。一般的に、チップ内の内部回路の電源電圧は、たとえば１．５Ｖ程度以下である。そのため、それに応じたゲート耐圧の素子が用いられる。これに対し、チップの外部とのインタフェースに用いられるＩ／Ｏ回路の電源電圧は、たとえば２．５Ｖ程度である。したがって、内部回路よりもゲート耐圧の高い素子が用いられる。
【００５５】
このように、近年の製造プロセスによれば、同一チップ内で、内部回路よりもゲート耐圧の高い素子が標準的に用いられるような場合には、たとえ内部回路であっても、部分的にその他の内部回路よりもゲート耐圧の高い素子を形成することが可能であり、これにより製造コストの増大を招くこともない。
【００５６】
本実施形態の場合のように、異なる電源系統の回路から出力された信号が入力される素子を、他の素子よりもゲート耐圧の高いＭＯＳ形トランジスタを用いて構成する。すると、従来に比べて、ゲートの静電破壊が生じにくくなる。その結果、従来と同一のＥＳＤ保護対策を施した場合にも、何ら特別な製造プロセスを必要とすることなく、ＥＳＤ耐量を高くすることが可能となる。
【００５７】
すなわち、電源配線を太く拡張したり、保護素子を大型化したりすることなしに、従来と同一のＥＳＤ保護回路網および従来と同一の寄生抵抗を有する電源配線によりＥＳＤ保護対策を施す場合においても、チップ面積の拡大やチップコストの増大を招くことなく、ＥＳＤ耐量を向上させることが可能となる。
【００５８】
また、たとえば従来よりも電源配線を細くしたり、保護素子を小型化したりすることにより、電源配線の寄生抵抗や保護素子の等価寄生抵抗を増大させた場合でも、ゲートの静電破壊は生じにくくなる。すなわち、本実施形態によれば、より面積の小さなチップで従来と同等のＥＳＤ耐量を得ることができ、チップコストの低減を可能にするという利点もある。
【００５９】
なお、本実施形態にかかる集積回路は、たとえば図１に示した構成に限定されるものではない。すなわち、ある電源系統から出力された信号が、他の電源系統内におけるＭＯＳ形トランジスタのゲートに入力される構成のものであれば、まったく同様に適用することが可能である。
【００６０】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる半導体集積回路の構成例を示すものである。なお、ここでは、ある電源系統の出力回路から出力された信号が、別の電源系統の入力回路を構成するＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力される場合を例に説明する。
【００６１】
図２において、第１の電源系統１１は、第１の電源端子である電源端子（ＶＤＤ）１２と、第１のグランド端子であるグランド端子（ＶＳＳ）１３と、第１の回路（第１の回路ブロック）１４とを備えている。この第１の回路１４は、上記第１の電源系統１１から上記電源端子１２および上記グランド端子１３に供給される第１の電源電圧により動作する。
【００６２】
第２の電源系統２１は、第２の電源端子である電源端子２２と、第２のグランド端子であるグランド端子２３と、第２の回路（第２の回路ブロック）２４とを備えている。この第２の回路２４は、上記第２の電源系統２１から上記電源端子２２および上記グランド端子２３に供給される第２の電源電圧により動作する。
【００６３】
また、上記各回路１４，２４の相互は、互いに信号を入力あるいは出力するための信号線（伝搬回路）４１Ｌにより接続されている。
【００６４】
上記各電源端子１２，２２および上記各グランド端子１３，２３は、それぞれ独立して設けられている。そして、上記各電源端子１２，２２は、電源配線５１，５３をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６２，６４に接続されている。上記各グランド端子１３，２３は、電源配線５２，５４をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６３，６５に接続されている。
【００６５】
なお、図中に示すＲ１〜Ｒ４は、それぞれ、上記電源配線５１〜５４の寄生抵抗である。
【００６６】
ＥＳＤ保護回路網６１は、各端子１２，１３，２２，２３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１４，２４に静電破壊が生じるような過大な電圧が印加されるのを防ぐものである。
【００６７】
この例の場合、第１の回路１４には、たとえば、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１とで構成された出力回路ＯＣ１と、上記ＮＭＯＳトランジスタＭＮ１１の前段の回路ＯＣ２を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２、および、上記ＰＭＯＳトランジスタＭＰ１１の前段の回路ＯＣ３を構成するＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１３が含まれている。この第１の回路１４では、信号線４１Ｌに対し、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレイン（出力端子ＯＴ）からの信号を出力するようになっている。
【００６８】
なお、図中に示すＲ１１，Ｒ１２は、それぞれ、電源端子１２およびグランド端子１３につながる電源配線の寄生抵抗である。
【００６９】
一方、第２の回路２４には、たとえば、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１４とで構成されたアナログスイッチ（入力回路）ＡＳ１が含まれている。この第２の回路２４では、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレインより出力され、信号線４１Ｌを伝搬されてくる信号が、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４のドレイン同士の接続点（入力端子ＩＴ）に入力されるようになっている。
【００７０】
上記信号線４１Ｌは、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレインと、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４の共通ドレインとの間に、抵抗素子Ｒｌｉｍｉｔ が挿入されている。これにより、たとえ集積回路にサージ電圧が印加されたとしても、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４の共通ドレインに供給されるサージ電流を低減することが可能となっている。
【００７１】
なお、上記抵抗素子Ｒｌｉｍｉｔ は、抵抗特性を示すものであれば、いかなる素子であっても良く、何ら特別な製造プロセスを必要としない。また、このような信号線４１Ｌは、たとえば、信号線の途中に抵抗特性を有する素子を形成することで、製造コストの増大を招くことなしに容易に実現可能である。
【００７２】
ここで、本実施形態においては、第１の回路１４および第２の回路２４を、同等のゲート耐圧（入力耐圧）を有する複数の素子により構成し得る場合を想定している。その場合、たとえば第１の電源系統１１の第１の電源電圧および第２の電源系統２１の第２の電源電圧は同じ場合が含まれる。また、第１の電源系統１１および第２の電源系統２１は、必ずしもまったく同一の電源電圧である必要はない。
【００７３】
すなわち、図２に示した集積回路は、たとえば図９に示した信号線４０１が、抵抗素子Ｒｌｉｍｉｔ を有する信号線４１Ｌによって置き換えられてなる構成とされている。
【００７４】
本実施形態の場合のように、出力回路を構成するＭＯＳ形トランジスタの共通ドレインと、入力回路を構成するＭＯＳ形トランジスタの共通ドレインとの間を、抵抗素子Ｒｌｉｍｉｔ が挿入された信号線４１Ｌを用いて接続する。この場合も、集積回路へのサージ電圧の印加時には、図１０に電流経路７０２で示したようなサージ電流が流れる。すると、そのサージ電流は、信号線４１Ｌに挿入された抵抗素子Ｒｌｉｍｉｔ により低減される。そのため、従来よりもＰＮ接合部の破壊が生じにくくなる。したがって、抵抗素子Ｒｌｉｍｉｔ を配置した分だけ、わずかにチップ面積が拡大するものの、製造コストをほとんど増大させることなく、ＥＳＤ耐量を高くすることが可能である。
【００７５】
すなわち、抵抗素子Ｒｌｉｍｉｔ が挿入された信号線４１Ｌを用いることによって、ＥＳＤ耐量を向上できるようになる結果、たとえば、ＰＭＯＳトランジスタＭＰ１１のソース−Ｎウェル−ドレインで構成される寄生バイポーラトランジスタ（第１のＰＮ接合を構成する第１の半導体領域）や、ＰＭＯＳトランジスタＭＰ１４のドレイン−Ｎウェルで構成される寄生ダイオード（第２のＰＮ接合を構成する第２の半導体領域）にサージ電流が流れたとしても、このサージ電流によって寄生ＰＮ接合部が破壊されるのを防ぐことが可能となる。
【００７６】
このように、本実施形態によっても、上述した第１の実施形態の場合と同様に、チップ面積の拡大やチップコストの増大をほとんど招くことなく、ＥＳＤ耐量を向上させることが可能であり、また、従来と同等のＥＳＤ耐量をより低コストで実現できる。
【００７７】
なお、本実施形態にかかる集積回路は、たとえば図２に示した構成に限定されるものではない。すなわち、ある電源系統から出力された信号が、他の電源系統内におけるＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力される構成のものであれば、まったく同様に適用することが可能である。
【００７８】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる半導体集積回路の構成例を示すものである。なお、ここでは、ある電源系統の出力回路から出力された信号が、別の電源系統の入力回路を構成するＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力される場合を例に、他の構成について説明する。
【００７９】
図３において、第１の電源系統１１は、第１の電源端子である電源端子（ＶＤＤ）１２と、第１のグランド端子であるグランド端子（ＶＳＳ）１３と、第１の回路（第１の回路ブロック）１４とを備えている。この第１の回路１４は、上記第１の電源系統１１から上記電源端子１２および上記グランド端子１３に供給される第１の電源電圧により動作する。
【００８０】
第２の電源系統２１は、第２の電源端子である電源端子２２と、第２のグランド端子であるグランド端子２３と、第２の回路（第２の回路ブロック）２４とを備えている。この第２の回路２４は、上記第２の電源系統２１から上記電源端子２２および上記グランド端子２３に供給される第２の電源電圧により動作する。
【００８１】
また、上記各回路１４，２４の相互は、互いに信号を入力あるいは出力するための信号線（伝搬回路）４１により接続されている。
【００８２】
上記各電源端子１２，２２および上記各グランド端子１３，２３は、それぞれ独立して設けられている。そして、上記各電源端子１２，２２は、電源配線５１，５３をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６２，６４に接続されている。上記各グランド端子１３，２３は、電源配線５２，５４をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６３，６５に接続されている。
【００８３】
なお、図中に示すＲ１〜Ｒ４は、それぞれ、上記電源配線５１〜５４の寄生抵抗である。
【００８４】
ＥＳＤ保護回路網６１は、各端子１２，１３，２２，２３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１４，２４に静電破壊が生じるような過大な電圧が印加されるのを防ぐものである。
【００８５】
この例の場合、第１の回路１４には、たとえば、ＮＭＯＳトランジスタＭＮ１１ＴとＰＭＯＳトランジスタＭＰ１１Ｔとで構成された出力回路ＯＣ１と、上記ＮＭＯＳトランジスタＭＮ１１Ｔの前段の回路ＯＣ２を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２、および、上記ＰＭＯＳトランジスタＭＰ１１Ｔの前段の回路ＯＣ３を構成するＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１３が含まれている。この第１の回路１４では、信号線４１に対し、上記ＮＭＯＳトランジスタＭＮ１１Ｔおよび上記ＰＭＯＳトランジスタＭＰ１１Ｔの共通ドレイン（出力端子ＯＴ）からの信号を出力するようになっている。
【００８６】
なお、図中に示すＲ１１，Ｒ１２は、それぞれ、電源端子１２およびグランド端子１３につながる電源配線の寄生抵抗である。
【００８７】
一方、第２の回路２４には、たとえば、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１４とで構成されたアナログスイッチ（入力回路）ＡＳ１が含まれている。この第２の回路２４では、上記ＮＭＯＳトランジスタＭＮ１１Ｔおよび上記ＰＭＯＳトランジスタＭＰ１１Ｔの共通ドレインより出力され、信号線４１を伝搬されてくる信号が、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４のドレイン同士の接続点（入力端子ＩＴ）に入力されるようになっている。
【００８８】
また、第１の回路１４において、上記出力回路ＯＣ１を構成するＮＭＯＳトランジスタＭＮ１１ＴおよびＰＭＯＳトランジスタＭＰ１１Ｔは、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成されている（ＭＮ１１Ｔ，ＭＰ１１Ｔ＞ＭＮ１２，ＭＰ１２，ＭＮ１３，ＭＰ１３，ＭＮ１４，ＭＰ１４）。これにより、集積回路に電圧Ｖｅｓｄ が印加された場合において、図１０に示した電流経路７０２に沿ってサージ電流が流れたとしても、寄生抵抗Ｒ１１の両端に生じる電圧降下に起因して、ＰＭＯＳトランジスタＭＰ１１Ｔのゲート酸化膜が絶縁破壊されるのを防止することができる。
【００８９】
ここで、本実施形態においては、第１の回路１４および第２の回路２４を、同等のゲート耐圧（入力耐圧）を有する複数の素子により構成し得る場合を想定している。その場合、たとえば第１の電源系統１１の第１の電源電圧および第２の電源系統２１の第２の電源電圧は同じ場合が含まれる。また、第１の電源系統１１および第２の電源系統２１は、必ずしもまったく同一の電源電圧である必要はない。
【００９０】
すなわち、図３に示した集積回路は、たとえば図９に示したＮＭＯＳトランジスタＭＮ１１およびＰＭＯＳトランジスタＭＰ１１が、よりゲート耐圧の高いＮＭＯＳトランジスタＭＮ１１ＴおよびＰＭＯＳトランジスタＭＰ１１Ｔによって置き換えられてなる構成とされている。このようなＮＭＯＳトランジスタＭＮ１１ＴおよびＰＭＯＳトランジスタＭＰ１１Ｔは、たとえば、そのゲート酸化膜の膜厚を他の素子よりも厚くすることで容易に実現可能である。
【００９１】
本実施形態の場合においても、上述した第１の実施形態の場合と同様に、同一チップ内において、部分的にその他の内部回路よりもゲート耐圧の高い素子を形成することは、近年の製造プロセスによれば実現が容易であり、これにより製造コストの増大を招くこともない。
【００９２】
上記したように、第１の電源系統１１のＭＯＳ形トランジスタＮＭ１１Ｔ，ＭＰ１１Ｔから出力された信号が、第２の電源系統２１のＭＯＳ形トランジスタＭＮ１４，ＭＰ１４のドレインなどのＰＮ接合部に入力される構成の集積回路においては、ＭＯＳ形トランジスタＮＭ１１Ｔ，ＭＰ１１Ｔを、他の素子よりもゲート耐圧の高いＭＯＳ形トランジスタを用いて構成する。すると、従来に比べて、ゲートの静電破壊が生じにくくなる。その結果、従来と同一のＥＳＤ保護対策を施した場合にも、何ら特別な製造プロセスを必要とすることなく、ＥＳＤ耐量を高くすることが可能となる。
【００９３】
すなわち、本実施形態によっても、チップ面積の拡大やチップコストの増大を招くことなく、ＥＳＤ耐量を向上させることが可能であり、また、従来と同等のＥＳＤ耐量をより低コストで実現できる。
【００９４】
なお、本実施形態にかかる集積回路は、たとえば図３に示した構成に限定されるものではない。すなわち、ある電源系統のＭＯＳ形トランジスタから出力された信号が、他の電源系統内におけるＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力され、かつ、上記信号を出力する側のＭＯＳ形トランジスタに電源配線の寄生抵抗を介してサージ電流が流れる構成のものであれば、まったく同様に適用することが可能である。
【００９５】
また、ゲート耐圧の高い素子は、必ずしも信号を出力する出力回路に限らず、その他の回路に用いることも可能である。すなわち、出力回路以外の、たとえば高電圧の印加によりゲート破壊が生じ得る回路を、他の素子よりもゲート耐圧の高い素子を用いて構成するようにすればよい。
【００９６】
特に、第３の実施形態にかかる構成の半導体集積回路において、さらに、上述した第２の実施形態で示した半導体集積回路を実現することも可能である。この場合、たとえば図４に示すように、ＭＯＳ形トランジスタＮＭ１１Ｔ，ＭＰ１１Ｔを、他の素子よりもゲート耐圧の高いＭＯＳ形トランジスタを用いて構成すると同時に、第１，第２の回路１４，２４の相互を、抵抗素子Ｒｌｉｍｉｔ が挿入されてなる信号線４１Ｌを用いて接続する。この構成によれば、チップ面積の拡大やチップコストの増大をほとんど招くことなく、ＥＳＤ耐量を向上させることが可能であり、また、従来と同等のＥＳＤ耐量をより低コストで実現できるだけでなく、寄生抵抗Ｒ１１の両端に生じる電圧降下に起因して、ＰＭＯＳトランジスタＭＰ１１Ｔのゲート酸化膜が絶縁破壊されるのを防ぐことも可能となる。
【００９７】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００９８】
【発明の効果】
以上、詳述したようにこの発明によれば、従来と同等のチップ面積であってもよりＥＳＤ耐量を向上させることが可能な半導体装置、もしくは、従来と同等のＥＳＤ耐量をより小さなチップ面積でも実現することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体集積回路の構成例を示す回路図。
【図２】本発明の第２の実施形態にかかる半導体集積回路の構成例を示す回路図。
【図３】本発明の第３の実施形態にかかる半導体集積回路の構成例を示す回路図。
【図４】本発明の第３の実施形態にかかる半導体集積回路の他の構成例を示す回路図。
【図５】従来技術とその問題点を説明するために示す半導体集積回路の構成図。
【図６】従来のＥＳＤ保護回路網における、任意の二端子間についての電圧と電流との関係を示す特性図。
【図７】図５に示した半導体集積回路において、サージ電圧が印加された場合の電流経路の一例を示す構成図。
【図８】図５に示した半導体集積回路の一構成例を示す回路図。
【図９】図５に示した半導体集積回路の他の構成例を示す回路図。
【図１０】図９に示した半導体集積回路において、サージ電圧が印加された場合の電流経路の一例を示す回路図。
【符号の説明】
１１…第１の電源系統
１２…電源端子（ＶＤＤ）
１３…グランド端子（ＶＳＳ）
１４…第１の回路
２１…第２の電源系統
２２…電源端子
２３…グランド端子
２４…第２の回路
４１，４１Ｌ…信号線
５１，５２，５３，５４…電源配線
６１…ＥＳＤ保護回路網
６２，６３，６４，６５…端子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ１１，Ｒ１２…電源配線の寄生抵抗
ＭＮ１，ＭＮ３，ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４…ＮＭＯＳトランジスタ
ＭＰ１，ＭＰ３，ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４…ＰＭＯＳトランジスタ
ＭＮ２Ｔ，ＭＮ１１Ｔ…ＮＭＯＳトランジスタ（ゲート耐圧の高い素子）
ＭＰ２Ｔ，ＭＰ１１Ｔ…ＰＭＯＳトランジスタ（ゲート耐圧の高い素子）
ＩＮＶ１，ＩＮＶ２Ｔ，ＩＮＶ３…インバータ
ＯＴ…出力端子
ＩＴ…入力端子
ＯＣ１…出力回路
ＯＣ２，ＯＣ３…前段の回路
ＡＳ１…アナログスイッチ
Ｒｌｉｍｉｔ …抵抗素子
【発明の属する技術分野】
この発明は、複数の電源系統を有する半導体装置に関するもので、特に、互いに異なる電源系統に属する回路ブロックの間で信号を伝搬する半導体集積回路において、静電気放電（ＥＳＤとも言う）耐量の向上に使用されるものである。
【０００２】
【従来の技術】
従来、半導体集積回路では、同一のチップ上に搭載された回路ブロック間での干渉、雑音による誤動作、性能の劣化などを防ぐ必要がある。そのために、同一の電源電圧であっても、機能の異なる回路ブロックに対しては、互いに独立された電源端子を設けることがある（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特公平６−５７０５号公報
半導体集積回路の分野では、微細加工技術の進歩に伴い、同一チップ上に集積される素子数が増加する。すると、搭載される回路ブロックの数も増大し、ますます電源系統の分離の要求が高まることが想定される。
【０００４】
分離された複数の電源系統を有する半導体集積回路においては、通常、異なる電源系統の間にＥＳＤ保護回路網が形成される。これにより、集積回路にサージ電圧が印加された場合の、回路ブロック内での静電破壊が抑えられる。
【０００５】
図５は、従来の半導体集積回路において、同一のチップ上に複数の電源系統が設けられてなる場合を例に示すものである。
【０００６】
図５において、第１の電源系統１０１は、電源端子（ＶＤＤ）１０２と、グランド端子（ＶＳＳ）１０３と、第１の回路１０４とを備えている。第２の電源系統２０１は、電源端子２０２と、グランド端子２０３と、第２の回路２０４とを備えている。第３の電源系統３０１は、電源端子３０２と、グランド端子３０３と、第３の回路３０４とを備えている。
【０００７】
また、上記各回路１０４，２０４，３０４の相互は、互いに信号を入力あるいは出力するための、単数または複数からなる信号線４０１，４０２，４０３により接続されている。
【０００８】
上記各電源端子１０２，２０２，３０２および上記各グランド端子１０３，２０３，３０３は、それぞれ独立して設けられている。そして、上記各電源端子１０２，２０２，３０２は、電源配線５０１，５０３，５０５をそれぞれ介して、ＥＳＤ保護回路網６０１の各端子６０２，６０４，６０６に接続されている。上記各グランド端子１０３，２０３，３０３は、電源配線５０２，５０４，５０６をそれぞれ介して、ＥＳＤ保護回路網６０１の各端子６０３，６０５，６０７に接続されている。
【０００９】
なお、図中に示すＲ１〜Ｒ６は、それぞれ、上記電源配線５０１〜５０６の寄生抵抗である。
【００１０】
ＥＳＤ保護回路網６０１は、各端子１０２，１０３，２０２，２０３，３０２，３０３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１０４，２０４，３０４に静電破壊が生じるような過大な電圧が印加されるのを防ぐようにしたものである。
【００１１】
ここで、この従来例においては、全ての端子１０２，１０３，２０２，２０３，３０２，３０３を互いに独立した端子としている。しかし、電源端子１０２，２０２，３０２のうちの任意の端子同士、あるいは、グランド端子１０３，２０３，３０３のうちの任意の端子同士を相互に接続し、共通の端子とすることも可能である。また、図５に示した集積回路は、電源系統が三系統の場合の一例を示したものであり、この例と異なるものであっても構わない。
【００１２】
図６は、図５に示したＥＳＤ保護回路網６０１において、任意の二端子間についての電圧と電流との関係を示したものである。ここでは、等価寄生抵抗が大きい場合（点線６１１）と小さい場合（実線６１２）とについて、それぞれ特性例を示している。
【００１３】
等価寄生抵抗とは、保護素子に流れる電流がＩ１よりも大きい領域における電圧特性を特徴づけるためのパラメータである。この領域における、保護素子の両端の電圧Ｖｃｌａｍｐ と保護素子を流れる電流Ｉｃｌａｍｐ との関係は、等価寄生抵抗Ｒｅｓｄ および保持電圧ＶＨを用いて、下記式（１）のように表現できる。
【００１４】
Ｖｃｌａｍｐ ＝Ｉｃｌａｍｐ ×Ｒｅｓｄ ＋ＶＨ … （１）
一般に、保持電圧ＶＨは保護素子の三次元的構造に依存する。一方、等価寄生抵抗Ｒｅｓｄ は、保護素子の平面的な寸法に依存し、一般に寸法が大きいほど低減される性質がある。ある特定の製造プロセスを前提とした場合、三次元的構造を変更することは難しいが、平面的な寸法を任意に設定することは容易である。そのため、等価寄生抵抗Ｒｅｓｄ が所望の値になるように保護素子を設計することは容易に可能である。
【００１５】
以下、図５に示した集積回路に対し、サージ電圧が印加された場合について考察する。ここでは、その一例として、電源端子１０２とグランド端子２０３との間にサージ電圧が印加された場合について考察する。その他の端子の組み合わせに対する考察は省略するが、同様の考察が可能である。
【００１６】
図７は、図５に示した集積回路において、電源端子１０２とグランド端子２０３との間にサージ電圧が印加された場合の電流経路を示すものである。
【００１７】
図に示すように、サージ電圧の印加に伴って、サージ電流は経路７０１の通り流れる。すなわち、サージ電流は、電源端子１０２から電源配線５０１の寄生抵抗Ｒ１を経て、ＥＳＤ保護回路網６０１の端子６０２へ至る。そして、ＥＳＤ保護回路網６０１の内部の保護素子を経た後、端子６０５から電源配線５０４の寄生抵抗Ｒ４を介して、グランド端子２０３へと流れる。
【００１８】
ここで、サージ電流をＩｅｓｄ 、ＥＳＤ保護回路網６０１の端子６０２，６０５間の特性を図６に実線６１２で示した特性、その等価寄生抵抗をＲｅｓｄ とすると、電源端子１０２とグランド端子２０３との間の電圧Ｖｅｓｄ は、下記式（２）によって表わされる。
【００１９】
Ｖｅｓｄ ＝Ｉｅｓｄ ×（Ｒ１＋Ｒ４＋Ｒｅｓｄ ）＋ＶＨ … （２）
以下では、集積回路に、上記式（２）によって表される電圧Ｖｅｓｄ が印加された場合の挙動について考察する。
【００２０】
図８は、図５に示した集積回路の、第１の電源系統１０１と第２の電源系統２０１とに関係する部分だけを抜粋して示すものである。なお、ここでは、第１の回路１０４の、ＭＯＳトランジスタＭＰ１，ＭＮ１よりなるインバータから出力された信号が、第２の回路２０４の、ＭＯＳトランジスタＭＰ２，ＭＮ２よりなるインバータに入力される場合を例に示している。
【００２１】
この例の場合、第１の回路１０４には、たとえば、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータＩＮＶ１が含まれている。この第１の回路１０４では、信号線４０１に対し、上記インバータＩＮＶ１からの信号を出力するようになっている。また、第２の回路２０４には、たとえば、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とで構成された第１のインバータＩＮＶ２と、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とで構成された第２のインバータＩＮＶ３とが含まれている。この第２の回路２０４では、第１の回路１０４より出力され、信号線４０１を伝搬されてくる信号が、上記インバータＩＮＶ２に入力されるようになっている。
【００２２】
図８に示した集積回路に、上記式（２）で表わされる電圧Ｖｅｓｄ が印加された場合、信号線４０１の電位は、概ね、電源端子１０２とグランド端子２０３との間の電位になると考えられる。このため、その最大電位は、電源端子１０２とほぼ等しい電位となる。その電位は、そのまま第２の回路２０４のＮＭＯＳトランジスタＭＮ２のゲートに印加される。
【００２３】
一方、ＮＭＯＳトランジスタＭＮ２のソースは、グランド端子２０３に接続されている。このため、ソースの電位はグランド端子２０３の電位と等しい。したがって、ＮＭＯＳトランジスタＭＮ２のゲート・ソース間の電圧は、最大で、電源端子１０２とグランド端子２０３との間の電位に等しい電圧、つまり電圧Ｖｅｓｄ となる。この電圧Ｖｅｓｄ がＮＭＯＳトランジスタＭＮ２のゲート耐圧を超えた場合、ゲート酸化膜が静電破壊するという問題が生じる。
【００２４】
図９は、図８と同様に、図５に示した集積回路の、第１の電源系統１０１と第２の電源系統２０１とに関係する部分だけを抜粋して示すもので、図８とは別の例を示すものである。ここでは、第１の回路１０４の、ＭＯＳトランジスタＭＰ１１，ＭＮ１１よりなる出力回路から出力された信号が、第２の回路２０４の、ＭＯＳトランジスタＭＰ１４，ＭＮ１４よりなる入力回路に入力される場合を例に示している。
【００２５】
この例の場合、第１の回路１０４には、たとえば、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１とで構成された出力回路ＯＣ１と、上記ＮＭＯＳトランジスタＭＮ１１の前段の回路ＯＣ２を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２、および、上記ＰＭＯＳトランジスタＭＰ１１の前段の回路ＯＣ３を構成するＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１３が含まれている。この第１の回路１０４では、信号線４０１に対し、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレインからの信号を出力するようになっている。
【００２６】
なお、図中に示すＲ１１，Ｒ１２は、それぞれ、電源端子１０２およびグランド端子１０３につながる電源配線の寄生抵抗である。
【００２７】
第２の回路２０４には、たとえば、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１４とで構成されたアナログスイッチ（入力回路）ＡＳ１が含まれている。この第２の回路２０４では、第１の回路１０４より出力され、信号線４０１を伝搬されてくる信号が、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４のドレイン同士の接続点に入力されるようになっている。
【００２８】
図９に示した集積回路では、第１の電源系統１０１と第２の電源系統２０１との間にまたがる信号が、ＭＯＳトランジスタＭＮ１４，ＭＰ１４の共通ドレインに供給されるようになっている。そのため、上記式２により表わされる電圧Ｖｅｓｄ が印加された場合には、図８の集積回路とは異なった問題が生じる。
【００２９】
すなわち、電圧Ｖｅｓｄ が印加された場合、図７に示した電流経路７０１に沿ってサージ電流が流れることは、図８の集積回路の場合と同じである。その他に、第１，第２の回路１０４，２０４の内部のＰＮ接合部を介して、サージ電流が流れることが想定される。
【００３０】
サージ電流は、たとえば図１０に示す電流経路７０２のように、電源端子１０２から電源配線の寄生抵抗Ｒ１１、ＰＭＯＳトランジスタＭＰ１１のソース−Ｎウェル−ドレインで構成される寄生バイポーラ（ＰＮＰ）トランジスタ、ＰＭＯＳトランジスタＭＰ１４のドレイン−Ｎウェルで構成される寄生ダイオード、電源配線５０３の寄生抵抗Ｒ３を経て、ＥＳＤ保護回路網６０１の端子６０４へ至る。そして、ＥＳＤ保護回路網６０１の内部の保護素子を経た後、端子６０５から電源配線５０４の寄生抵抗Ｒ４を介して、グランド端子２０３へと流れる。
【００３１】
このときの電流値は、上記式２により表わされる電圧Ｖｅｓｄ 、寄生ダイオードや寄生バイポーラトランジスタの特性によって決定される。
【００３２】
一方、これらの寄生ダイオードや寄生バイポーラトランジスタには、素子の寸法などによって決まる許容電流値がある。この許容電流値を超えたサージ電流に対しては、ＰＮ接合部が破壊され、ＭＯＳトランジスタとしても正常に機能しなくなるという問題が生じる。
【００３３】
さらに、図９に示した集積回路の場合、電流経路７０２と寄生抵抗Ｒ１１とに起因する別の問題も想定される。たとえば、電流経路７０２に沿ってサージ電流が流れた場合、寄生抵抗Ｒ１１の両端に電圧降下が生じる。ＰＭＯＳトランジスタＭＰ１３のドレインの電位は、定常的には、電源端子１０２とグランド端子１０３との間であると考えられる。寄生容量のために、概ね、電源端子１０２の過渡的な変化に追従するものと考えられる。すなわち、寄生抵抗Ｒ１１の両端に生じた電圧降下によって、相対的に、ＰＭＯＳトランジスタＭＰ１１のソースの電位よりも電源端子１０２の電位が上昇し、結果的に、ＰＭＯＳトランジスタＭＰ１３のドレインの電位も上昇する。ＰＭＯＳトランジスタＭＰ１３のドレインは、ＰＭＯＳトランジスタＭＰ１１のゲートに接続されている。そのため、ＰＭＯＳトランジスタＭＰ１１のソースの電位に対して、ＰＭＯＳトランジスタＭＰ１１のゲートの電位が上昇することになる。このように、寄生抵抗Ｒ１１の両端に生じる電圧が、概ね、ＰＭＯＳトランジスタＭＰ１１のゲート耐圧よりも大きい場合には、ＰＭＯＳトランジスタＭＰ１１のゲート酸化膜が静電破壊されるという問題が生じる。
【００３４】
【発明が解決しようとする課題】
上述したように、ＥＳＤによるサージ電圧の印加に対して、ＥＳＤ保護回路網を用いて内部の回路を保護しようとしても、ＥＳＤ保護回路網へ至る電源配線の寄生抵抗やＥＳＤ保護回路網の等価寄生抵抗が大きい場合、内部の回路を保護しきれない場合が想定される。その対策としては、電源配線の拡張や保護素子の大型化による寄生抵抗の低減が有効であることは明らかである。しかしながら、これらの対策は、結果的にチップ面積の拡大を招き、チップコストの増大につながる。
【００３５】
また、同一チップ内の電源系統の数が増えた場合、あるいは、雑音に敏感な回路を雑音源から離して配置する場合など、場合によっては、チップ上での物理的距離が離れた場所に電源系統の独立した回路を配置することがある。このような場合には、ＥＳＤ保護回路網に至る電源配線長が長くなりやすい。しかしながら、ＥＳＤに対する保護の観点から、配線の寄生抵抗値を一定値以下に抑えるためには、電源配線長が短い場合に比べて、配線幅を太く拡張する必要がある。その結果、電源配線の拡張に伴ってチップ面積が著しく拡大するなど、ＥＳＤ保護対策が非常に困難になるという問題がある。
【００３６】
そこで、この発明は、従来と同等のチップ面積であってもよりＥＳＤ耐量を向上させることが可能な半導体装置、もしくは、従来と同等のＥＳＤ耐量をより小さなチップ面積でも実現することが可能な半導体装置を提供することを目的としている。
【００３７】
【課題を解決するための手段】
上記の目的を達成するために、この発明の半導体装置にあっては、第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路とを具備し、少なくとも、前記第２の回路ブロックは同等の入力耐圧を有する複数の素子により構成し得る回路であり、前記第１の回路ブロックは、前記第２の回路ブロックと同等か、もしくは、それよりも小さい入力耐圧を有する複数の素子により構成し得る回路であって、前記伝搬回路を介して、前記信号が入力される前記第２の回路ブロックの前記入力端子につながる信号入力用の素子は、その入力耐圧が、前記第２の回路ブロックを構成する他の素子の入力耐圧よりも大きいことを特徴とする。
【００３８】
また、この発明の半導体装置にあっては、第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路とを具備し、前記伝搬回路は、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に接続される抵抗を有してなることを特徴とする。
【００３９】
さらに、この発明の半導体装置にあっては、第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路とを具備し、前記第１の回路ブロックおよび前記第２の回路ブロックは共に同等の入力耐圧を有する複数の素子により構成し得る回路であって、前記第１の回路ブロックを構成する複数の素子のうち、高電圧が印加される少なくとも１つの素子は、その入力耐圧が、前記第１の回路ブロックを構成する他の素子の入力耐圧よりも大きいか、あるいは、前記第２の回路ブロックを構成する複数の素子のうち、高電圧が印加される少なくとも１つの素子は、その入力耐圧が、前記第２の回路ブロックを構成する他の素子の入力耐圧よりも大きいことを特徴とする。
【００４０】
この発明の半導体装置によれば、ＥＳＤにより破壊されやすい回路ブロックに対するＥＳＤ保護対策を、既成の製造プロセスにより容易に実施できるようなる。これにより、電源配線の拡張や保護素子の大型化によらず、ＥＳＤ耐量の向上が可能となるものである。
【００４１】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる半導体集積回路の構成例を示すものである。なお、ここでは、第１の電源系統と第２の電源系統とを有して構成される場合を例に説明する。
【００４３】
図１において、第１の電源系統１１は、第１の電源端子である電源端子（ＶＤＤ）１２と、第１のグランド端子であるグランド端子（ＶＳＳ）１３と、第１の回路（第１の回路ブロック）１４とを備えている。この第１の回路１４は、上記第１の電源系統１１から上記電源端子１２および上記グランド端子１３に供給される第１の電源電圧により動作する。
【００４４】
第２の電源系統２１は、第２の電源端子である電源端子２２と、第２のグランド端子であるグランド端子２３と、第２の回路（第２の回路ブロック）２４とを備えている。この第２の回路２４は、上記第２の電源系統２１から上記電源端子２２および上記グランド端子２３に供給される第２の電源電圧により動作する。
【００４５】
また、上記各回路１４，２４の相互は、互いに信号を入力あるいは出力するための、単数または複数からなる信号線（伝搬回路）４１により接続されている。
【００４６】
上記各電源端子１２，２２および上記各グランド端子１３，２３は、それぞれ独立して設けられている。そして、上記各電源端子１２，２２は、電源配線５１，５３をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６２，６４に接続されている。上記各グランド端子１３，２３は、電源配線５２，５４をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６３，６５に接続されている。
【００４７】
なお、図中に示すＲ１〜Ｒ４は、それぞれ、上記電源配線５１〜５４の寄生抵抗である。
【００４８】
ＥＳＤ保護回路網６１は、各端子１２，１３，２２，２３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１４，２４に静電破壊が生じるような過大な電圧が印加されるのを防ぐものである。
【００４９】
この例の場合、上記第１の回路１４には、たとえば、ＮＭＯＳトランジスタＭＮ１とＰＭＯＳトランジスタＭＰ１とで構成されたインバータ（出力回路）ＩＮＶ１が含まれている。この第１の回路１４では、信号線４１に対し、上記インバータＩＮＶ１の出力端子ＯＴからの信号を出力するようになっている。
【００５０】
一方、第２の回路２４には、たとえば、信号入力用の素子としてのＮＭＯＳトランジスタＭＮ２ＴとＰＭＯＳトランジスタＭＰ２Ｔとで構成された第１のインバータ（入力回路）ＩＮＶ２Ｔと、ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ３とで構成された第２のインバータＩＮＶ３とが含まれている。この第２の回路２４では、第１の回路１４より出力され、信号線４１を伝搬されてくる信号が、上記インバータＩＮＶ２Ｔの入力端子ＩＴに入力されるようになっている。
【００５１】
また、第２の回路２４において、上記第１のインバータＩＮＶ２Ｔを構成するＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔは、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成されている（ＭＮ２Ｔ，ＭＰ２Ｔ＞ＭＮ１，ＭＰ１，ＭＮ３，ＭＰ３）。これにより、ＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔの各ゲートに対し、集積回路へのサージ電圧の印加による高電圧が加えられたとしても、ゲート酸化膜が静電破壊するのを防ぐことが可能となる。
【００５２】
ここで、本実施形態においては、第１の回路１４および第２の回路２４を、同等のゲート耐圧（入力耐圧）を有する複数の素子により構成し得る場合を想定している。その場合、たとえば第１の電源系統１１の第１の電源電圧および第２の電源系統２１の第２の電源電圧は同じ場合が含まれる。また、第１の電源系統１１および第２の電源系統２１は、必ずしもまったく同一の電源電圧である必要はない。
【００５３】
すなわち、図１に示した集積回路は、たとえば図８に示したＮＭＯＳトランジスタＭＮ２およびＰＭＯＳトランジスタＭＰ２が、よりゲート耐圧の高いＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔによって置き換えられてなる構成とされている。このようなＮＭＯＳトランジスタＭＮ２ＴおよびＰＭＯＳトランジスタＭＰ２Ｔは、たとえば、そのゲート酸化膜の膜厚を他の素子よりも厚くすることで容易に実現可能である。
【００５４】
同一チップ内において、回路ごとにゲート耐圧の異なる素子を用いることは、製造プロセスによっては実現が容易である。一般的に、チップ内の内部回路の電源電圧は、たとえば１．５Ｖ程度以下である。そのため、それに応じたゲート耐圧の素子が用いられる。これに対し、チップの外部とのインタフェースに用いられるＩ／Ｏ回路の電源電圧は、たとえば２．５Ｖ程度である。したがって、内部回路よりもゲート耐圧の高い素子が用いられる。
【００５５】
このように、近年の製造プロセスによれば、同一チップ内で、内部回路よりもゲート耐圧の高い素子が標準的に用いられるような場合には、たとえ内部回路であっても、部分的にその他の内部回路よりもゲート耐圧の高い素子を形成することが可能であり、これにより製造コストの増大を招くこともない。
【００５６】
本実施形態の場合のように、異なる電源系統の回路から出力された信号が入力される素子を、他の素子よりもゲート耐圧の高いＭＯＳ形トランジスタを用いて構成する。すると、従来に比べて、ゲートの静電破壊が生じにくくなる。その結果、従来と同一のＥＳＤ保護対策を施した場合にも、何ら特別な製造プロセスを必要とすることなく、ＥＳＤ耐量を高くすることが可能となる。
【００５７】
すなわち、電源配線を太く拡張したり、保護素子を大型化したりすることなしに、従来と同一のＥＳＤ保護回路網および従来と同一の寄生抵抗を有する電源配線によりＥＳＤ保護対策を施す場合においても、チップ面積の拡大やチップコストの増大を招くことなく、ＥＳＤ耐量を向上させることが可能となる。
【００５８】
また、たとえば従来よりも電源配線を細くしたり、保護素子を小型化したりすることにより、電源配線の寄生抵抗や保護素子の等価寄生抵抗を増大させた場合でも、ゲートの静電破壊は生じにくくなる。すなわち、本実施形態によれば、より面積の小さなチップで従来と同等のＥＳＤ耐量を得ることができ、チップコストの低減を可能にするという利点もある。
【００５９】
なお、本実施形態にかかる集積回路は、たとえば図１に示した構成に限定されるものではない。すなわち、ある電源系統から出力された信号が、他の電源系統内におけるＭＯＳ形トランジスタのゲートに入力される構成のものであれば、まったく同様に適用することが可能である。
【００６０】
（第２の実施形態）
図２は、本発明の第２の実施形態にかかる半導体集積回路の構成例を示すものである。なお、ここでは、ある電源系統の出力回路から出力された信号が、別の電源系統の入力回路を構成するＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力される場合を例に説明する。
【００６１】
図２において、第１の電源系統１１は、第１の電源端子である電源端子（ＶＤＤ）１２と、第１のグランド端子であるグランド端子（ＶＳＳ）１３と、第１の回路（第１の回路ブロック）１４とを備えている。この第１の回路１４は、上記第１の電源系統１１から上記電源端子１２および上記グランド端子１３に供給される第１の電源電圧により動作する。
【００６２】
第２の電源系統２１は、第２の電源端子である電源端子２２と、第２のグランド端子であるグランド端子２３と、第２の回路（第２の回路ブロック）２４とを備えている。この第２の回路２４は、上記第２の電源系統２１から上記電源端子２２および上記グランド端子２３に供給される第２の電源電圧により動作する。
【００６３】
また、上記各回路１４，２４の相互は、互いに信号を入力あるいは出力するための信号線（伝搬回路）４１Ｌにより接続されている。
【００６４】
上記各電源端子１２，２２および上記各グランド端子１３，２３は、それぞれ独立して設けられている。そして、上記各電源端子１２，２２は、電源配線５１，５３をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６２，６４に接続されている。上記各グランド端子１３，２３は、電源配線５２，５４をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６３，６５に接続されている。
【００６５】
なお、図中に示すＲ１〜Ｒ４は、それぞれ、上記電源配線５１〜５４の寄生抵抗である。
【００６６】
ＥＳＤ保護回路網６１は、各端子１２，１３，２２，２３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１４，２４に静電破壊が生じるような過大な電圧が印加されるのを防ぐものである。
【００６７】
この例の場合、第１の回路１４には、たとえば、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１とで構成された出力回路ＯＣ１と、上記ＮＭＯＳトランジスタＭＮ１１の前段の回路ＯＣ２を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２、および、上記ＰＭＯＳトランジスタＭＰ１１の前段の回路ＯＣ３を構成するＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１３が含まれている。この第１の回路１４では、信号線４１Ｌに対し、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレイン（出力端子ＯＴ）からの信号を出力するようになっている。
【００６８】
なお、図中に示すＲ１１，Ｒ１２は、それぞれ、電源端子１２およびグランド端子１３につながる電源配線の寄生抵抗である。
【００６９】
一方、第２の回路２４には、たとえば、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１４とで構成されたアナログスイッチ（入力回路）ＡＳ１が含まれている。この第２の回路２４では、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレインより出力され、信号線４１Ｌを伝搬されてくる信号が、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４のドレイン同士の接続点（入力端子ＩＴ）に入力されるようになっている。
【００７０】
上記信号線４１Ｌは、上記ＮＭＯＳトランジスタＭＮ１１および上記ＰＭＯＳトランジスタＭＰ１１の共通ドレインと、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４の共通ドレインとの間に、抵抗素子Ｒｌｉｍｉｔ が挿入されている。これにより、たとえ集積回路にサージ電圧が印加されたとしても、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４の共通ドレインに供給されるサージ電流を低減することが可能となっている。
【００７１】
なお、上記抵抗素子Ｒｌｉｍｉｔ は、抵抗特性を示すものであれば、いかなる素子であっても良く、何ら特別な製造プロセスを必要としない。また、このような信号線４１Ｌは、たとえば、信号線の途中に抵抗特性を有する素子を形成することで、製造コストの増大を招くことなしに容易に実現可能である。
【００７２】
ここで、本実施形態においては、第１の回路１４および第２の回路２４を、同等のゲート耐圧（入力耐圧）を有する複数の素子により構成し得る場合を想定している。その場合、たとえば第１の電源系統１１の第１の電源電圧および第２の電源系統２１の第２の電源電圧は同じ場合が含まれる。また、第１の電源系統１１および第２の電源系統２１は、必ずしもまったく同一の電源電圧である必要はない。
【００７３】
すなわち、図２に示した集積回路は、たとえば図９に示した信号線４０１が、抵抗素子Ｒｌｉｍｉｔ を有する信号線４１Ｌによって置き換えられてなる構成とされている。
【００７４】
本実施形態の場合のように、出力回路を構成するＭＯＳ形トランジスタの共通ドレインと、入力回路を構成するＭＯＳ形トランジスタの共通ドレインとの間を、抵抗素子Ｒｌｉｍｉｔ が挿入された信号線４１Ｌを用いて接続する。この場合も、集積回路へのサージ電圧の印加時には、図１０に電流経路７０２で示したようなサージ電流が流れる。すると、そのサージ電流は、信号線４１Ｌに挿入された抵抗素子Ｒｌｉｍｉｔ により低減される。そのため、従来よりもＰＮ接合部の破壊が生じにくくなる。したがって、抵抗素子Ｒｌｉｍｉｔ を配置した分だけ、わずかにチップ面積が拡大するものの、製造コストをほとんど増大させることなく、ＥＳＤ耐量を高くすることが可能である。
【００７５】
すなわち、抵抗素子Ｒｌｉｍｉｔ が挿入された信号線４１Ｌを用いることによって、ＥＳＤ耐量を向上できるようになる結果、たとえば、ＰＭＯＳトランジスタＭＰ１１のソース−Ｎウェル−ドレインで構成される寄生バイポーラトランジスタ（第１のＰＮ接合を構成する第１の半導体領域）や、ＰＭＯＳトランジスタＭＰ１４のドレイン−Ｎウェルで構成される寄生ダイオード（第２のＰＮ接合を構成する第２の半導体領域）にサージ電流が流れたとしても、このサージ電流によって寄生ＰＮ接合部が破壊されるのを防ぐことが可能となる。
【００７６】
このように、本実施形態によっても、上述した第１の実施形態の場合と同様に、チップ面積の拡大やチップコストの増大をほとんど招くことなく、ＥＳＤ耐量を向上させることが可能であり、また、従来と同等のＥＳＤ耐量をより低コストで実現できる。
【００７７】
なお、本実施形態にかかる集積回路は、たとえば図２に示した構成に限定されるものではない。すなわち、ある電源系統から出力された信号が、他の電源系統内におけるＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力される構成のものであれば、まったく同様に適用することが可能である。
【００７８】
（第３の実施形態）
図３は、本発明の第３の実施形態にかかる半導体集積回路の構成例を示すものである。なお、ここでは、ある電源系統の出力回路から出力された信号が、別の電源系統の入力回路を構成するＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力される場合を例に、他の構成について説明する。
【００７９】
図３において、第１の電源系統１１は、第１の電源端子である電源端子（ＶＤＤ）１２と、第１のグランド端子であるグランド端子（ＶＳＳ）１３と、第１の回路（第１の回路ブロック）１４とを備えている。この第１の回路１４は、上記第１の電源系統１１から上記電源端子１２および上記グランド端子１３に供給される第１の電源電圧により動作する。
【００８０】
第２の電源系統２１は、第２の電源端子である電源端子２２と、第２のグランド端子であるグランド端子２３と、第２の回路（第２の回路ブロック）２４とを備えている。この第２の回路２４は、上記第２の電源系統２１から上記電源端子２２および上記グランド端子２３に供給される第２の電源電圧により動作する。
【００８１】
また、上記各回路１４，２４の相互は、互いに信号を入力あるいは出力するための信号線（伝搬回路）４１により接続されている。
【００８２】
上記各電源端子１２，２２および上記各グランド端子１３，２３は、それぞれ独立して設けられている。そして、上記各電源端子１２，２２は、電源配線５１，５３をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６２，６４に接続されている。上記各グランド端子１３，２３は、電源配線５２，５４をそれぞれ介して、ＥＳＤ保護回路網６１の各端子６３，６５に接続されている。
【００８３】
なお、図中に示すＲ１〜Ｒ４は、それぞれ、上記電源配線５１〜５４の寄生抵抗である。
【００８４】
ＥＳＤ保護回路網６１は、各端子１２，１３，２２，２３のうち、任意の二端子間にサージ電圧が印加された場合でも、内部の保護素子（図示していない）によって、各回路１４，２４に静電破壊が生じるような過大な電圧が印加されるのを防ぐものである。
【００８５】
この例の場合、第１の回路１４には、たとえば、ＮＭＯＳトランジスタＭＮ１１ＴとＰＭＯＳトランジスタＭＰ１１Ｔとで構成された出力回路ＯＣ１と、上記ＮＭＯＳトランジスタＭＮ１１Ｔの前段の回路ＯＣ２を構成するＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２、および、上記ＰＭＯＳトランジスタＭＰ１１Ｔの前段の回路ＯＣ３を構成するＮＭＯＳトランジスタＭＮ１３とＰＭＯＳトランジスタＭＰ１３が含まれている。この第１の回路１４では、信号線４１に対し、上記ＮＭＯＳトランジスタＭＮ１１Ｔおよび上記ＰＭＯＳトランジスタＭＰ１１Ｔの共通ドレイン（出力端子ＯＴ）からの信号を出力するようになっている。
【００８６】
なお、図中に示すＲ１１，Ｒ１２は、それぞれ、電源端子１２およびグランド端子１３につながる電源配線の寄生抵抗である。
【００８７】
一方、第２の回路２４には、たとえば、ＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１４とで構成されたアナログスイッチ（入力回路）ＡＳ１が含まれている。この第２の回路２４では、上記ＮＭＯＳトランジスタＭＮ１１Ｔおよび上記ＰＭＯＳトランジスタＭＰ１１Ｔの共通ドレインより出力され、信号線４１を伝搬されてくる信号が、上記ＮＭＯＳトランジスタＭＮ１４および上記ＰＭＯＳトランジスタＭＰ１４のドレイン同士の接続点（入力端子ＩＴ）に入力されるようになっている。
【００８８】
また、第１の回路１４において、上記出力回路ＯＣ１を構成するＮＭＯＳトランジスタＭＮ１１ＴおよびＰＭＯＳトランジスタＭＰ１１Ｔは、それぞれ、他の素子よりもゲート耐圧の高い素子によって構成されている（ＭＮ１１Ｔ，ＭＰ１１Ｔ＞ＭＮ１２，ＭＰ１２，ＭＮ１３，ＭＰ１３，ＭＮ１４，ＭＰ１４）。これにより、集積回路に電圧Ｖｅｓｄ が印加された場合において、図１０に示した電流経路７０２に沿ってサージ電流が流れたとしても、寄生抵抗Ｒ１１の両端に生じる電圧降下に起因して、ＰＭＯＳトランジスタＭＰ１１Ｔのゲート酸化膜が絶縁破壊されるのを防止することができる。
【００８９】
ここで、本実施形態においては、第１の回路１４および第２の回路２４を、同等のゲート耐圧（入力耐圧）を有する複数の素子により構成し得る場合を想定している。その場合、たとえば第１の電源系統１１の第１の電源電圧および第２の電源系統２１の第２の電源電圧は同じ場合が含まれる。また、第１の電源系統１１および第２の電源系統２１は、必ずしもまったく同一の電源電圧である必要はない。
【００９０】
すなわち、図３に示した集積回路は、たとえば図９に示したＮＭＯＳトランジスタＭＮ１１およびＰＭＯＳトランジスタＭＰ１１が、よりゲート耐圧の高いＮＭＯＳトランジスタＭＮ１１ＴおよびＰＭＯＳトランジスタＭＰ１１Ｔによって置き換えられてなる構成とされている。このようなＮＭＯＳトランジスタＭＮ１１ＴおよびＰＭＯＳトランジスタＭＰ１１Ｔは、たとえば、そのゲート酸化膜の膜厚を他の素子よりも厚くすることで容易に実現可能である。
【００９１】
本実施形態の場合においても、上述した第１の実施形態の場合と同様に、同一チップ内において、部分的にその他の内部回路よりもゲート耐圧の高い素子を形成することは、近年の製造プロセスによれば実現が容易であり、これにより製造コストの増大を招くこともない。
【００９２】
上記したように、第１の電源系統１１のＭＯＳ形トランジスタＮＭ１１Ｔ，ＭＰ１１Ｔから出力された信号が、第２の電源系統２１のＭＯＳ形トランジスタＭＮ１４，ＭＰ１４のドレインなどのＰＮ接合部に入力される構成の集積回路においては、ＭＯＳ形トランジスタＮＭ１１Ｔ，ＭＰ１１Ｔを、他の素子よりもゲート耐圧の高いＭＯＳ形トランジスタを用いて構成する。すると、従来に比べて、ゲートの静電破壊が生じにくくなる。その結果、従来と同一のＥＳＤ保護対策を施した場合にも、何ら特別な製造プロセスを必要とすることなく、ＥＳＤ耐量を高くすることが可能となる。
【００９３】
すなわち、本実施形態によっても、チップ面積の拡大やチップコストの増大を招くことなく、ＥＳＤ耐量を向上させることが可能であり、また、従来と同等のＥＳＤ耐量をより低コストで実現できる。
【００９４】
なお、本実施形態にかかる集積回路は、たとえば図３に示した構成に限定されるものではない。すなわち、ある電源系統のＭＯＳ形トランジスタから出力された信号が、他の電源系統内におけるＭＯＳ形トランジスタのドレインなどのＰＮ接合部に入力され、かつ、上記信号を出力する側のＭＯＳ形トランジスタに電源配線の寄生抵抗を介してサージ電流が流れる構成のものであれば、まったく同様に適用することが可能である。
【００９５】
また、ゲート耐圧の高い素子は、必ずしも信号を出力する出力回路に限らず、その他の回路に用いることも可能である。すなわち、出力回路以外の、たとえば高電圧の印加によりゲート破壊が生じ得る回路を、他の素子よりもゲート耐圧の高い素子を用いて構成するようにすればよい。
【００９６】
特に、第３の実施形態にかかる構成の半導体集積回路において、さらに、上述した第２の実施形態で示した半導体集積回路を実現することも可能である。この場合、たとえば図４に示すように、ＭＯＳ形トランジスタＮＭ１１Ｔ，ＭＰ１１Ｔを、他の素子よりもゲート耐圧の高いＭＯＳ形トランジスタを用いて構成すると同時に、第１，第２の回路１４，２４の相互を、抵抗素子Ｒｌｉｍｉｔ が挿入されてなる信号線４１Ｌを用いて接続する。この構成によれば、チップ面積の拡大やチップコストの増大をほとんど招くことなく、ＥＳＤ耐量を向上させることが可能であり、また、従来と同等のＥＳＤ耐量をより低コストで実現できるだけでなく、寄生抵抗Ｒ１１の両端に生じる電圧降下に起因して、ＰＭＯＳトランジスタＭＰ１１Ｔのゲート酸化膜が絶縁破壊されるのを防ぐことも可能となる。
【００９７】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００９８】
【発明の効果】
以上、詳述したようにこの発明によれば、従来と同等のチップ面積であってもよりＥＳＤ耐量を向上させることが可能な半導体装置、もしくは、従来と同等のＥＳＤ耐量をより小さなチップ面積でも実現することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる半導体集積回路の構成例を示す回路図。
【図２】本発明の第２の実施形態にかかる半導体集積回路の構成例を示す回路図。
【図３】本発明の第３の実施形態にかかる半導体集積回路の構成例を示す回路図。
【図４】本発明の第３の実施形態にかかる半導体集積回路の他の構成例を示す回路図。
【図５】従来技術とその問題点を説明するために示す半導体集積回路の構成図。
【図６】従来のＥＳＤ保護回路網における、任意の二端子間についての電圧と電流との関係を示す特性図。
【図７】図５に示した半導体集積回路において、サージ電圧が印加された場合の電流経路の一例を示す構成図。
【図８】図５に示した半導体集積回路の一構成例を示す回路図。
【図９】図５に示した半導体集積回路の他の構成例を示す回路図。
【図１０】図９に示した半導体集積回路において、サージ電圧が印加された場合の電流経路の一例を示す回路図。
【符号の説明】
１１…第１の電源系統
１２…電源端子（ＶＤＤ）
１３…グランド端子（ＶＳＳ）
１４…第１の回路
２１…第２の電源系統
２２…電源端子
２３…グランド端子
２４…第２の回路
４１，４１Ｌ…信号線
５１，５２，５３，５４…電源配線
６１…ＥＳＤ保護回路網
６２，６３，６４，６５…端子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ１１，Ｒ１２…電源配線の寄生抵抗
ＭＮ１，ＭＮ３，ＭＮ１１，ＭＮ１２，ＭＮ１３，ＭＮ１４…ＮＭＯＳトランジスタ
ＭＰ１，ＭＰ３，ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４…ＰＭＯＳトランジスタ
ＭＮ２Ｔ，ＭＮ１１Ｔ…ＮＭＯＳトランジスタ（ゲート耐圧の高い素子）
ＭＰ２Ｔ，ＭＰ１１Ｔ…ＰＭＯＳトランジスタ（ゲート耐圧の高い素子）
ＩＮＶ１，ＩＮＶ２Ｔ，ＩＮＶ３…インバータ
ＯＴ…出力端子
ＩＴ…入力端子
ＯＣ１…出力回路
ＯＣ２，ＯＣ３…前段の回路
ＡＳ１…アナログスイッチ
Ｒｌｉｍｉｔ …抵抗素子
Claims (20)
- 第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、
前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、
前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路と
を具備し、
少なくとも、前記第２の回路ブロックは同等の入力耐圧を有する複数の素子により構成し得る回路であり、
前記第１の回路ブロックは、前記第２の回路ブロックと同等か、もしくは、それよりも小さい入力耐圧を有する複数の素子により構成し得る回路であって、
前記伝搬回路を介して、前記信号が入力される前記第２の回路ブロックの前記入力端子につながる信号入力用の素子は、その入力耐圧が、前記第２の回路ブロックを構成する他の素子の入力耐圧よりも大きいことを特徴とする半導体装置。 - 前記伝搬回路は、前記出力端子および前記入力端子間を短絡するための回路であることを特徴とする請求項１に記載の半導体装置。
- 前記第２の回路ブロックを構成する複数の素子は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形トランジスタであることを特徴とする請求項１または２に記載の半導体装置。
- 前記ＭＯＳ形トランジスタにより構成される、信号入力用の素子のゲート酸化膜は、他の素子のゲート酸化膜よりも厚いことを特徴とする請求項３に記載の半導体装置。
- 第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、
前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、
前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路と
を具備し、
前記伝搬回路は、前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に接続される抵抗を有してなることを特徴とする半導体装置。 - 前記伝搬回路は、前記第１の回路ブロックの、第１のＰＮ接合を構成する第１の半導体領域、および、前記第２の回路ブロックの、第２のＰＮ接合を構成する第２の半導体領域間を接続するための回路であることを特徴とする請求項５に記載の半導体装置。
- 前記第１の回路ブロックおよび前記第２の回路ブロックは、共に同等の入力耐圧を有する複数の素子により構成し得る回路であることを特徴とする請求項５または６に記載の半導体装置。
- 前記第１の回路ブロックおよび前記第２の回路ブロックを構成する複数の素子は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形トランジスタであることを特徴とする請求項７に記載の半導体装置。
- 前記第１の回路ブロックの、第１のＰＮ接合を構成する第１の半導体領域、および、前記第２の回路ブロックの、第２のＰＮ接合を構成する第２の半導体領域は、前記ＭＯＳ形トランジスタの寄生ＰＮ接合であることを特徴とする請求項８に記載の半導体装置。
- 前記第１の回路ブロックを構成する複数のＭＯＳ形トランジスタのうち、高電圧が印加される少なくとも１つのＭＯＳ形トランジスタは、その入力耐圧が、前記第１の回路ブロックを構成する他のＭＯＳ形トランジスタの入力耐圧よりも大きいか、あるいは、前記第２の回路ブロックを構成する複数のＭＯＳ形トランジスタのうち、高電圧が印加される少なくとも１つのＭＯＳ形トランジスタは、その入力耐圧が、前記第２の回路ブロックを構成する他のＭＯＳ形トランジスタの入力耐圧よりも大きいことを特徴とする請求項８または９に記載の半導体装置。
- 前記第１の回路ブロックを構成する複数のＭＯＳ形トランジスタのうち、前記信号の出力回路を構成するＭＯＳ形トランジスタは、そのゲート耐圧が、前記第１の回路ブロックを構成する他のＭＯＳ形トランジスタのゲート耐圧よりも大きいことを特徴とする請求項８または９に記載の半導体装置。
- 第１の電源系統を有し、この第１の電源系統からの第１の電源電圧を供給するための第１の電源端子および第１のグランド端子のうち、少なくとも一方が独立して設けられた第１の回路ブロックと、
前記第１の電源系統とは異なる第２の電源系統を有し、この第２の電源系統からの第２の電源電圧を供給するための第２の電源端子および第２のグランド端子のうち、少なくとも一方が独立して設けられた第２の回路ブロックと、
前記第１の回路ブロックの出力端子および前記第２の回路ブロックの入力端子間に設けられた、信号を伝搬するための伝搬回路と
を具備し、
前記第１の回路ブロックおよび前記第２の回路ブロックは共に同等の入力耐圧を有する複数の素子により構成し得る回路であって、
前記第１の回路ブロックを構成する複数の素子のうち、高電圧が印加される少なくとも１つの素子は、その入力耐圧が、前記第１の回路ブロックを構成する他の素子の入力耐圧よりも大きいか、あるいは、前記第２の回路ブロックを構成する複数の素子のうち、高電圧が印加される少なくとも１つの素子は、その入力耐圧が、前記第２の回路ブロックを構成する他の素子の入力耐圧よりも大きいことを特徴とする半導体装置。 - 前記伝搬回路は、前記第１の回路ブロックの、第１のＰＮ接合を構成する第１の半導体領域、および、前記第２の回路ブロックの、第２のＰＮ接合を構成する第２の半導体領域間を接続するための回路であることを特徴とする請求項１２に記載の半導体装置。
- 前記伝搬回路は、前記第１の半導体領域および前記第２の半導体領域間に接続される抵抗を有してなることを特徴とする請求項１３に記載の半導体装置。
- 前記第１の回路ブロックおよび前記第２の回路ブロックを構成する複数の素子は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）形トランジスタであることを特徴とする請求項１２，１３または１４に記載の半導体装置。
- 前記第１の回路ブロックの、第１のＰＮ接合を構成する第１の半導体領域、および、前記第２の回路ブロックの、第２のＰＮ接合を構成する第２の半導体領域は、前記ＭＯＳ形トランジスタの寄生ＰＮ接合であることを特徴とする請求項１５に記載の半導体装置。
- 前記高電圧が印加される少なくとも１つの素子は、前記信号の出力回路を構成するＭＯＳ形トランジスタであって、
そのゲート耐圧が、前記第１の回路ブロックを構成する他の素子に比べて大きいことを特徴とする請求項１２乃至１６のいずれかに記載の半導体装置。 - 前記第１の電源電圧および前記第２の電源電圧は共に等しいことを特徴とする請求項１乃至１７のいずれかに記載の半導体装置。
- 前記第１の電源電圧および前記第２の電源電圧は互いに異なることを特徴とする請求項１乃至１７のいずれかに記載の半導体装置。
- 前記第１，第２の電源端子および前記第１，第２のグランド端子には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路が接続されていることを特徴とする請求項１乃至１９のいずれかに記載の半導体装置。
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Cited By (6)
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|---|---|---|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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