JP2016006837A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2016006837A
JP2016006837A JP2014127418A JP2014127418A JP2016006837A JP 2016006837 A JP2016006837 A JP 2016006837A JP 2014127418 A JP2014127418 A JP 2014127418A JP 2014127418 A JP2014127418 A JP 2014127418A JP 2016006837 A JP2016006837 A JP 2016006837A
Authority
JP
Japan
Prior art keywords
terminal
circuit
wiring
potential
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014127418A
Other languages
English (en)
Other versions
JP6266444B2 (ja
Inventor
久保　俊一
Shunichi Kubo
俊一 久保
大島　喜信
Yoshinobu Oshima
喜信 大島
昌希 御手洗
Masaki Mitarai
昌希 御手洗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Priority to JP2014127418A priority Critical patent/JP6266444B2/ja
Priority to CN201580030527.1A priority patent/CN106415818B/zh
Priority to US15/319,931 priority patent/US10504860B2/en
Priority to PCT/JP2015/067055 priority patent/WO2015194482A1/ja
Publication of JP2016006837A publication Critical patent/JP2016006837A/ja
Application granted granted Critical
Publication of JP6266444B2 publication Critical patent/JP6266444B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05F—STATIC ELECTRICITY; NATURALLY-OCCURRING ELECTRICITY
    • H05F3/00—Carrying-off electrostatic charges

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】ＥＳＤノイズ等の影響を低減可能な半導体装置を提供する。
【解決手段】
直列的に接続された第１回路１及び第２回路２と、第１回路１の第１電源ラインＤＬ１に第１電位を与える第１端子Ｔ１と、第２回路２の第２電源ラインＤＬ２に第２電位を与える第２端子Ｔ２と、第１回路１の信号伝送ラインに接続された第３端子Ｔ３と、第３端子Ｔ３に接続され、第３端子Ｔ３の電位が第１閾値よりも増加する場合には、第３端子Ｔ３から第４端子Ｔ４に電流を放出する保護回路とを備えている。第１電源ラインＤＬ１と第２電源ラインＤＬ２とは分離されており、且つ、第４端子Ｔ４は、第１電源ラインＤＬ１に直接接続されることなく、リードに電気的に接続されている、
【選択図】図１

Description

本発明は、ＥＳＤノイズに対する耐性が改善された半導体装置に関する。
「静電気放電」（ESD:ElectroStatic Discharge）が生じうる環境下で動作する半導体装置では、ＥＳＤノイズの影響を低減することが好ましい。ＥＳＤノイズ等がアナログ回路等に入力されると、素子破壊や誤動作が生じるためである。そこで、従来から、幾つかの手法が提案されている（例えば、特許文献１参照）。
特許第４９７８９９８号公報
しかしながら、直列的に機能の異なる第１回路と第２回路を接続した場合において、ＥＳＤノイズ等の影響を低減するための工夫は知られていない。
本発明は、このような課題に鑑みてなされたものであり、ＥＳＤノイズ等の影響を低減可能な半導体装置を提供することを目的とする。
上述の課題を解決するため、第１の半導体装置は、複数のリードを備えた半導体装置において、直列的に接続された第１回路及び第２回路と、前記第１回路の第１電源ラインに第１電位を与える第１端子と、前記第２回路の第２電源ラインに第２電位を与える第２端子と、前記第１回路の信号伝送ラインに接続された第３端子と、前記第３端子に接続され、前記第３端子の電位が第１閾値よりも増加する場合には、前記第３端子から第４端子に電流を放出する第１の保護回路と、を備え、前記第１電源ラインと前記第２電源ラインとは分離されており、且つ、前記第４端子は、前記第１電源ラインに直接接続されることなく、前記リードに電気的に接続されていることを特徴とする。
第１回路の第１電源ラインと、第２回路の第２電源ラインとは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ＥＳＤノイズなどが発生して、第３端子の電位が大きく上昇した場合、第４端子には、第１の保護回路から電流が流れ込むため、第１回路は保護される。しかしながら、第４端子を、第１電源ラインに直接接続した場合には、第１電源ラインの電源電位が変動して第１回路が誤動作し、また、第１回路と第２回路との間の送受信に誤動作が生じる。そこで、この半導体装置では、第４端子は、第１電源ラインに直接接続されることなく、リードに接続することした。したがって、第１の保護回路の動作時に第４端子から出力されるＥＳＤノイズが、直接的に第１電源ラインを介して、第１回路に流れ込むことが無くなるため、第１回路の誤動作や、第１回路と第２回路との間の送受信の誤動作が抑制される。
また、第２の半導体装置は、前記第１端子に第１配線を介して接続された第１リードと、前記第４端子に接続された第４配線と、前記第１配線と前記第４配線との間に位置する第１シールド配線と、を備えることを特徴とする。
第１配線は、第１電源ラインに接続されているため、これにＥＳＤノイズが重畳すると、第１電源ラインの電位が変動することになるが、第１配線に第４配線が隣接している場合には、第１配線にノイズが重畳しやすい。なぜならば、第４配線には、ＥＳＤノイズの混入時において、第１の保護回路から大きなノイズ電流が流れるからである。このような場合において、第１シールド配線が、第１配線と第４配線との間に配置されていれば、第４配線から第１配線に向けて空間を伝わる電磁波を遮断することができ、したがって、第１電源ラインの電位の変動を抑制することができる。
上述の回路構成は、電源ラインのみならず、グランドラインなどの固定電位が与えられる固定ラインにも適用することができ、双方を適用した場合には、より効果的に、上述の誤動作抑制を行うことができる。
すなわち、第３の半導体装置は、前記第１回路の第１固定ラインに第１固定電位を与える第５端子と、前記第２回路の第２固定ラインに第２固定電位を与える第６端子と、前記第３端子に接続され、前記第３端子の電位が第２閾値よりも減少する場合には、前記第３端子に第７端子から電流を流し込む第２の保護回路と、を備え、前記第１固定ラインと前記第２固定ラインとは分離されており、且つ、前記第７端子は、前記第１固定ラインを介することなく、前記リードに電気的に接続されていることを特徴とする。
第１回路の第１固定ラインと、第２回路の第２固定ラインとは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ＥＳＤノイズなどが発生して、第３端子の電位が大きく下降した場合、第７端子には、第２の保護回路から電流が流れ込むため、第１回路は保護される。しかしながら、第７端子を、第１固定ラインに直接接続した場合には、第１固定ラインの電位が変動して第１回路が誤動作し、また、第１回路と第２回路との間の送受信に誤動作が生じる。そこで、この半導体装置では、第７端子は、第１固定ラインに直接接続されることなく、リードに接続することした。したがって、第２の保護回路の動作時に第７端子から出力されるＥＳＤノイズが、直接的に第１固定ラインを介して、第１回路に流れ込むことが無くなるため、第１回路の誤動作や、第１回路と第２回路との間の送受信の誤動作が抑制される。
第４の半導体装置は、前記第５端子に第５配線を介して接続された第５リードと、前記第７端子に接続された第７配線と、前記第５配線と前記第７配線との間に位置する第２シールド配線と、を備えることを特徴とする。
第５配線は、第１固定ラインに接続されているため、これにＥＳＤノイズが重畳すると、第１固定ラインの電位が変動することになるが、第５配線に第７配線が隣接している場合には、第７配線にノイズが重畳しやすい。なぜならば、第７配線には、ＥＳＤノイズの混入時において、第２の保護回路から大きなノイズ電流が流れるからである。このような場合において、第２シールド配線が、第５配線と第７配線との間に配置されていれば、第７配線から第５配線に向けて空間を伝わる電磁波を遮断することができ、したがって、第１固定ラインの電位の変動を抑制することができる。
また、第５の半導体装置は、一対のダイオードを、極性を逆にして並列に接続してなる第３の保護回路を更に備え、前記第３の保護回路は、前記第１電源ラインと前記第４端子との間に介在していることを特徴とする。
また、第６の半導体装置は、一対のダイオードを、極性を逆にして並列に接続してなる第４の保護回路を更に備え、前記第４の保護回路は、前記第１固定ラインと前記第７端子との間に介在していることを特徴とする。
第３の保護回路及び／又は第４の保護回路は、半導体装置の製造時において、第３端子にＥＳＤノイズが入力された場合において、保護回路の出力電流を消費することができ、したがって、第１回路にはＥＳＤノイズが流れず、第１回路が保護される。
本発明の半導体装置によれば、ＥＳＤノイズ等の影響を低減することができる。
半導体装置の平面図である。 半導体装置の底面図である。 半導体装置の断面構成を示す図である。 第１回路の一例を示す回路図である。 第２回路の一例を示す回路図である。 半導体装置の平面図である。 比較例に係る半導体装置の平面図である。 差動入力を受信する場合の半導体装置の入力側の構成を示す図である。 第２（又は第３）の保護回路の回路図である。
以下、実施の形態に係る半導体装置について説明する。なお、同一要素には、同一符号を用いることとし、重複する説明は省略する。
図１は、半導体装置の平面図である。
この半導体装置は、半導体チップ１０と、半導体チップ１０が固定されたダイパッド１１と、ダイパッド１１の周囲に離間して配置された複数のリード（同図では１０本）と、ダイパッド１１及びリードを樹脂でモールドするパッケージ１２を備えている。なお、図１では、内部の接続関係が見えるように、リードの上部に位置する樹脂モールドは除いて示してある。
図２は、半導体装置の底面図である。パッケージ１２の裏面において、四角形のダイパッド１１の裏面、各リードの裏面は露出しているため、ダイパッド１１やリードを介して放熱を行うことができる。
図３は、半導体装置の断面構成を示す図である。半導体チップ１０、ダイパッド１１、パッケージ１２及びリードを含む半導体装置本体は、配線回路基板１３上に固定されている。配線回路基板１３は多層配線基板であってもよい。半導体チップ１０と各種のリード（同図では入力リードＩＮＰＵＴと出力リードＯＵＴＰＵＴ）を図示しているとは、ボンディングワイヤー（配線）を介して接続されている。半導体チップ１０は、樹脂のパッケージ１２の内部に埋め込まれている。
図１に戻って、回路構成について説明する。
この半導体装置は、複数のリードを備えており、半導体チップ１０の表面上に形成された電極パッドによって、各種の端子が構成されている。半導体チップ１０の内部には、直列的に接続された第１回路１及び第２回路２が形成され、更に、第１回路１と第２回路２との間にはバッファ回路３が形成されている。半導体チップ１０における第１回路１の入力側には、ダイオードＤ１からなる第１の保護回路及びダイオードＤ２からなる第２の保護回路が設けられている。バッファ回路３は、ノイズが大きい場合においても、第１回路１と第２回路２の信号の受け渡しの誤判定を低減させるものであり、シュミットバッファを用いることができる。
半導体チップ１０上には、図示しない絶縁膜を介して、第１端子Ｔ１、第２端子Ｔ２、第３端子Ｔ３、第４端子Ｔ４、第５端子Ｔ５、第６端子Ｔ６、第７端子Ｔ７、第１シールド端子ＴＳ１、第２シールド端子ＴＳ２、第２回路側端子Ｔ１０が設けられている。
なお、説明の便宜上、リードに与えられる電圧又は信号に、リードと同一の符号を用いることとする。すなわち、各リードＶＣＣ１、ＶＣＣ２、ＧＮＤ１、ＧＮＤ２には、それぞれ、電位ＶＣＣ１、ＶＣＣ２、ＧＮＤ１、ＧＮＤ２が与えられるものとする。また、入力リードＩＮＰＵＴ（第３リード）には入力信号ＩＮＰＵＴが与えられ、出力リードＯＵＴＰＵＴからは出力信号ＯＵＴＰＵＴが取り出されるものとする。
第１端子Ｔ１は、第１回路１の第１電源ラインＤＬ１に接続され、これに第１電位（ＶＣＣ１）を与えるものであり、配線Ｗ１を介して、第１リードＶＣＣ１に接続されている。第２端子Ｔ２は、第２回路２の第２電源ラインＤＬ２に接続され、これに第２電位（ＶＣＣ２）を与えるものであり、配線Ｗ２を介して第２リードＶＣＣ２に接続されている。第３端子Ｔ３は、第１回路１の信号伝送ラインに接続されており、配線Ｗ３を介して、入力リードＩＮＰＵＴに接続されている。第４端子Ｔ４は、ダイオードＤ１のカソードに接続されており、配線Ｗ４を介してリードＶＣＣ１に接続されている。なお、各配線の抵抗値は、各リードの抵抗値よりも高い。
第５端子Ｔ５は、第１回路１の第１固定ラインＧＬ１に接続され、これに第１固定電位（ＧＮＤ１：グランド電位）を与えるものであり、配線Ｗ５を介して第５リードＧＮＤ１に接続されている。第６端子Ｔ６は、第２回路２の第２固定ラインＧＬ２に接続され、これに第２固定電位（ＧＮＤ２：グランド電位）を与えるものであり、配線Ｗ６を介して第６リードＧＮＤ２に接続されている。第７端子Ｔ７は、ダイオードＤ２のアノードに接続されており、配線Ｗ７を介してリードＧＮＤ１に接続されている。
第１シールド端子ＴＳ１は、第１シールド配線ＷＳ１を介して、グランド電位に固定されたダイパッド１１に接続されている。第２シールド端子ＴＳ２は、第２シールド配線ＷＳ２を介して、グランド電位に固定されたダイパッド１１に接続されている。
第２回路２の方の端子Ｔ１０は、配線Ｗ１０を介して出力リードＯＵＴＰＵＴに接続されている。
ここで、入力リードＩＮＰＵＴに、ＥＳＤノイズが重畳されたものとすると、第３端子Ｔ３の電位が大きく変化する。ダイオードＤ１からなる第１の保護回路は、第３端子Ｔ３に接続されており、第３端子Ｔ３の電位が、第１閾値（ダイオードＤ１の閾値電圧＋第４端子Ｔ４の電位）よりも増加する場合には、第３端子Ｔ３から第４端子Ｔ４に電流を放出する。一方、ダイオードＤ２からなる第２の保護回路は、第３端子Ｔ３の電位が、第２閾値（ダイオードＤ２の閾値＋第７端子Ｔ４の電位）よりも減少する場合には、第３端子Ｔ３に第７端子Ｔ７から電流を流し込む。
したがって、第１及び第２の保護回路が機能することにより、第１回路１の入力側は保護されることとなる。
なお、第１電源ラインＤＬ１と第２電源ラインＤＬ２とは分離されており、且つ、第４端子Ｔ４は、第１電源ラインＤＬ１に直接接続されることなく、リードＶＣＣ１に電気的に接続されている。また、第１固定ラインＧＬ１と第２固定ラインＧＬ２とは分離されており、且つ、第７端子Ｔ７は、第１固定ラインＧＬ１を介することなく、リードＧＮＤ１に電気的に接続されている。
第１回路１の第１電源ラインＤＬ１と、第２回路２の第２電源ラインＤＬ２とは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ＥＳＤノイズなどが発生して、第３端子Ｔ３の電位が大きく上昇した場合、第４端子Ｔ４には、ダイオードＤ１からなる保護回路から電流が流れ込むため、第１回路１は保護される。しかしながら、第４端子Ｔ４を、第１電源ラインＤＬ１に直接接続した場合には、第１電源ラインＤＬ１の電源電位が変動して第１回路１が誤動作し、また、第１回路１と第２回路２との間の送受信に誤動作が生じる。
すなわち、図７に示す比較例の回路の場合、ＥＳＤノイズが第３端子Ｔ３に重畳した場合に、ダイオードＤ１から出力されたＥＳＤノイズは第１電源ラインＤＬ１の電位を変動させ、第１回路１における誤動作を生じさせる。
図１の実施形態の半導体装置では、第４端子Ｔ４は、第１電源ラインＤＬ１に直接接続されることなく、また、これを介することなく、リードＶＣＣ１に接続されている。したがって、保護回路の動作時に第４端子Ｔ４から出力されるＥＳＤノイズが、直接的に第１電源ラインＤＬ１を介して、第１回路１に流れ込むことが無くなるため、第１回路１の誤動作や、第１回路１と第２回路２との間の送受信の誤動作が抑制される。
第１シールド配線ＷＳ１は、第１配線Ｗ１と第４配線Ｗ４との間に位置している。第１配線Ｗ１は、第１電源ラインＤＬ１に接続されているため、これにＥＳＤノイズが重畳すると、第１電源ラインＤＬ１の電位が変動することになるが、第１配線Ｗ１に第４配線Ｗ４が隣接している場合には、第１配線Ｗ１にノイズが重畳しやすい。なぜならば、第４配線Ｗ４には、ＥＳＤノイズの混入時において、第１の保護回路から大きなノイズ電流が流れるからである。本例では、第１シールド配線ＷＳ１が、第１配線Ｗ１と第４配線Ｗ２との間に配置されているので、第４配線Ｗ４から第１配線Ｗ１に向けて空間を伝わる電磁波を遮断することができ、したがって、第１電源ラインＤＬ１の電位の変動を抑制することができる。
上述の回路構成は、電源ラインのみならず、グランドラインなどの固定電位が与えられる固定ラインにも適用することができ、双方を適用した場合には、より効果的に、上述の誤動作抑制を行うことができる。
なお、第１回路１の第１固定ラインＧＬ１と、第２回路２の第２固定ラインＧＬ２とは、分離されているため、本来は、一方の電位の変動が他方に与える影響は小さく、安定して回路動作が行われる。一方、ＥＳＤノイズなどが発生して、第３端子Ｔ３の電位が大きく下降した場合、第７端子Ｔ７には、ダイオードＤ２からなる第２の保護回路から電流が流れ込むため、第１回路１は保護される。しかしながら、第７端子Ｔ７を、第１固定ラインＧＬ１に直接接続した場合には、第１固定ラインＧＬ１の電位が変動して第１回路１が誤動作し、また、第１回路１と第２回路２との間の送受信に誤動作が生じる。
本例の半導体装置では、第７端子Ｔ７は、第１固定ラインＧＬ１に直接接続されることなく、また、これを介することなく、リードＧＮＤ１に接続されている。したがって、ダイオードＤ２からなる第２の保護回路の動作時に第７端子Ｔ７から出力されるＥＳＤノイズが、直接的に第１固定ラインＧＬ１を介して、第１回路１に流れ込むことが無くなるため、第１回路１の誤動作や、第１回路１と第２回路２との間の送受信の誤動作が抑制される。
第２シールド配線ＷＳ２は、第５配線Ｗ５と第７配線Ｗ７との間に位置している。第５配線Ｗ５は、第１固定ラインＧＬ１に接続されているため、これにＥＳＤノイズが重畳すると、第１固定ラインＧＬ１の電位が変動することになるが、第５配線Ｗ５に第７配線Ｗ７が隣接している場合には、第７配線Ｗ７にノイズが重畳しやすい。なぜならば、第７配線Ｗ７には、ＥＳＤノイズの混入時において、ダイオードＤ２からなる第２の保護回路から大きなノイズ電流が流れるからである。このような場合において、第２シールド配線ＷＳ２が、第５配線Ｗ５と第７配線Ｗ７との間に配置されていれば、第７配線Ｗ７から第５配線Ｗ５に向けて空間を伝わる電磁波を遮断することができ、したがって、第１固定ラインＧＬ１の電位の変動を抑制することができる。
上述の第１回路１及び第２回路２の回路構成は、特に、限定されるものではなく、第１回路１をアナログ回路とし、第２回路２をデジタル回路としてもよい。例えば、第１回路１としては、アンプやＰＬＬ回路が挙げられ、第２回路２としては、ＤＳＰ（デジタル信号処理）回路、エンコーダ（送信回路の場合）、デコーダ（受信回路の場合）、スクランブラ―、デスクランブラ―、パッカー、アンパッカー、エラー検出回路などが挙げられる。
図４は、第１回路の一例を示す回路図である。
トランジスタＱ１、Ｑ２，Ｑ３、Ｑ４を図示の如く第１電源ラインＤＬ１と第１固定ラインＧＬ１との間に接続することで、入力側の信号を出力側に伝達するアンプとして機能している。
図５は、第２回路の一例を示す回路図である。
第２電源ラインＤＬ２と第２固定ラインＧＬ２との間には、カレントミラー回路が接続されている。すなわち、第２電源ラインＤＬ２と第２固定ラインＧＬ２との間には、トランジスタＱ１０及びトランジスタＱ２０が直列接続され、これらに並列に、トランジスタＱ３０及びトランジスタＱ４０が直列接続されている。上流側の一対のトランジスタＱ１０とトランジスタＱ３０のゲートは共通接続され、下流側のトランジスタＱ２０の上流位置に接続されている。トランジスタＱ２０のゲートには入力信号が入力され、トランジスタＱ４０のゲートには参照電圧Ｖｒｅｆが入力される。トランジスタＱ２０及びトランジスタＱ４０の下流側の節点は、電流源ＩＳを介して第２固定ラインＧＬ２に接続されている。トランジスタＱ２０のゲートに入力された電位に応じて、出力側の節点（トランジスタＱ３０とトランジスタＱ４０の接続点）の電位が変動し、この電位が出力信号として外部に出力される。
図６は、半導体装置の平面図である。
図１に示した入力リードＩＮＰＵＴと出力リードＯＵＴＰＵＴの位置を相互に置換した構造を有している。この場合、信号は入力リードＩＮＰＵＴから入力され、第２回路２で処理された信号が、第１回路１に入力される。例えば、第２回路２はデジタル回路であり、第１回路１はアナログ回路である。この半導体装置においても、出力リードＯＵＴＰＵＴを介して、ＥＳＤノイズが第３端子Ｔ３に混入した場合には、上述の回路と同様に機能する。
図８は、差動入力を受信する場合の半導体装置の入力側の構成を示す図である。
上述の第１回路１への入力は、差動入力とすることも可能である。すなわち、図１の符号１００で示した入力部を２つ備えている。図８における一方の入力部１００と入力部１００Ａの構造は同一である。これらの入力部１００、１００Ａの入力端子には、互いに相補的な信号が入力され、入力部１００，１００Ａからの出力信号が、図１における第３端子Ｔ３を介して、第１回路１に入力される。この場合、第１回路１は、以下のような変形した構造を有する。すなわち、第１回路１は、一対のトランジスタＱＡ，ＱＢを備えており、各入力部１００、１００Ａからの相補的な入力信号が、それぞれのトランジスタＱＡ，ＱＢのゲートに入力される。各トランジスタＱＡ，ＱＢの一方の端子は、抵抗ＲＡ，ＲＢをそれぞれ介して、第１電源ラインＤＬ１接続されており、他方の端子はスイッチング用のトランジスタＱＣを介して、第１固定ラインＧＬ１に接続されている。トランジスタＱＣのゲートには適当なバイアス電位Ｂｉａｓを与えることができ、ゲートへの印加電圧と、バイアス電位Ｂｉａｓに応じて、トランジスタＱＡ，ＱＢに電流が流れる。トランジスタＱＢと抵抗Ｒ２との間の節点は、後段の第２回路２に接続される。この構造の場合も、トランジスタＱＡ，ＱＢへの入力部分の構造は、上述の回路と同様なので、上述の実施形態と同様の作用を奏し、入力部分が保護されることとなる。
図９は、第２（又は第３）の保護回路の回路図である。
図１に示した第１電源ラインＤＬ１又は第１固定ラインＧＬ１の節点Ｐａと、第１又は第２の保護回路側の節点Ｐｂとの間には、図示のような保護回路を更に設けることができる。
すなわち、第３の保護回路は、一対のダイオードＤ１０，Ｄ２０を、極性を逆にして並列に接続してなり、第３の保護回路は、第１電源ラインＤＬ１と第４端子Ｔ４との間に介在している。
第４の保護回路は、一対のダイオードＤ１０，Ｄ２０を、極性を逆にして並列に接続してなり、第１固定ラインＧＬ１と第７端子Ｔ７との間に介在している。第３の保護回路と、第４の保護回路は、いずれか１つを設けることとしておよいが、双方を設けることとしてもよい。また、ダイオードＤ１０，Ｄ２０としては、ツエナーダイオードを用いて、双方向ダイオードを構成してもよい。第３の保護回路又は第４の保護回路において、複数のダイオードを直列に多段接続して第１ダイオード群を構成し、且つ、これと逆極性のダイオードを直列に多段接続して第２ダイオード群を構成し、これらのダイオード群を並列に接続することもできる。
上述の構成によれば、第３の保護回路及び／又は第４の保護回路は、半導体装置の製造時において、第３端子にＥＳＤノイズが入力された場合において、保護回路の出力電流を消費することができ、したがって、第１回路にはＥＳＤノイズが流れず、第１回路が保護される。
詳説すれば、デバイスの組立時において、保護回路（ダイオードＤ１，Ｄ２）を、配線Ｗ４、Ｗ７を介して、それぞれリードＶＣＣ１，ＧＮＤ１にボンディング接続する前の段階であり、且つ、第１回路１を、配線Ｗ１、Ｗ５を介して、それぞれリードＶＣＣ１，ＧＮＤ１にボンディング接続する前の段階においては、保護回路（ダイオードＤ１，Ｄ２）と第１回路１とを、第１電源ラインＤＬ１又は第１固定ラインＧＬ１を介して接続する電流パスが存在しない。この場合、入力端子である第３端子Ｔ３に、ＥＳＤが入力された場合、グランド側の第７端子Ｔ７や、電源側の第４端子に電流が流れないため、入力端子の電位が上昇して、保護回路（ダイオードＤ１、Ｄ２）の入力部が破壊される虞がある。かかる破壊を抑制するため、上述のような双方向のダイオードＤ１０，Ｄ２０を、電源側及びグランド側の節点Ｐａと節点Ｐｂと間に設けてある。
１…第１回路、２…第２回路、ＤＬ１…第１電源ライン、ＤＬ２…第２電源ライン、ＧＬ１…第１固定ライン、ＧＬ２…第２固定ライン。

Claims (6)

  1. 複数のリードを備えた半導体装置において、
    直列的に接続された第１回路及び第２回路と、
    前記第１回路の第１電源ラインに第１電位を与える第１端子と、
    前記第２回路の第２電源ラインに第２電位を与える第２端子と、
    前記第１回路の信号伝送ラインに接続された第３端子と、
    前記第３端子に接続され、前記第３端子の電位が第１閾値よりも増加する場合には、前記第３端子から第４端子に電流を放出する第１の保護回路と、
    を備え、
    前記第１電源ラインと前記第２電源ラインとは分離されており、且つ、前記第４端子は、前記第１電源ラインに直接接続されることなく、前記リードに電気的に接続されている、
    ことを特徴とする半導体装置。
  2. 前記第１端子に第１配線を介して接続された第１リードと、
    前記第４端子に接続された第４配線と、
    前記第１配線と前記第４配線との間に位置する第１シールド配線と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１回路の第１固定ラインに第１固定電位を与える第５端子と、
    前記第２回路の第２固定ラインに第２固定電位を与える第６端子と、
    前記第３端子に接続され、前記第３端子の電位が第２閾値よりも減少する場合には、前記第３端子に第７端子から電流を流し込む第２の保護回路と、
    を備え、
    前記第１固定ラインと前記第２固定ラインとは分離されており、且つ、前記第７端子は、前記第１固定ラインを介することなく、前記リードに電気的に接続されている、
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第５端子に第５配線を介して接続された第５リードと、
    前記第７端子に接続された第７配線と、
    前記第５配線と前記第７配線との間に位置する第２シールド配線と、
    を備えることを特徴とする請求項３に記載の半導体装置。
  5. 一対のダイオードを、極性を逆にして並列に接続してなる第３の保護回路を更に備え、
    前記第３の保護回路は、
    前記第１電源ラインと前記第４端子との間に介在していることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. 一対のダイオードを、極性を逆にして並列に接続してなる第４の保護回路を更に備え、
    前記第４の保護回路は、
    前記第１固定ラインと前記第７端子との間に介在していることを特徴とする請求項３又は４に記載の半導体装置。
JP2014127418A 2014-06-20 2014-06-20 半導体装置 Active JP6266444B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014127418A JP6266444B2 (ja) 2014-06-20 2014-06-20 半導体装置
CN201580030527.1A CN106415818B (zh) 2014-06-20 2015-06-12 半导体装置
US15/319,931 US10504860B2 (en) 2014-06-20 2015-06-12 Semiconductor device
PCT/JP2015/067055 WO2015194482A1 (ja) 2014-06-20 2015-06-12 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014127418A JP6266444B2 (ja) 2014-06-20 2014-06-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2016006837A true JP2016006837A (ja) 2016-01-14
JP6266444B2 JP6266444B2 (ja) 2018-01-24

Family

ID=54935469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014127418A Active JP6266444B2 (ja) 2014-06-20 2014-06-20 半導体装置

Country Status (4)

Country Link
US (1) US10504860B2 (ja)
JP (1) JP6266444B2 (ja)
CN (1) CN106415818B (ja)
WO (1) WO2015194482A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3640981A1 (en) * 2018-10-16 2020-04-22 IDT Inc. Integrated circuit with electrostatic discharge protection
WO2020087427A1 (en) * 2018-11-01 2020-05-07 Yangtze Memory Technologies Co., Ltd. Integrated circuit electrostatic discharge bus structure and related method

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014460A (ja) * 1983-07-04 1985-01-25 Mitsubishi Electric Corp 半導体集積回路
JPH0461371A (ja) * 1990-06-29 1992-02-27 Oki Electric Ind Co Ltd 半導体装置
JPH04111350A (ja) * 1990-08-31 1992-04-13 Toshiba Corp 半導体装置
JP2001298157A (ja) * 2000-04-14 2001-10-26 Nec Corp 保護回路及びこれを搭載した半導体集積回路
JP2002110919A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 静電破壊保護回路
JP2003309179A (ja) * 2002-04-16 2003-10-31 Fujitsu Ltd 半導体集積回路及び半導体装置
JP2004119883A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置
JP2004282058A (ja) * 2003-02-27 2004-10-07 Nec Electronics Corp 半導体集積回路装置、半導体集積回路装置の設計方法
WO2005088701A1 (ja) * 2004-03-12 2005-09-22 Rohm Co., Ltd 半導体装置
JP2006114711A (ja) * 2004-10-15 2006-04-27 Matsushita Electric Ind Co Ltd 保護回路及びこれを搭載した半導体集積回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5068603A (en) * 1987-10-07 1991-11-26 Xilinx, Inc. Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-configured logic arrays
DE4005494C2 (de) * 1989-02-21 1994-10-20 Canon Kk Halbleiter-Vorrichtung sowie Bildlesegerät mit dieser Halbleitervorrichtung mit optimierten elektrischen Eigenschaften
US6040968A (en) * 1997-06-30 2000-03-21 Texas Instruments Incorporated EOS/ESD protection for high density integrated circuits
JP4632383B2 (ja) 1998-08-31 2011-02-16 キヤノン株式会社 光電変換装置に用いられる半導体装置
JP3902598B2 (ja) * 2004-02-19 2007-04-11 エルピーダメモリ株式会社 半導体回路装置
EP1905084A2 (en) 2005-07-08 2008-04-02 Nxp B.V. Integrated circuit with electro-static discharge protection
JP5312849B2 (ja) * 2008-06-06 2013-10-09 ルネサスエレクトロニクス株式会社 集積回路

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014460A (ja) * 1983-07-04 1985-01-25 Mitsubishi Electric Corp 半導体集積回路
JPH0461371A (ja) * 1990-06-29 1992-02-27 Oki Electric Ind Co Ltd 半導体装置
JPH04111350A (ja) * 1990-08-31 1992-04-13 Toshiba Corp 半導体装置
JP2001298157A (ja) * 2000-04-14 2001-10-26 Nec Corp 保護回路及びこれを搭載した半導体集積回路
JP2002110919A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 静電破壊保護回路
JP2003309179A (ja) * 2002-04-16 2003-10-31 Fujitsu Ltd 半導体集積回路及び半導体装置
JP2004119883A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置
JP2004282058A (ja) * 2003-02-27 2004-10-07 Nec Electronics Corp 半導体集積回路装置、半導体集積回路装置の設計方法
WO2005088701A1 (ja) * 2004-03-12 2005-09-22 Rohm Co., Ltd 半導体装置
JP2006114711A (ja) * 2004-10-15 2006-04-27 Matsushita Electric Ind Co Ltd 保護回路及びこれを搭載した半導体集積回路

Also Published As

Publication number Publication date
WO2015194482A1 (ja) 2015-12-23
US10504860B2 (en) 2019-12-10
CN106415818B (zh) 2019-06-25
CN106415818A (zh) 2017-02-15
JP6266444B2 (ja) 2018-01-24
US20170133331A1 (en) 2017-05-11

Similar Documents

Publication Publication Date Title
US9985433B2 (en) Output circuit
JP4986459B2 (ja) 半導体集積回路装置
US10177137B1 (en) Electrostatic discharge protection apparatus
US8937793B2 (en) Semiconductor device
JP2017037949A (ja) 半導体装置
JP6251387B2 (ja) 複合型半導体装置
JP6266444B2 (ja) 半導体装置
WO2015114923A1 (ja) 半導体集積回路装置
JP2015180050A (ja) 半導体集積回路装置及びそれを用いた電子機器
US10218352B2 (en) Semiconductor integrated circuit
JP4873504B2 (ja) 半導体集積回路装置
US20130335870A1 (en) Electrostatic protection circuit and semiconductor device
JP2017212295A (ja) 半導体装置
US9225167B2 (en) Protection element, semiconductor device, and electronic system
US11621556B2 (en) Protective circuit
US9154133B2 (en) ESD robust level shifter
CN107452734A (zh) 半导体器件
KR100631957B1 (ko) 정전기 방전 보호 회로
US9825622B2 (en) Cascode switch circuit
JP6595948B2 (ja) 半導体装置
JP2019057617A (ja) 保護回路
US9350329B2 (en) Semiconductor device to block a noise flowing ground terminal
JP6546790B2 (ja) 補聴器のためのインターフェース回路及び方法
JP2011040520A (ja) 保護回路
JP2005101325A (ja) 電源保護回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171212

R150 Certificate of patent or registration of utility model

Ref document number: 6266444

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250