JPH04111350A

JPH04111350A - 半導体装置

Info

Publication number: JPH04111350A
Application number: JP2228069A
Authority: JP
Inventors: Kazutaka Nogami; 一孝野上; Tetsuya Iizuka; 飯塚　哲哉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1992-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は複数の回路を備えた半導体装置に関するもの
で、特に各回路に別個に、例えば電源電位、グランド電
位等を供給するための複数のパッドを設けた半導体装置
に関する。

（従来の技術）複数の電源ピン、グランドピンを有する従来の半導体装
置、例えばＬＳｆ（大規模集積回路）装置では、内部回
路を静電破壊から守るために、複数の電源ピン、グラン
ドピンをそれぞれ金属配線層で共通に接続する構成とす
るか、あるいはノイズの影響による誤動作を防ぐために
ノイズを発生する回路（例えば出力回路）の電源ピン、
グランドピンを他の回路の電源ピン、グランドピンから
分離する構成とするか、のいずれかの構成を取っていた
。

第７図は、上記複数の電源ピン、グランドピンを金属配
線層で接続した場合の半導体装置の構成を示す図である
。第７図において、この半導体装置は、半導体チップ１
、ノイズに弱い第１の回路２、ノイズを発生しやすい第
２の回路３を有し、さらに各回路の信号パッド４，５、
各回路２，３間の信号線６を有している。また半導体装
置は、さらに、第１の回路２の電源パッド７、グランド
パッド８、第２の回路３の電源パッド９、グランドパッ
ド１０を有している。なお、図示はしてしないが、各パ
ッドにはピンが接続され、半導体装置の外部への入出力
端子を構成する。また、１１は第１の回路２と第２の回
路３の電源パッド間を接続するための金属の電源配線、
１２は第１の回路２と第２の回路３のグランドパッド間
を接続するための金属のグランド配線、さらに１３は電
源配線１１とグランド配線１２間に設けた保護回路であ
る。

図示のようにこの装置では、チップ１内部の各電源、お
よび各グランドが金属配線１１．１２によって共通に接
続され、それぞれ所定の電位に保たれている。従って、
静電気によってどのパッドに高電圧がかかっても、各回
路に設けた入力保護回路と保護回路１３によって放電す
る事ができ、内部回路を静電破壊から守ることが出来る
。

ところが、チップ内部に、電源またはグランドにノイズ
を発生する第２の回路３（例えば出力回路）と、ノイズ
に弱い第１の回路２（例えば入力回路）が混在する場合
、これらの回路が電源とグランドを共有しているため、
第２の回路３て発生する電源あるいはグランドのノイズ
がノイズに弱い第１の回路２に伝わり、これを誤動作さ
せることとなる。

第８図は、上記ノイズを発生する第２の回路３とノイズ
に弱い第１の回路２の電源およびグランドを分離して、
ノイズによる誤動作を防ぐことを目的とした半導体装置
の構成を示す図である。この装置では、図示のように、
ノイズを発生しゃすい第２の回路３とノイズに弱い第１
の回路２の電源とグランドがそれぞれに分離されている
ので、ノイズを発生する回路３からの電源、およびグラ
ンドのノイズが、ノイズに弱い回路２の電源またはグラ
ンドに伝わらず、第１の回路２が誤動作することは無い
。

ところが、第１．第２の回路２．３間では、電源および
グランドが共通でないので、第２の回路３の電源パッド
９あるいはグランドパッド１ｏと第１の回路２の信号パ
ッド４間に高電圧がががった場合には、回路２あるいは
回路３に備えられている入力保護回路では放電出来ない
ため、回路２゜３間で信号線６を介して回路２あるいは
回路３の内部トランジスタに直接高電圧が印加され、そ
の結果このトランジスタが破壊されてしまうものであっ
た。

また、回路３の信号パッド５と回路２のパッド７あるい
は８間に高電圧が印加された場合も同様の現象が起こり
、回路２．３内のトランジスタが破壊されてしまう。

また、電源パッド７．９間、グランドパッド８゜１０間
、さらにまた分離された電源パッド７とグランドパッド
１０間、および電源パッド９とグランドパッド８間に高
電圧がががっだ場合には、放電するバスが無いため、第
１の回路２と第２の回路３間の信号線６に接続するトラ
ンジスタに直接高電圧が加わり、このトランジスタは破
壊されてしまう。

（発明が解決しようとする課題）以上のように、複数の回路に付属する複数の電源パッド
とグランドパッドを備えた従来の半導体装置では、静電
破壊に強いが、あるいはノイズに強いか、のいずれかの
構成を取っており、両者に強い半導体装置を得ることは
出来なかった。

この発明は、上記の点に関してなされたもので、その目
的は、静電破壊にも強く、しかもノイズに弱い回路とノ
イズを発生しやすい回路とを混載することが出来る半導
体装置を提供する事である。

［発明の構成コ（課題を解決するための手段）この発明では、上記課題を解決するために、それぞれに
入力保護回路を有する少なくとも第１゜第２の回路と、
これらの回路にそれぞれ電源電位およびグランド電位を
供給するための電源パッドおよびグランドパッドと、前
記各回路に信号を入力するための信号パッドとを設けた
半導体装置において、前記電源パッドおよびゲランドパ
・ラドを複数に分類し、分類された各電源パッドを他の
電源パッドに少なくとも一つの保護回路を介在させて接
続するとともに、同一回路上のグランドパッドに少なく
とも一つの保護回路を介在させて接続し、さらに分類さ
れた各グランドパッドを他のグランドパッドに少なくと
も一つの保護回路を介在させて接続するとともに同一回
路上の電源、＜ラドに少なくとも一つの保護回路を介在
させて接続したことことを要旨とする。

（作用）例えば第２の回路からノイズが発生した場合、このノイ
ズは保護回路の働きによって第１の回路には伝達されず
、したがって第１の回路は第２の回路で発生したノイズ
の影響を受けない。また、例えば静電気により、第１の
回路の信号パッドと第２の回路の電源パッドまたはゲラ
ンドパ・ラド間に高電圧がかかった場合には、電荷は、
第１の回路内の入力保護回路と各電源パッド間またはグ
ランドパッド間に配置された保護回路を通して放電され
るので、各回路内のトランジスタには高電圧が印加され
ず、これを静電破壊から守ることが出来る。さらに、電
源パッド間、グランドパッド間、および異なる回路の電
源パッドとゲランドパ、ラド間に高電圧がかかった場合
も、両パッド間に存在する保護回路を通して放電される
ので、両回路内のトランジスタには高電圧が印加されず
、これを静電破壊から守ることが出来る。したがって、
この発明によれば、ノイズに弱い回路とノイズを発生し
やすい回路を混載することが可能で、かつ静電破壊にも
強い半導体装置を得ることができる。

（実施例）以下、この発明の実施例を図面を用いて説明する。なお
、以下の説明中、第７図、第８図に示した従来装置の構
成要素と共通の要素には、同一の符号を使用し、詳細な
説明を省略する。

第１図は、この発明の第１の実施例にかかる半導体装置
の概略図である。この装置は、図示するように、第７図
に示した実施例と同様、第１．第２の回路２．３の各電
源間、および各グランド間を金属の配線１１．１２によ
って共通に接続した構成を有している。また、回路２，
３とも、通常の構成に従って、入力保護回路を内蔵して
いるものとする。

しかしながらこの装置は、従来例とは異なって、各配線
１１．１２上、すなわち各電源パッド７゜９間と各グラ
ンドパッド８．１０間にそれぞれ保護回路１４．１４を
挿入し、さらに各回路の電源とグランド間、すなわちパ
ッド７．８問およびパッド９．１０間に保護回路１５．
１５を挿入したことを特徴としている。

またこれら各保護回路１４．１５は、例えば、フィール
ドトランジスタや通常の状態ではオフの状態を維持する
トランジスタで構成され、回路が通常の動作を行ってい
る間はオフであるが、高電圧の印加によって導通ずる特
性を有している。

次に、上記実施例装置の動作を説明する。

今、第２の回路３からノイズが発生した場合について考
える。この場合、回路３から発生したノイズは、保護回
路１４の働きによって、電源配線１１、クランド配線１
２を介して回路２に伝達されることはない。これは、保
護回路１４を構成するフィールドトランジスタや通常状
態でオフのトランジスタが、通常動作の範囲では電気的
に開放状態にあるためである。したがって、第１の回路
２がノイズに弱い回路であっても、ノイズを発生しやす
い回路３からのノイズの影響を受けず、ノイズによる誤
動作を生しない。

次に、静電気により、第１の回路２の信号パッド４と第
２の回路３の電源パッド９またはグランドパッド１０間
に高電圧がかかった場合を考える。

この場合、電荷は第１の回路２内にある入力保護回路お
よび保護回路１４を通って、電源パッド９またはグラン
ドパッド１０に放電される。したがって、第１の回路２
内のトランジスタおよび第１の回路と第２の回路間の信
号線６に接続される第２の回路３内のトランジスタには
高電圧が印加されず、これらのトランジスタを静電破壊
から守ることができる。同様に、第２の回路３の信号パ
ッド５と第１の回路２の電源パッド７またはグランドパ
ッド８間に高電圧が加わっても、第２の回路３内にある
入力保護回路、および保護回路１４を通って電荷が電源
パッド７またはグランドパッド８に放電されるので、第
１の回路２内のトランジスタは静電破壊から守られる。

また、電源パッド７．９間、クランドパッド８，１０間
、あるいは分離された電源パッドとグランドパッド間（
バンド７とパッド１０およびパッド９とパッド８間）に
高電圧がかかった場合にも、保護回路１４．１５を通し
て放電が行われるため、第１の回路２、第２の回路３の
トランジスタに直接高電圧がかかることはなく、これら
を放電破壊から守ることが出来る。

第１図に示す装置は、以上のように、電源およびグラン
ドピンに対する静電破壊に強く、かつノイズを発生しや
すい回路とノイズに弱い回路を混載しても誤動作を生じ
ない。

第２図に、この発明の第２の実施例にかかる半導体装置
の概略図を示す。この実施例では、第１の実施例におけ
る保護回路１４に代わって抵抗素子１６．１６を、パッ
ド７．９間、およびパッド８．１０間に挿入したことを
特徴としている。

この実施例の場合も、第１図に示した第１の実施例の場
合と実質的に同様な効果を示す。すなわち、まずノイズ
の伝達について考えると、第２の回路３から発生したノ
イズは抵抗素子１６を介して第１の回路２に伝達される
が、この時通常では第１の回路２の電源、およびグラン
ドには数１００ｐＦかそれ以上の容量がついているので
、この容量と抵抗素子１６によるＲＣ遅延により、ノイ
ズは減衰して第１の回路２に伝わる。いま、抵抗値が１
Ω以上あれば、数１００ｐ秒から数ナノ秒のＲＣ時定数
となり、第１の回路２が誤動作しない程度にまでノイズ
を減衰することができる。つまり、抵抗素子１６は第１
の回路２と第２の回路３間でのノイズフィルタとして働
くもので、抵抗の値を調節することによってこのノイズ
フィルタの効果を調節し、第１の回路と第２の回路間の
ノイズの伝わりを防止する。

この場合、電荷は第１の回路２内の入力保護回路および
抵抗１６を通って、電源パッド９またはグランドパッド
１０に放電されるので、第１の回路２内のトランジスタ
および回路２．３間の信号線６に接続するトランジスタ
には高電圧はかからず、これらを静電破壊から守ること
ができる。第２の回路３の信号パッド５と第１の回路２
の電源パッド７またはグランドパッド８間に高電圧がか
かった場合にも、同様に、電荷は第２の回路３内の人力
保護回路および抵抗１６を介して電源パッド７あるいは
グランドパッド８に放電されるので、第１の回路２およ
び第２の回路３内のトランジスタには高電圧はかからず
、これらを静電破壊から守ることができる。なお、放電
を速やかに行うためには、抵抗素子１６の値は１００Ω
以下が好ましい。

また、電源パッド７．９間、グランドパッド８゜１０間
、あるいは分離された電源パッドとグランドパッド間（
パッド７とパッド１０およびパッド９とパッド８間）に
高電圧がかかった場合にも、電荷は保護回路１５および
抵抗素子１６を介して放電されるため、回路２または３
内のトランジスタに直接高電圧が加わることはなく、こ
れらを放電破壊から守ることができる。

以上のように、この第２の実施例装置もまた、電源およ
びグランドビンに対する静電破壊に強く、かつノイズを
発生しやすい回路とノイズに弱い回路を混載しても誤動
作を生じない。なお、抵抗素子は、フィールドトランジ
スタ等からなる保護回路に比べてより小面積で形成する
ことができるので、この実施例の装置は、第１の実施例
の装置に比べてより小さいチップ面積で実現が可能であ
ると言う利点を有している。また、抵抗素子の値は、上
述したよように、１Ω以上１００Ω以下が適当である。

第３図に、この発明の第３の実施例にかかる半導体装置
の概略を示す。この実施例では、第１図に示した第１の
実施例に対してさらに、分離された電源パッドとグラン
ドパッド間（パッド７とパッド１０間、およびパッド８
とパッド９間）に保護回路１７．１７を追加して挿入し
たことを特徴としている。

この装置では、分離された電源パッドとグランドパッド
間（パッド７とパッド１０間、およびパッド８とパッド
９間）に高電圧かかかった場合、保護回路１７−個で、
放電バスを形成することができるので、第１の実施例に
比べてより速やかに放電を行うことができ、静電破壊に
対してより強くなる。なお、第１の実施例では、保護回
路１４と１５の２個によって放電バスを形成している。

第４図に、この発明の第４の実施例にかかる半導体装置
の概略を示す。この実施例では、上記第２の実施例に対
して、さらに分離された電源パッドとグランドパッド間
（パッド７とパッド１０間、およびパッド８とパッド９
間）に、第３の実施例と同様に保護回路１７．１７を追
加した構成を特徴としている。この保護回路１７．１７
によって、上述した第３の実施例の場合と同様の効果を
得ることができる。

第５図は、この発明の第５の実施例にかかる半導体装置
の概略を示す図である。この実施例では、第１．第２の
回路２，３に対してさらに第３の回路１８を設け、この
回路の電源パッド１９、グランドパッド２０を、第１．
第２の回路２，３の各パッドとともに３種類に分類し、
分類された電源パッド、グランドパッドの全組合せに対
して保護回路１４．１５を設けた構成を特徴としている
。

なお２１は、第３の回路１８に対する信号パッドを示す
。このような構成にすることによって、上記第３の実施
例と同様の理由により、ノイズに強くかつ静電破壊に対
しても強い半導体装置を実現することができる。

第６図は、この発明の第６の実施例にかかる半導体装置
の概略を示す図である。この実施例は、上記第５の実施
例の変形であって、第５の実施例における保護回路１４
に代わって、抵抗素子１６を挿入したことを特徴として
いる。このような構成により、上記第４の実施例の場合
と同様の理由により、ノイズに強く、かつ静電破壊にも
強い半導体装置を実現することができる。

［発明の効果］この発明によれば、以上のように、静電破壊に強い、か
つノイズを発生する回路とノイズに弱い回路を混載して
も誤動作をしない、複数の電源ビンおよびグランドビン
を有する半導体装置を得ることかできる。

【図面の簡単な説明】

第１図はこの発明に従う半導体装置の第１の実施例の概
略図、第２図はこの発明の第２の実施例の概略図、第３図はこ
の発明の第３の実施例の概略図、第４図はこの発明の第
４の実施例の概略図、第５図はこの発明の第５の実施例
の概略図、第６図はこの発明の第６の実施例の概略図、
第７図はこの発明の従来例を示す概略図、第８図はこの
発明の他の従来例を示す概略図である。１・・・チップ　　　　　　２・・・第１の回路３・・
・第２の回路　　　　４．５・・・信号パッド７．９・
・・電源パッド８．１０・・・グランドパッド

Claims

【特許請求の範囲】

（１）それぞれに入力保護回路を有する少なくとも第１
、第２の回路と、これらの回路にそれぞれ電源電位およ
びグランド電位を供給するための電源パッドおよびグラ
ンドパッドと、前記各回路に信号を入力するための信号
パッドとを設けた半導体装置において、前記電源パッドおよびグランドパッドを複数に分類し、
分類された各電源パッドを他の電源パッドに少なくとも
一つの保護回路を介在させて接続するとともに同一回路
上のグランドパッドに少なくとも一つの保護回路を介在
させて接続し、さらに分類された各グランドパッドを他
のグランドパッドに少なくとも一つの保護回路を介在さ
せて接続するとともに同一回路上の電源パッドに少なく
とも一つの保護回路を介在させて接続したことを特徴と
する半導体装置。
（２）前記保護回路はフィールドトランジスタまたは通
常状態でオフのトランジスタであることを特徴とする請
求項１に記載の半導体装置。
（３）前記分類された各電源パッド間、および各グラン
ドパッド間に配置された保護回路は、１Ω以上、１００
Ω以下の値を有する抵抗素子であることを特徴とする請
求項１に記載の半導体装置。
（４）前記保護回路はさらに、分類された各電源パッド
と各グランドパッドの全ての組合せにおいて、その間に
配置されていることを特徴とする請求項１に記載の半導
体装置。