JPH0465867A

JPH0465867A - 半導体装置

Info

Publication number: JPH0465867A
Application number: JP2177473A
Authority: JP
Inventors: Kazutaka Nogami; 一孝野上; Tetsuya Iizuka; 飯塚　哲哉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-07-06
Filing date: 1990-07-06
Publication date: 1992-03-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は複数の回路を備えた半導体装置に関するもの
で、特に各回路に別個に、例えば電源電位、グランド電
位等を供給するための複数のピンを設けた半導体装置に
関する。

（従来の技術）複数の電源ピン、グランドピンを有する従来の半導体装
置、例えばＬＳＩ（大規模集積回路）装置では、内部回
路を静電破壊から守るために、複数の電源ピン、グラン
ドピンをそれぞれ金属配線層て共通に接続するか、ある
いはノイズの影響による誤動作を防ぐためにノイズを発
生する回路（例えば出力回路）の電源ピン、グランドピ
ンを他の回路の電源ピン、グランドピンから分離する構
成とするか、のいずれかの構成を取っていた。

第３図は、上記複数の電源ピン、グランドピンを金属配
線層で接続した場合の構成を示す図である。図において
、１は半導体チップ、２はノイズに弱い第１の回路、３
はノイズを発生しゃすい第２の回路を示し、さらに４，
５は各回路の信号パッド、６は各回路２．３間の信号線
を示す。また７は第１の回路２の電源パッド、８はグラ
ンドパッドであり、さらに９は第２の回路３の電源パッ
ド、１０はグランドパッドを示す。なお、図示はしてい
ないが、各パッドにはピンが接続′され、半導体装置の
外部への入出力端子を構成する。また、１１は第１の回
路２と第２の回路３の電源ピン間を接続するための金属
配線、１２は回路２と回路３のグランドピン間を接続す
るための金属配線である。

図示のようにこの装置では、チップ１内部の電源、およ
びグランドが金属配線１１．１２によって共通に接続さ
れ、それぞれ電位Ｖｄｄ、Ｖｓｓに保たれている。従っ
て、静電気によってどのピンに高電圧がかかっても、各
回路に設けた入力保護回路（図示せず）によって放電す
る事ができ、内部回路を静電破壊から守ることが出来る
。

ところが、チップ内部に、電源またはグランドにノイズ
を発生する回路３（例えば出力回路）と、ノイズに弱い
回路２（例えば入力回路）が混在する場合、これらの回
路が電源とグランドを共有しているため、回路３で発生
する電源あるいはグランドのノイズが、ノイズに弱い回
路２に伝わり、これを誤動作させる。

第４図は、上記ノイズを発生する第２の回路３とノイズ
に弱い第１の回路２の電源およびグランドを分離して、
ノイズによる誤動作を防ぐことを目的とした半導体装置
の構成を示す図である。図示のように、ノイズを発生し
やすい回路３とノイズに弱い回路２の電源とグランドは
、それぞれ分離されていて、電源パッド７．９は電位Ｖ
ｄｄｌ。

Ｖｄｄ２に、グランドパッド８，１０は電位Ｖｓｓ　ｌ
、　　Ｖｓ　Ｓ　２に保たれている。従ってこの装置で
は、ノイズを発生する回路３からの電源、およびグラン
ドのノイズが、ノイズに弱い回路２の電源またはグラン
ドに伝わらず、回路２が誤動作することは無い。

ところが、第１．第２の回路２．３間では、電源および
グランドが共通でないので、回路３の電源パッド９ある
いはグランドパッド１０と回路２の信号パッド４との間
に高電圧がかかった場合には、回路２あるいは回路３に
備えられている入力保護回路では放電出来ないため、回
路２，３間で信号線６を介して回路２あるいは回路３の
内部トランジスタに直接高電圧が印加され、その結果ト
ランジスタが破壊されてしまう。また、回路３の信号パ
ッド５と回路２のパッド７あるいは８間に高電圧が印加
された場合も同様の現象が起こり、回路２．３内のトラ
ンジスタが破壊される。

（発明が解決しようとする課題）以上のように、複数の電源ピンとグランドピンを有する
従来の半導体装置では、静電破壊に強いか、あるいはノ
イズに強いか、のいずれかの構成を取っており、両者に
強い半導体装置を得ることは出来なかった。

本発明は、上記の点に関してなされたもので、その目的
は、静電破壊にも強く、しかもノイズに、弱い回路とノ
イズを発生しやすい回路を混載することが出来る半導体
装置を提供する事である。

［発明の構成］（課題を解決するための手段）本発明では、上記課題を解決するために、それぞれに入
力保護回路を有する少なくとも第１゜第２の回路と、こ
れらの回路に別個に少なくとも第１の電位を供給するピ
ンとを設けた半導体装置において、上記第１．第２の回
路に第１の電位を供給するための異なるピン間を抵抗素
子を介して接続したことを特徴としている。

（作用）例えば第１の回路の信号ピンと第２の回路の電源ピンあ
るいはクランドピン間に高電圧がかかった場合には、第
１の回路と第２の回路の接続された電源ピンあるいはグ
ランドピンを介して電荷が放電されるので、回路内の素
子は静電破壊されることがない。さらに、例えば第２の
回路で発生したノイズは、第１．第２の回路の接続され
た電源ピンあるいはグランドピン間で、抵抗素子と回路
１の電源およびグランド間に存在する容量によってＲＣ
遅延を生し、第１の回路が誤動作しない程度にまで減衰
する。従って、第１の回路は、第２の回路で生じたノイ
ズの影響を受けず、誤動作を生しない。この結果、静電
破壊に強くかつノイズに強い半導体装置を得ることが出
来る。

（実施例）以下に、この発明の実施例を図面を用いて詳細に説明す
る。

第１図は、この発明の一実施例にかかる半導体装置の構
成を示す概略図である。

図示するように、半導体チップ２１には、ノイズに弱い
第１の回路２２と、ノイズを発生する第２の回路２３と
が混載されている。２４は、回路２２の信号バット、２
５は回路２３の信号パ１．ト、２６は回路２２と回路２
３間の信号線である。また、回路２２は電源パッド２７
、グランドパッド２８を備え、回路２３も同様に電源パ
ット２９、グランドパッド３０を備えている。この実施
例の装置では、さらに異なる２つの電源Ｖｄｄｌ、Ｖｄ
ｄ２間、およびグランドＶｓｓｌ、Ｖｓｓ２間が、抵抗
素子３１によって接続された構成である。

次に、上記実施例装置の動作について説明する。

先ず、第２の回路２３からノイズが発生した場合につい
て考える。回路２３から発生したノイズは抵抗素子３１
を介して回路２２に伝わる。ところが、一般に第１の回
路２２の電源、およびグランドには数１００ｐＦか、そ
れ以上の容量がついているため、この容量と抵抗素子に
よるＲＣ遅延により、ノイズが減衰する。抵抗値が１Ω
以上あれば、数１００ピコ秒から、数ナノ秒のＲＣ時定
数となり、これによって回路２２が誤動作を生しない程
度にまてノイズを減衰てきる。つまり、抵抗素子３１が
、回路２２と２３間のノイズフィルタとして働くことに
なり、これによって第１の回路２２は第２の回路２３で
発生したノイズの影響を受けない。なお、ノイズフィル
タの効果は、抵抗の値で調節することができる。

次に、静電気により回路２２の信号バ・ソド２４と回路
２３の電源パッド２９、あるいはグランドパッド３０間
に高電圧が掛かった場合を考える。

この場合、電荷が回路２２内にある入力保護回路、およ
び抵抗３１を通って電源パッド２９またはグランドパッ
ド３０に放電される。従って、回路２２内のトランジス
タ、および回路２２と回路２３間の信号線２６に接続さ
れた回路２３内のトランジスタには高電圧はかからず、
静電破壊からこれらのトランジスタを守ることが出来る
。回路２３の信号パッド２５と回路２２の電源パッド２
７またはグランドパッド２８間に高電圧が加わった場合
にも、回路２３内にある入力保護回路、および抵抗３１
を通って電荷が、電源パッド２７、またはグランドパッ
ド２８に放電され、回路２２内のトランジスタを静電破
壊から守ることか出来る。

なお、放電を速やかに行うためには、抵抗値は１００Ω
以下であるほうが良い。

以上のように、上記半導体装置では、複数の電源ピン、
グランドピンを有しているが、静電破壊にも強く、しか
もノイズに対するフィルタ効果をも備えている。従って
、ノイズに弱い回路とノイズを発生しやすい回路を混載
した場合でも、誤動作を生しないので、両者を混載した
任意の半導体装置を得ることか出来る。

なお、上記実施例の抵抗値は、説明したように１Ω以上
１００Ω以下が適当である。

また、基板電位が、電源電位、あるいはグランドである
場合は、必ずしも電源、グランド両方ともに抵抗素子を
用いる必要は無い。これは、回路２２と回路２３の基板
電位に接続された方のピン同士は、基板を介して互いに
接続されているからである。従って、基板電位が電源電
位かグランド電位である場合には、基板電位とは異なる
電位のピン同士の間に抵抗素子を挿入すれば良い。

第２図は、この発明の第２の実施例を示す図である。こ
の実施例では、チップ上に第１の回路２２、第２の回路
２３、および第３の回路４０を設けている。この場合は
、第１．第２．第３の回路２２．２３．４０の電源パッ
ド２７，２９．４１間のあらゆる組合せに対して抵抗素
子３１を接続し、さらに第１．第２．第３の回路２２，
２３゜４０のグランドパッド２８．３０．４２間のあら
ゆる組合せに対して抵抗素子３１を接続した構成である
。このようにすることにより、第１の回路２２の信号パ
ッド２４、第２の回路２３の信号パッド２５、および第
３の回路４０の信号パッド４３と、各電源、クランド間
のあらゆる組合せに対してかかった高電圧を、回路内部
のトランジスタを破壊することなく放電することができ
る。さらに、第１の回路２２、第２の回路２３、および
第３の回路４０間相互のノイズの影響もＲＣ遅延による
フィルタ効果によって抑制することができる。

なお、第２図において４３は第３の回路４０の信号バッ
ト、４４は第２および第３の回路間の信号線、４５は第
１および第３の回路間の信号線をそれぞれ示している。

［発明の効果］以上、実施例を挙げて詳述したように、この発明によれ
ば、静電破壊に強く、しかもノイズに弱い回路とノイズ
を発生しやすい回路を混載する二とか可能な、優れた半
導体装置を得ることかできる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例にかかる半導体装置の
概略図、第２図は、本発明の第２の実施例にかかる半導体装置の
概略図、第３図、第４図は従来の半導体装置を示す概略図である
。２１・・・チップ　　　　　２２・・・第１の回路２３
・・・第２の回路　　　２４．２５・・・信号パッド２
７．２９・・・電源パッド２８．３０・・・グランドパッド３１・・・抵抗素子

Claims

【特許請求の範囲】

（１）それぞれに入力保護回路を有する少なくとも第１
、第２の回路と、これらの回路に別個に少なくとも第１
の電位を供給するピンとを設けた半導体装置において、上記第１、第２の回路に第１の電位を供給するための異
なるピン間を抵抗素子を介して接続したことを特徴とす
る半導体装置。
（２）上記第１、第２の回路には、それぞれ電源電位を
供給するためのピンと、グランドを供給する為のピンが
設けられ、第１、第２の回路に電源電位を供給する異な
るピン間を抵抗素子を介して接続するとともに、上記第
１、第２の回路にグランドを供給する異なるピン間を抵
抗素子を介して接続したことを特徴とする請求項１に記
載の半導体装置。
（３）上記抵抗素子の値は１Ω以上、１００Ω以下であ
ることを特徴とする請求項１に記載の半導体装置。
（４）少なくとも第１、第２、第３の回路を有する上記
半導体装置において、各回路のあらゆる組合せにおける
第１の電位を供給するピン間を抵抗素子を介して接続し
たことを特徴とする請求項１に記載の半導体装置。