JPH03195055A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03195055A JPH03195055A JP33535289A JP33535289A JPH03195055A JP H03195055 A JPH03195055 A JP H03195055A JP 33535289 A JP33535289 A JP 33535289A JP 33535289 A JP33535289 A JP 33535289A JP H03195055 A JPH03195055 A JP H03195055A
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- Japan
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- wiring
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- circuits
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- Pending
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- 239000004065 semiconductor Substances 0.000 title description 22
- 230000005611 electricity Effects 0.000 abstract description 17
- 230000003068 static effect Effects 0.000 abstract description 16
- 230000001681 protective effect Effects 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000006378 damage Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 241001580947 Adscita statices Species 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
複数の回路を同一チップ上に形成してなる半導体装置に
係り、特にその電源及びグランドの配線構造に関し、 グリッチやノイズ等の影響を抑えるために、電源配線又
はグランド配線の少なくともいずれか一方を共有しない
複数の回路を同一チップ上に形成してなる半導体装置に
おいて、各回路を静電破壊から保護することを目的とし
、 電源配線又はグランド配線の少なくともいずれか一方を
共有しない複数の回路を同一チップ上に形成してなる半
導体装置において、配線間に静電容量の小さい回路の電
源配線及びグランド配線の電圧変化を小さくするように
保護素子を設けたことを構成とした。
係り、特にその電源及びグランドの配線構造に関し、 グリッチやノイズ等の影響を抑えるために、電源配線又
はグランド配線の少なくともいずれか一方を共有しない
複数の回路を同一チップ上に形成してなる半導体装置に
おいて、各回路を静電破壊から保護することを目的とし
、 電源配線又はグランド配線の少なくともいずれか一方を
共有しない複数の回路を同一チップ上に形成してなる半
導体装置において、配線間に静電容量の小さい回路の電
源配線及びグランド配線の電圧変化を小さくするように
保護素子を設けたことを構成とした。
［産業上の利用分野］
本発明は複数の回路を同一チップ上に形成してなる半導
体装置に係り、特にその電源及びグランドの配線構造に
関するものである。
体装置に係り、特にその電源及びグランドの配線構造に
関するものである。
近年の半導体装置は、複数の回路を同一チップ上に形成
するといった高集積化が進む中で、入出力端子の数や種
類が増えている。又、半導体装置の多ビット化が進む一
方で、大電流ポートを内蔵する半導体装置も増えている
。そして、これらの回路から発生するグリッチやノイズ
が半導体装置内部の電源配線及びグランド配線に乗り、
回路の誤動作や他の出力端子におけるスパイクの原因と
なることを防止するために、電源配線及びグランド配線
を各回路毎に独立して設けた半導体装置が提案されてい
る。しかしながら、各回路毎に電源配線及びグランド配
線等を独立して設けた場合、回路によっては低電圧、低
容量となることから静電破壊に対する対策が要求される
。
するといった高集積化が進む中で、入出力端子の数や種
類が増えている。又、半導体装置の多ビット化が進む一
方で、大電流ポートを内蔵する半導体装置も増えている
。そして、これらの回路から発生するグリッチやノイズ
が半導体装置内部の電源配線及びグランド配線に乗り、
回路の誤動作や他の出力端子におけるスパイクの原因と
なることを防止するために、電源配線及びグランド配線
を各回路毎に独立して設けた半導体装置が提案されてい
る。しかしながら、各回路毎に電源配線及びグランド配
線等を独立して設けた場合、回路によっては低電圧、低
容量となることから静電破壊に対する対策が要求される
。
「従来の技術］
従来、半導体装置では、第２図に示すように同一チップ
２０上において、第１の回路Ａ及び第２の回路Ｂ等の複
数の回路が形成されている。それに伴って、複数設けら
れた入出力用の端子２１゜２２が同時に変化したり大電
流により駆動されたりして各端子２１．２２でグリッチ
やノイズが発生することがあった。そして、そのグリッ
チやノイズが電源端子２３やグランド端子２４に接続さ
れた電源配線２５及びグランド配線２６に乗り、各回路
Ａ、 Ｂの誤動作や他の端子２１．２２におけるスパ
イクの原因となっていた。
２０上において、第１の回路Ａ及び第２の回路Ｂ等の複
数の回路が形成されている。それに伴って、複数設けら
れた入出力用の端子２１゜２２が同時に変化したり大電
流により駆動されたりして各端子２１．２２でグリッチ
やノイズが発生することがあった。そして、そのグリッ
チやノイズが電源端子２３やグランド端子２４に接続さ
れた電源配線２５及びグランド配線２６に乗り、各回路
Ａ、 Ｂの誤動作や他の端子２１．２２におけるスパ
イクの原因となっていた。
そこで、この対策として、第３図に示すように、回路Ａ
の電源端子２３ａ及びその電源配線２５ａと回路Ｂの電
源端子２３ｂ及びその電源配線２５ｂとを別々に分離し
て設けると共に、同じく回路Ａのグランド端子２４ａ及
びそのグランド配線２６ａと回路Ｂのグランド端子２４
ｂ及びそのグランド配線２６ｂとを別々に分離して設け
た半導体装置が提案されている。
の電源端子２３ａ及びその電源配線２５ａと回路Ｂの電
源端子２３ｂ及びその電源配線２５ｂとを別々に分離し
て設けると共に、同じく回路Ａのグランド端子２４ａ及
びそのグランド配線２６ａと回路Ｂのグランド端子２４
ｂ及びそのグランド配線２６ｂとを別々に分離して設け
た半導体装置が提案されている。
［発明が解決しようとする課題］
しかしながら、前記のように各回路Ａ、Ｂ毎に電源配線
２５ａ、２５ｂ及びグランド配線２６ａ。
２５ａ、２５ｂ及びグランド配線２６ａ。
２６ｂを独立して設けた半導体装置では、グリッチやノ
イズの対策としては効果があるが、静電破壊に弱いとい
う問題があった。これは、各回路Ａ。
イズの対策としては効果があるが、静電破壊に弱いとい
う問題があった。これは、各回路Ａ。
Ｂが電源端子２３ａ、２３ｂ及びグランド端子２４ａ、
２４ｂからみるとそれぞれ独立しているために、個々の
回路Ａ、Ｂの静電容量が小さくなることに起因している
。その結果、静電容量の小さい回路では、静電ストレス
が印加された場合にその静電気を吸収することができず
、ゲート酸化膜等の弱い部分を破壊するという現象を引
き起こしていた。
２４ｂからみるとそれぞれ独立しているために、個々の
回路Ａ、Ｂの静電容量が小さくなることに起因している
。その結果、静電容量の小さい回路では、静電ストレス
が印加された場合にその静電気を吸収することができず
、ゲート酸化膜等の弱い部分を破壊するという現象を引
き起こしていた。
本発明は前述した事情に鑑みてなされたものであって、
その目的は、グリッチやノイズ等の影響を抑えるために
、電源配線又はグランド配線の少なくともいずれか一方
を共有しない複数の回路を同一チップ上に形成してなる
半導体装置において、各回路を静電破壊から保護するこ
とが可能な半導体装置を提供することにある。
その目的は、グリッチやノイズ等の影響を抑えるために
、電源配線又はグランド配線の少なくともいずれか一方
を共有しない複数の回路を同一チップ上に形成してなる
半導体装置において、各回路を静電破壊から保護するこ
とが可能な半導体装置を提供することにある。
［課題を解決するための手段］
本発明は上記の目的を達成するために、電源配線又はグ
ランド配線の少なくともいずれか一方を共有しない複数
の回路を同一チップ上に形成してなる半導体装置におい
て、配線間に静電容量の小さい回路の電源配線及びグラ
ンド配線の電圧変化を小さくするように保護素子を設け
ている。
ランド配線の少なくともいずれか一方を共有しない複数
の回路を同一チップ上に形成してなる半導体装置におい
て、配線間に静電容量の小さい回路の電源配線及びグラ
ンド配線の電圧変化を小さくするように保護素子を設け
ている。
［作用］
上記の構成によれば、配線間に保護素子を設けているの
で、各回路が静電印加された場合に、静電容量の小さい
回路側の配線から静電容量の大きい回路側の配線へと保
護素子を介して静電気が流され、静電容量の大きい回路
側でその静電気を吸収する。その結果、静電容量の小さ
い回路側が静電破壊から保護される。
で、各回路が静電印加された場合に、静電容量の小さい
回路側の配線から静電容量の大きい回路側の配線へと保
護素子を介して静電気が流され、静電容量の大きい回路
側でその静電気を吸収する。その結果、静電容量の小さ
い回路側が静電破壊から保護される。
［実施例］
以下、本発明を具体化した一実施例を第１図に基づいて
詳細に説明する。
詳細に説明する。
この半導体装置は複数の回路として、第１の回路Ａ及び
第２の回路Ｂの２つの回路を同一のチップｌ上に形成し
てなり、各回路Ａ、Ｂには配線２及び配線３を介して入
出力用の端子４及び端子５がそれぞれ設けられている。
第２の回路Ｂの２つの回路を同一のチップｌ上に形成し
てなり、各回路Ａ、Ｂには配線２及び配線３を介して入
出力用の端子４及び端子５がそれぞれ設けられている。
第１の回路Ａは、例えばクロック、ジェネレータ等の回
路であって、グリッチやノイズ等の影響を防ぐために第
２の回路Ｂに対して別の電源にする必要がある回路であ
る。そのために、第１の回路Ａ及び第２の回路Ｂは電源
配線及びグランド配線をそれぞれ共有しない独立した回
路となっている。
路であって、グリッチやノイズ等の影響を防ぐために第
２の回路Ｂに対して別の電源にする必要がある回路であ
る。そのために、第１の回路Ａ及び第２の回路Ｂは電源
配線及びグランド配線をそれぞれ共有しない独立した回
路となっている。
即ち、第１の回路Ａは電源配線６を介して電源端子７に
接続されると共に、グランド配線８を介してグランド端
子９に接続されている。又、第２の回路Ｂは電源配線１
０を介して電源端子１１に接続されると共に、グランド
配線１２を介してグランド端子１３に接続されている。
接続されると共に、グランド配線８を介してグランド端
子９に接続されている。又、第２の回路Ｂは電源配線１
０を介して電源端子１１に接続されると共に、グランド
配線１２を介してグランド端子１３に接続されている。
この実施例では、第２の回路Ｂの静電容量が第１の回路
Ａのそれよりも大きなものになっており、静電容量の小
さい第１の回路Ａの電源配線６及びグランド配線８の電
圧変化を小さくするように保護素子としての複数のダイ
オード１４，１５，１６．１７が設けられている。
Ａのそれよりも大きなものになっており、静電容量の小
さい第１の回路Ａの電源配線６及びグランド配線８の電
圧変化を小さくするように保護素子としての複数のダイ
オード１４，１５，１６．１７が設けられている。
即ち、第１の回路Ａの電源配線６と第２の回の電源配線
ＩＯとの間にダイオード１４が、正の静電気を電源配線
６から電源配線ｌＯへと流すように接続されている。又
、第１の回路Ａのグランド配線８と第２の回路Ｂのグラ
ンド配線１２との間にダイオード１５が、負の静電気を
グランド配線８からグランド配線１２へと流すように接
続されている。更に、第１の回路Ａのグランド配線８と
第２の回路Ｂの電源配線１０との間にもダイオード１６
が、正の静電気をグランド配線８から電源配線ｌＯへと
流すように接続されている。加えて、第１の回路Ａの電
源配線６と第２の回路Ｂのグランド配線１２との間にも
ダイオード１７が、負の静電気を電源配線６からグラン
ド配線１２へと流すように接続されている。
ＩＯとの間にダイオード１４が、正の静電気を電源配線
６から電源配線ｌＯへと流すように接続されている。又
、第１の回路Ａのグランド配線８と第２の回路Ｂのグラ
ンド配線１２との間にダイオード１５が、負の静電気を
グランド配線８からグランド配線１２へと流すように接
続されている。更に、第１の回路Ａのグランド配線８と
第２の回路Ｂの電源配線１０との間にもダイオード１６
が、正の静電気をグランド配線８から電源配線ｌＯへと
流すように接続されている。加えて、第１の回路Ａの電
源配線６と第２の回路Ｂのグランド配線１２との間にも
ダイオード１７が、負の静電気を電源配線６からグラン
ド配線１２へと流すように接続されている。
さて、このように構成された半導体装置では、第１の回
路Ａの電源端子７及びグランド端子９に静電気が加えら
れた場合、同回路Ａの電源配線６及びグランド配線８か
ら各ダイオード１４〜１７を介して第２の回路Ｂの電源
配線ｌＯ及びグランド配線１２へと静電気が流れる。つ
まり、静電容量の小さい第１の回路Ａから静電容量の大
きい第２の回路Ｂへと静電気を逃がして第２の回路Ｂで
静電気を吸収させ、第１の回路Ａを静電破壊から保護す
ることができる。
路Ａの電源端子７及びグランド端子９に静電気が加えら
れた場合、同回路Ａの電源配線６及びグランド配線８か
ら各ダイオード１４〜１７を介して第２の回路Ｂの電源
配線ｌＯ及びグランド配線１２へと静電気が流れる。つ
まり、静電容量の小さい第１の回路Ａから静電容量の大
きい第２の回路Ｂへと静電気を逃がして第２の回路Ｂで
静電気を吸収させ、第１の回路Ａを静電破壊から保護す
ることができる。
又、第１の回路Ａの端子４に静電気が加えられた場合に
も、各ダイオード１４〜１７を介して第２の回路Ｂ側へ
静電気を逃がすことができ、第１の回路Ａを静電破壊か
ら保護することができる。
も、各ダイオード１４〜１７を介して第２の回路Ｂ側へ
静電気を逃がすことができ、第１の回路Ａを静電破壊か
ら保護することができる。
尚、本発明は前記実施例に限定されるものではなく、前
記実施例では、各回路Ａ、 Ｈのそれぞれに独立した電
源配線６．ＩＯ及びグランド配線８゜１２をそれぞれ設
けて各配線６． １０． ８． １２の間に各ダイオー
ド１４〜１７を設けたが、電源配線又はグランド配線の
いずれか一方を共通の配線とし他方を異なる配線として
、その異なる配線間に保護素子としてのダイオードを設
けてもよい。
記実施例では、各回路Ａ、 Ｈのそれぞれに独立した電
源配線６．ＩＯ及びグランド配線８゜１２をそれぞれ設
けて各配線６． １０． ８． １２の間に各ダイオー
ド１４〜１７を設けたが、電源配線又はグランド配線の
いずれか一方を共通の配線とし他方を異なる配線として
、その異なる配線間に保護素子としてのダイオードを設
けてもよい。
又、前記実施例では、第１の回路Ａ及び第２の回路Ｂの
２つの回路を設けたものに具体化したが、３つ以上の数
の回路を設けたものに具体化してもよい。更に、前記実
施例では、電源配線６．１０及びグランド配線８，１２
のそれぞれに保護素子としてのダイオード１４〜１７を
設けたが、電源配線６，１０、或いはグランド配線８，
１２のみに保護素子としてのダイオードを設けてもよい
。
２つの回路を設けたものに具体化したが、３つ以上の数
の回路を設けたものに具体化してもよい。更に、前記実
施例では、電源配線６．１０及びグランド配線８，１２
のそれぞれに保護素子としてのダイオード１４〜１７を
設けたが、電源配線６，１０、或いはグランド配線８，
１２のみに保護素子としてのダイオードを設けてもよい
。
［発明の効果］
以上詳述したように本発明によれば、グリッチやノイズ
等の影響を抑えるために電源配線又はグランド配線の少
なくともいずれか一方を共有しない複数の回路を同一チ
ップ上に形成してなる半導体装置において、各回路を静
電破壊から保護することができるという優れた効果を発
揮する。
等の影響を抑えるために電源配線又はグランド配線の少
なくともいずれか一方を共有しない複数の回路を同一チ
ップ上に形成してなる半導体装置において、各回路を静
電破壊から保護することができるという優れた効果を発
揮する。
第１図は本発明の一実施例における半導体装置を示す回
路図、 第２図は従来例において各回路共通の電源配線及びグラ
ンド配線を設けた半導体装置を示す回路図、 第３図は従来例において各回路の電源配線及びグランド
配線を別々に設けた半導体装置を示す回路図である。 図において、 ■はチップ、 ６．１０は電源配線、 ８．１２はグランド配線、 １４〜１７は保護素子としてのダイオード、Ａは第１の
回路、 Ｂは第２の回路である。 第１図
路図、 第２図は従来例において各回路共通の電源配線及びグラ
ンド配線を設けた半導体装置を示す回路図、 第３図は従来例において各回路の電源配線及びグランド
配線を別々に設けた半導体装置を示す回路図である。 図において、 ■はチップ、 ６．１０は電源配線、 ８．１２はグランド配線、 １４〜１７は保護素子としてのダイオード、Ａは第１の
回路、 Ｂは第２の回路である。 第１図
Claims (1)
- 【特許請求の範囲】 電源配線（６、１０）又はグランド配線（８、１２）の
少なくともいずれか一方を共有しない複数の回路（Ａ、
Ｂ）を同一チップ（１）上に形成してなる半導体装置に
おいて、 前記配線（６、１０、８、１２）間に静電容量の小さい
前記回路（Ａ）の前記電源配線（６）及び前記グランド
配線（８）の電圧変化を小さくするように保護素子（１
４〜１７）を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33535289A JPH03195055A (ja) | 1989-12-25 | 1989-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33535289A JPH03195055A (ja) | 1989-12-25 | 1989-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03195055A true JPH03195055A (ja) | 1991-08-26 |
Family
ID=18287569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33535289A Pending JPH03195055A (ja) | 1989-12-25 | 1989-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03195055A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6367061B1 (en) | 1996-09-11 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and manufacturing method therefor, semiconductor macro cell and automatic layout method therefor, and mask processing method |
| JP2004193475A (ja) * | 2002-12-13 | 2004-07-08 | Ricoh Co Ltd | 電源用ｉｃ及びその電源用ｉｃを使用した通信装置 |
| JP2009123919A (ja) * | 2007-11-15 | 2009-06-04 | Sanyo Electric Co Ltd | 半導体集積回路 |
-
1989
- 1989-12-25 JP JP33535289A patent/JPH03195055A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6367061B1 (en) | 1996-09-11 | 2002-04-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and manufacturing method therefor, semiconductor macro cell and automatic layout method therefor, and mask processing method |
| JP2004193475A (ja) * | 2002-12-13 | 2004-07-08 | Ricoh Co Ltd | 電源用ｉｃ及びその電源用ｉｃを使用した通信装置 |
| JP4499985B2 (ja) * | 2002-12-13 | 2010-07-14 | 株式会社リコー | 電源用ｉｃ及びその電源用ｉｃを使用した通信装置 |
| US7856253B2 (en) | 2002-12-13 | 2010-12-21 | Ricoh Company, Ltd. | Power supply IC having switching regulator and series regulator |
| JP2009123919A (ja) * | 2007-11-15 | 2009-06-04 | Sanyo Electric Co Ltd | 半導体集積回路 |
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