JP3383613B2

JP3383613B2 - 半導体集積回路装置

Info

Publication number: JP3383613B2
Application number: JP21312399A
Authority: JP
Inventors: 則秋平賀
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-07-28
Filing date: 1999-07-28
Publication date: 2003-03-04
Anticipated expiration: 2019-07-28
Also published as: JP2001044364A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電源電圧を異に
する複数組の入出力回路および内部回路に加えてそのよ
うな幾つかの内部回路で同じ外部信号を入力等するため
に信号配線および分岐配線も設けられている半導体集積
回路装置に関し、詳しくは、そのような内部回路におい
て能動素子からなる入力素子等を静電気の放電等による
破壊から保護する技術に関する。そのような半導体集積
回路装置としては、多機能のＬＳＩ（大規模集積回路装
置）や，デジタル・アナログ混在ＬＳＩ，マルチ電源の
デジタルＬＳＩなどが挙げられる。

【０００２】

【従来の技術】素子数の多い半導体集積回路装置では、
周辺部から中央部へ順に外部接続端子と入出力回路と内
部回路とが配置されるとともに、外部接続端子から内部
回路に至る信号配線に対しては内部素子等の保護のため
に途中の入出力回路においてその信号配線と電源ライン
とに接続された一対の又は一組のダイオードやトランジ
スタ等の整流素子からなる第１保護回路が設けられてい
た。また、電源電圧を異にする複数組の入出力回路およ
び内部回路を持った半導体集積回路装置では、静電破壊
に対する対策として、上述の第１保護回路に加えて、信
号配線やその分岐配線にて繋がれている内部回路間にブ
ロック間保護回路を付設することも行われてきた。かか
るブロック間保護回路は、抵抗や，整流素子，ツェナー
ダイオード又は類似機能のトランジスタなどで構成さ
れ、供給される電源電圧の異なる電源ラインに対しても
接続される。そして、内部回路の微細化等に伴い内部素
子の耐圧が弱くなると、内部素子よりは個数の少ない入
力保護回路を大きくしたり、ブロック間保護回路を増や
したり更には大きくしたりして、静電破壊からの保護を
強化していた。

【０００３】

【発明が解決しようとする課題】しかしながら、内部回
路の微細化や高速化の進展により、ゲート耐圧等の内部
素子自体の耐力が低下し、そのうえ、内部回路内でも局
所的な電位差の緩和が間に合わなくなったり、同じ組の
電源ライン間でのサージノイズ伝搬の遅速も無視できな
くなってきた。このため、上述の従来手法を繰り返すだ
けでは十分な保護が得られない。特に、第１保護回路つ
きの信号配線から分岐して電源ラインの異なる他の内部
回路に至る分岐配線に関しては、第１保護回路による副
次的な保護では足りなくなって来た。そこで、かかる信
号配線および分岐配線を持った半導体集積回路装置につ
いて、静電破壊からの内部回路保護を強化する必要があ
る。この発明は、このような課題を解決するためになさ
れたものであり、静電破壊に強い半導体集積回路装置を
実現することを目的とする。

【０００４】

【課題を解決するための手段】このような課題を解決す
るために、請求項１の半導体集積回路装置にあっては、
外部接続端子から電源ラインの異なる複数組の入出力回
路および内部回路のうち何れか一の組における入出力回
路を経てこれと同じ組の内部回路に至る信号配線に対し
ては前記一の組の入出力回路において第１保護回路を設
けて前記一の組の内部回路を静電破壊から保護すること
に加えて、この信号配線から分岐して前記複数組のうち
何れか他の組における内部回路に至る分岐配線に関して
は、前記分岐配線が前記他の組の内部回路に至る前にそ
れと同じ組の入出力回路を経るようにしたうえでそこに
第２保護回路を設けるとともに、前記他の組の内部回路
にも第３保護回路を設けて、前記他の組の内部回路が静
電破壊から多段に保護されるようになっている。

【０００５】また、請求項２のものは、上記の半導体集
積回路装置であるが、前記第１，第２，第３保護回路の
うちそれに含まれている一部または全部の保護素子を電
源電圧の相違等のため前記信号配線や前記分岐配線など
に直接接続するのが困難なところには、該当入出力回路
又は該当内部回路の電源ラインには接続されているが何
れの信号配線からも切り離されている能動素子が導入さ
れていて、これが保護素子として働くようになってい
る。

【０００６】さらに、請求項３のものは、上記の半導体
集積回路装置であって、前記第３保護回路の保護対象の
素子が、これを挟むよう又は囲むように配置された複数
個の保護素子によって、周りから保護されるようになっ
ている。

【０００７】

【発明の実施の形態】本発明の半導体集積回路装置１の
具体的構成例を図１〜図３により説明する。これは（図
１参照）、ＣＯＭＳ構造の大規模集積回路をワンチップ
に形成したものであり、周辺部から中央部へ順にボンデ
ィングパッド等の外部接続端子２と外部信号入出力回路
と内部回路とが配置されるが、左右に分かれた内部回路
４Ａと内部回路４Ｂとで供給される電源電圧が異なり例
えば５Ｖ対３Ｖとなっているため、入出力回路３Ａと入
出力回路３Ｂも左右に分かれていて、入出力回路３Ａ及
び内部回路４Ａの組には一対の電源ライン８Ａ，９Ａが
引き回される一方、入出力回路３Ｂと内部回路４Ｂとの
組には別の一対の電源ライン８Ｂ，９Ｂが引き回されて
いる。

【０００８】多数の外部接続端子２も左右に分かれて各
組に割り当てられ、そのうちの高電源用端子５Ａには電
源ライン８Ａが接続され、接地用端子６Ａには電源ライ
ン９Ａが接続され、低電源用端子５Ｂには電源ライン８
Ｂが接続され、接地用端子６Ｂには電源ライン９Ｂが接
続されている。また、他の外部接続端子２は、それぞ
れ、適宜の外部信号入出力用に割り当てられ、入出力回
路を経てこれと同じ組の内部回路に至る信号配線に接続
される。例えば、入出力用端子７Ａに接続された信号配
線１４Ａは入出力回路３Ａを経てからこれと同じ組の内
部回路４Ａ内の内部素子１１Ａに至る。また、入出力用
端子７Ｂに接続された信号配線１４Ｂは入出力回路３Ｂ
を経てからこれと同じ組の内部回路４Ｂ内の内部素子１
１Ｂに至るようになっている。

【０００９】信号配線１４Ａに対しては、入出力回路３
Ａにおいて第１保護回路３ＡＡが設けられるとともに、
そこから分岐配線１５Ｂが分岐している。この分岐配線
１５Ｂは、分岐後、入出力回路３Ａ及び内部回路４Ａの
組から離れて延び、一旦、他の組における入出力回路３
Ｂを経てから、最終的には、これと同じ組の内部回路４
Ｂに至り、そこで入力素子１２Ｂに接続されている。こ
の分岐配線１５Ｂに対し、入出力回路３Ｂにおいては第
２保護回路１３Ｂが設けられるとともに、内部回路４Ｂ
においては入力素子１２Ｂのところに第３保護回路２３
〜２６が設けられる。

【００１０】同様に、信号配線１４Ｂに対しては入出力
回路３Ｂにおいて第１保護回路３ＢＢが設けられ、その
分岐配線１５Ａは、その入出力回路３Ｂ及び内部回路４
Ｂの組から離れ、他の組における入出力回路３Ａを経て
から同じ組の内部回路４Ａに至って入力素子１２Ａに接
続されている。この分岐配線１５Ａに対しては、入出力
回路３Ａにおいて第２保護回路１３Ａが設けられ、内部
回路４Ａにおいて入力素子１２Ａのところに第３保護回
路３３〜３６が設けられている。

【００１１】第１保護回路３ＡＡは（図３参照）、カソ
ードが電源ライン８Ａに接続されアノードが信号配線１
４Ａに接続されたダイオードＤ１と、カソードが信号配
線１４Ａに接続されアノードが電源ライン９Ａに接続さ
れたダイオードＤ２と、ソース及びゲートが電源ライン
８Ａに接続されドレインが電源ライン９Ａに接続された
ｐＭＯＳトランジスタである第１能動素子２１とを、近
接した状態で、具えている。第１保護回路３ＢＢも、電
源ライン８Ｂ，９Ｂ及び信号配線１４Ｂに対してそれぞ
れ同様に接続された同様のダイオードＤ４，Ｄ５及び第
１能動素子３１を近接状態で具えている。

【００１２】また、第２保護回路１３Ａは、カソードが
電源ライン８Ａに接続されアノードが分岐配線１５Ａに
接続されたダイオードＤ６と、カソードが分岐配線１５
Ａに接続されアノードが電源ライン９Ａに接続されたダ
イオードＤ７と、ソース及びゲートが電源ライン８Ａに
接続されドレインが電源ライン９Ａに接続されたｐＭＯ
Ｓトランジスタである第２能動素子３２とを、近接状態
で、具えている。第２保護回路１３Ｂも、電源ライン８
Ｂ，９Ｂ及び分岐配線１５Ｂに対してそれぞれ同様に接
続された同様のダイオードＤ３及び第２能動素子２２を
近接状態で具えているが、通常動作状態で分岐配線１５
Ｂの電圧が電源ライン８Ｂの電圧より高くなる可能性が
あるため、それらの間にはダイオードが設けられていな
い。

【００１３】さらに、入力素子１２Ａは、ドレインが互
いに接続された一対のトランジスタ１２ＡＰ，１２ＡＮ
からなり、そのトランジスタ１２ＡＰのソースは電源ラ
イン８Ａに接続されトランジスタ１２ＡＮのソースは電
源ライン９Ａに接続され何れのゲートも分岐配線１５Ａ
に接続されている。そして、この入力素子１２Ａに対す
る第３保護回路３３〜３６には、ソース及びゲートが電
源ライン８Ａに接続されドレインが分岐配線１５Ａに接
続されたｐＭＯＳトランジスタである第３能動素子３
３，３５に加えて、ソース及びゲートが電源ライン９Ａ
に接続されドレインが分岐配線１５Ａに接続されたｎＭ
ＯＳトランジスタである第３能動素子３３，３５も設け
られている。

【００１４】また、入力素子１２Ｂも、電源ライン８
Ｂ，９Ｂ及び分岐配線１５Ｂに対してそれぞれ同様に接
続された同様のトランジスタ対１２ＢＰ，１２ＢＮから
なり、この入力素子１２Ｂに対する第３保護回路２３〜
２６にも４個の第３能動素子３３，３４，３５，３６，
３７が設けられるが、ｎＭＯＳトランジスタからなる第
３能動素子２４，２６は、第３能動素子３４，３６同様
にソース及びゲートが電源ライン９Ｂに接続されドレイ
ンが分岐配線１５Ｂに接続されるのに対し、ｐＭＯＳト
ランジスタからなる第３能動素子２３，２５は、第３能
動素子３３，３５と異なり、通常動作状態での導通を回
避するために、ドレインが分岐配線１５Ｂで無く他の信
号配線でも無く電源ライン９Ｂに接続される。ソース及
びゲートは電源ライン８Ｂに接続されている。

【００１５】このように、第１保護回路３ＡＡ，３ＢＢ
に含まれている第１能動素子２１，３１と、第２保護回
路１３Ａ，１３Ｂに含まれている第２能動素子２２，３
２と、第３保護回路２３〜２６に含まれている第３能動
素子のうちｐＭＯＳトランジスタ２３，２５は、何れ
も、該当入出力回路又は該当内部回路の電源ラインには
接続されているが、分岐配線１５Ａ，１５Ｂを含めて何
れの信号配線にも接続されないで切り離された状態のも
のとなっている。

【００１６】さらに、第３保護回路に含まれている複数
個の保護素子にて保護対象の素子を両側から挟むように
するため、入力素子１２Ｂの近傍では、トランジスタ１
２ＢＰの左側にトランジスタ２３を配置し右側にトラン
ジスタ２５を配置するとともに、トランジスタ１２ＢＮ
の左側にはトランジスタ２４を配置し右側にはトランジ
スタ２６を配置する。同様に、入力素子１２Ａの近傍で
は、トランジスタ１２ＡＰの左側にトランジスタ３５を
配置し右側にトランジスタ３３を配置するとともに、ト
ランジスタ１２ＡＮの左側にはトランジスタ３６を配置
し右側にはトランジスタ３４を配置する。

【００１７】このような回路をシリコンウエハ等に作り
込むには、通常、各チップ毎に割り当てた内部回路４
Ａ，４Ｂの領域内に、能動素子用の微細な基本セルを縦
横に等ピッチで繰り返し並べて配置する。そうすること
で、半導体プロセスの前工程の途中までは、能動素子用
の基本セルが同一構造又は同様構造で規則的に配置され
た汎用性の高いウエハにしておく一方、アプリケーショ
ンに基づいて具体的に能動素子の割り付け等が決まると
適宜のメタル配線等を行うことで種々の要求に対して迅
速に応えられるからであるが、その際、基本セルとして
次のようなものが用いられる。

【００１８】例えばＣＭＯＳの基本セルは（図２参
照）、ｎＭＯＳ用セルとｐＭＯＳ用セルとからなり、ｎ
ＭＯＳ用セルは、ｐ型サブストレート（ｐ−Ｓｕｂ）に
列島状に点在させられ、それぞれにｎ型半導体領域・ゲ
ート酸化膜領域・ｎ型半導体領域が形成されれば足りる
が、図示のようにｎ型半導体領域・ゲート酸化膜領域・
ｎ型半導体領域・ゲート酸化膜領域・ｎ型半導体領域を
形成しておき、中央のｎ型半導体領域を共用することで
２個のｎＭＯＳトランジスタを作り込めるようにするこ
とも多い。また、ｐＭＯＳ用セルは、ｎ型ウェル領域
（ｎ−Ｗｅｌｌ）にやはり列島状に点在させられて、ｎ
ＭＯＳ用セルと一対一対応が採れるように配設されるの
が、それぞれ、ｎＭＯＳ用セルにおけるｎ型半導体領域
をｐ型半導体領域に置き換えたものとなっている。

【００１９】そして、各基本セルのゲート酸化膜領域上
にはゲート及びその引出部となる金属等の孤立パターン
が個々に形成され、さらに、適宜の絶縁層等を介在させ
た上から、金属層等の導電体層のパターン形成によっ
て、内部回路４Ａの一連のｐＭＯＳ用基本セル上には電
源ライン８Ａが形成され、内部回路４Ａの一連のｎＭＯ
Ｓ用基本セル上には電源ライン９Ａが形成され、内部回
路４Ｂの一連のｐＭＯＳ用基本セル上には電源ライン８
Ｂが形成され、内部回路４Ｂの一連のｎＭＯＳ用基本セ
ル上には電源ライン９Ｂが形成される。

【００２０】それから、具体的に能動素子の割り付けが
決まると、例えば内部回路４Ｂにおいて隣接する基本セ
ルに対して一対のトランジスタ１２ＡＰ，１２ＡＮが割
り付けられると、それぞれの左隣の基本セルに対して第
３能動素子２３，２４が割り付けられるとともに、それ
ぞれの右隣の基本セルに対して第３能動素子２５，２６
が割り付けられ、それらに付随する必要な配線もほぼ一
義的に定まる。すなわち、該当する各基本セルではセル
中央にＶＩＡホール等のコンタクトホール（図中の黒丸
を参照）を形成することで、トランジスタ１２ＢＰ，１
２ＢＮ，及び第３能動素子２３，２４，２５，２６のソ
ースがそれぞれ電源ライン８Ｂ，９Ｂに接続される。ま
た、各トランジスタのドレイン及びゲートは、メタル配
線（図中の太線を参照）によって、上述したような接続
が確立される。

【００２１】このような構成の半導体集積回路装置の場
合、ＭＯＳトランジスタ２１，２２，２３，２５，３
１，３２は、電源ライン対８Ａ＋９Ａ，８Ｂ＋９Ｂ間に
接続されているが、ソースとゲートとが接続されている
ので、通常の動作状態では、導通することが無く、電源
電圧に対してばかりか、入力素子１２Ａ，１２Ｂの動作
にも影響することが無い。ＭＯＳトランジスタ２４，２
６，３３，３４，３５，３６も、ドレインの接続先こそ
分岐配線１５Ａ，１５Ｂになっているが、同様に、通常
の動作状態では導通せず電源電圧や入力素子等の適正動
作を妨げ無い。

【００２２】もっとも、それらは、能動素子であるか
ら、ｐｎ接合等の能動領域には微小ではあるが寄生キャ
パシタンスを持っており、瞬間的なノイズ等は双方向に
流すことが或る程度までは可能である。さらに、この例
の基本セルに設けられた能動素子の場合（例えば図２
（ｂ）のｐＭＯＳトランジスタ２５を参照）、ドレイン
が異常に負側へ振れようとすると導通して働き出す寄生
ダイオード（２５ｄ）や、ドレインが異常に大きく正側
へ跳ねたときに導通して働き出す寄生トランジスタ（２
５ｔ）の存在も認められる。そして、通常の動作状態で
は有り得ない瞬時的なノイズが印加されたり、ソース・
ドレイン間の電圧が逆転したり異常に離れたりすると、
導通する。

【００２３】また、ダイオードＤ１〜Ｄ７も、電源ライ
ン８Ｂと分岐配線１５Ｂとの間からは除外されているの
で、やはり通常の動作状態では電源電圧や入力素子等の
適正動作を妨げ無い。そして、これらも、接続先の電源
電圧が逆転したり、信号電圧と電源電圧とが逆転したり
すると、導通する。

【００２４】そのため、例えば入出力用端子７Ａから入
ったＥＳＤサージ（ElectoroStaticDischarge；静電放
電）は、先ず、第１保護回路３ＡＡにおいて、ダイオー
ドＤ１，Ｄ２の導通により電源ライン８Ａ，９Ａに逃が
されるが、その際、一方の電源ラインに多く流れて片寄
りが生じると第１能動素子２１も導通して電源ライン８
Ａ，９Ａ間でも一様になるよう分散され、減衰する。次
に、分岐配線１５Ｂを伝って第２保護回路１３Ｂに至る
と、ダイオードＤ３の導通により電源ライン９Ｂに逃が
されるとともに、第２能動素子２２の導通により電源ラ
イン８Ｂにも分散されて、ここでも減衰する。

【００２５】それでも残ったＥＳＤサージは、分岐配線
１５Ｂを更に伝って入力素子１２Ｂのところに至るが、
そこでも、第３能動素子２４，２６によって電源ライン
９Ｂに逃がされるとともに、第３能動素子２３，２５の
導通により電源ライン８Ｂにも分散されて、さらに減衰
する。しかも、それが直ちにトランジスタ１２ＢＰ，１
２ＢＮのソースにも両側から伝搬することから、分岐配
線１５Ｂそしてトランジスタ１２ＢＰ，１２ＢＮのゲー
ト電位が大きく変化すると、それらのソース電位も速や
かに追随するかの如く同じ方に或る程度変化するので、
それらのゲート・ソース間電位差の拡がりは、一層抑制
される。

【００２６】こうして、電源系統の相違した入出力回路
３Ａを経てから入って来るため保護し難かった入力素子
１２Ｂも、静電破壊から確実に保護されることとなる。
なお、概ね同様にして、入力素子１２Ａも、多段の第１
保護回路３ＢＢと第２保護回路１３Ａと第３保護回路３
３〜３６とによって入出力用端子７Ｂ経由のＥＳＤサー
ジから保護されるが、こちらの方は、ダイオードＤ６の
存在や、第３能動素子３３，３６のドレイン接続先の相
違等により、分岐配線１５Ａと電源ライン８Ａとの電圧
逆転が直接的に緩和されるので、より確実に保護され
る。

【００２７】また、分岐配線１５Ａ，１５Ｂに接続され
ていない他の外部接続端子２に乗ったサージノイズが廻
り込んだりして、入力素子１２Ａ，１２Ｂの電源ライン
８Ａ，９Ａ，９Ａ，９Ｂの電圧が急変し、そこのトラン
ジスタ１２ＡＰ，１２ＡＮ，１２ＢＰ，１２ＢＮのソー
ス・ゲート間の電位差が拡がり始めたような場合にも、
その周囲の第３保護回路２３〜２６，３３〜３６によっ
て、少なくともそこ及びその近傍については迅速に、電
位差が分散・緩和される。そして、電位差のピークが抑
制されることとなる。こうして、何れの外部接続端子２
から入ったサージノイズに対しても、内部回路が静電破
壊から確実に保護されるのである。

【００２８】

【発明の効果】以上の説明から明らかなように、請求項
１の半導体集積回路装置にあっては、分岐配線の到達先
の内部回路をそこで保護するとともに途中の入出力回路
でも保護するようにしたことにより、別電源系の入出力
回路での副次的な保護に加えて、明示的・直接的な保護
も多段になされるので、静電破壊からの内部回路保護を
強化することができた。

【００２９】また、請求項２のものにあっては、信号配
線や分岐配線に直接接続しなくても保護し得るようにし
たことにより、信号配線や分岐配線を介して別電源系の
回路に繋がれた内部回路に関しても確実に保護回路を付
設することができるようになった。

【００３０】さらに、請求項３の半導体集積回路装置に
あっては、対象素子を周りから保護するようにしたこと
により、対象素子のところに局所的な電位差変動が生じ
てもこれがその周りへ分散されて電位差のピークが速や
かに緩和されるので、静電破壊からの内部回路保護を更
に強化することができた。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の主表面全体の概
要配置図である。

【図２】（ａ）は、内部回路における保護回路等のレイ
アウト図、（ｂ）は、その基本単位となる半導体領域お
よびゲートの縦断面斜視図である。

【図３】保護回路および直接関連する部分の回路図であ
る。

【符号の説明】

１…半導体集積回路装置、２…外部接続端子、３Ａ…入
出力回路、３ＡＡ…第１保護回路、３Ｂ…入出力回路、
３ＢＢ…第１保護回路、４Ａ…内部回路、４Ｂ…内部回
路、、５Ａ…高電源用端子、５Ｂ…低電源用端子、６Ａ
…接地用端子、６Ｂ…接地用端子、７Ａ…入出力用端
子、７Ｂ…入出力用端子、８Ａ…電源ライン、８Ｂ…電
源ライン、９Ａ…電源ライン、９Ｂ…電源ライン、１１
Ａ…内部素子、１１Ｂ…内部素子、１２Ａ…入力素子、
１２Ｂ…入力素子、１３Ａ…第２保護回路、１３Ｂ…第
２保護回路、１４Ａ…信号配線、１４Ｂ…信号配線、１
５Ａ…分岐配線、１５Ｂ…分岐配線、２１…第１能動素
子、２２…第２能動素子、２３〜２６…第３能動素子
（第３保護回路）、３１…第１能動素子、３２…第２能
動素子、３３〜３６…第３能動素子（第３保護回路）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】電源電圧が異なる複数組の入出力回路およ
び内部回路と、外部接続端子から前記複数組のうち何れ
か一の組における入出力回路を経てこれと同じ組の内部
回路に至る信号配線と、この信号配線から分岐して前記
複数組のうち何れか他の組における入出力回路を経てこ
れと同じ組の内部回路に至る分岐配線と、前記一の組の
入出力回路において前記信号配線に対して設けられた第
１保護回路と、前記他の組の入出力回路において前記分
岐配線に対して設けられた第２保護回路と、前記他の組
の内部回路において前記分岐配線に対して設けられた第
３保護回路とを備えた半導体集積回路装置。
【請求項２】該当入出力回路又は該当内部回路の電源ラ
インには接続されているが何れの信号配線からも切り離
されている能動素子が前記第１，第２，第３保護回路の
何れかに含まれている請求項１記載の半導体集積回路装
置。
【請求項３】前記第３保護回路に複数個の保護素子が含
まれており、これらの保護素子の形成領域が保護対象の
素子の形成領域を挟むよう又は囲むように配置されてい
る、請求項１又は請求項２に記載された半導体集積回路
装置。