KR20130012565A - 반도체 집적 회로 - Google Patents

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KR20130012565A
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impurity region
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아끼히꼬 요시오까
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

보호 소자와 가드 링 영역 사이의 위크 스폿이 파괴될 위험성을 경감한다.
반도체 집적 회로는, 정전 보호 회로의 보호 소자(Mn2)를 형성하기 위해서, 제1 도전형의 반도체 영역(P-Well)과 제2 도전형의 제1 불순물 영역(N)과 제1 도전형의 제2 불순물 영역(P)에 의해 형성된 가드 링(Grd_Rng)을 구비한다. 제1 불순물 영역(N)은, 긴 변과 짧은 변을 갖는 직사각형 평면 구조로서 반도체 영역의 내부에 형성된다. 가드 링은, 제1 불순물 영역(N) 주변을 둘러싸서 반도체 영역의 내부에 형성된다. 제1 불순물 영역(N)의 직사각형 평면 구조의 짧은 변에는, 위크 스폿(Wk_Sp)이 형성된다. 직사각형의 긴 변과 대향하는 가드 링의 제1 부분에서는, 복수의 전기적 컨택트가 형성된다. 직사각형의 짧은 변에 형성되는 위크 스폿과 대향하는 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된다.

Description

반도체 집적 회로 {SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 정전 보호 회로를 구비하는 반도체 집적 회로에 관한 것으로, 특히 정전 보호 회로를 구성하는 보호 소자와 보호 소자 주변에 형성되는 가드 링 영역 사이의 PN 접합부에 존재하는 취약한 부분(위크 스폿)이 파괴될 위험성을 경감하는 데도 유효한 기술에 관한 것이다.
종래로부터, 반도체 집적 회로를 정전 방전(ESD: Electrostatic　Discharge)에 의한 파괴로부터 보호하기 위해서, 반도체 집적 회로는 정전 보호 회로(ESD 보호 회로)를 구비한다.
한편, 반도체 집적 회로는, 고속화를 위한 트랜지스터의 미세화에 의해 내부 회로의 전원 전압은 저전압화되는 것에 반해서, 반도체 집적 회로 외부와 비교적 높은 전압 레벨의 입출력 신호의 입출력을 위한 입출력 회로(I/O 회로)에는 비교적 높은 전원 전압이 공급된다. 또한, 미세화 트랜지스터로 구성된 디지털 논리 회로의 내부 회로에는 비교적 낮은 전원 전압이 공급되는 것에 반해서, 아날로그/디지털 변환기나 디지털/아날로그 변환기 등의 아날로그 회로에는 비교적 높은 전원 전압이 공급된다.
하기 특허 문헌 1에는, ESD 보호 회로로서 다이오드 베이스 보호 회로와 MOS 베이스 보호 회로가 사용되고 있는 것이 기재되어 있다.
다이오드 베이스 보호 회로는, 저항과 제1 다이오드와 제2 다이오드를 포함하고, 저항은 입력 패드와 CMOS 입력단의 입력 단자 사이에 접속되고, 제1 다이오드의 애노드와 캐소드는 접지 전위(Vss)와 CMOS 입력단의 입력 단자에 각각 접속되고, 제2 다이오드의 애노드와 캐소드는 CMOS 입력단의 입력 단자와 전원 전압(Vdd)에 각각 접속된다. CMOS 입력단의 P채널 MOS 트랜지스터의 게이트와 N채널 MOS 트랜지스터의 게이트는, CMOS 입력단의 입력 단자에 공통으로 접속된다.
MOS 베이스 보호 회로는, N채널 MOS 트랜지스터와 P채널 MOS 트랜지스터와 저항을 포함하고, N채널 MOS 트랜지스터의 소스와 게이트는 접지 전위(Vss)에 접속되고, N채널 MOS 트랜지스터의 드레인과 P채널 MOS 트랜지스터의 드레인은 입력 패드에 접속되고, P채널 MOS 트랜지스터의 소스와 게이트는 전원 전압(Vdd)에 접속된다. 또한, CMOS 입력단의 P채널 MOS 트랜지스터의 게이트와 N채널 MOS 트랜지스터의 게이트는, CMOS 입력단의 입력 단자에 저항을 통하여 공통으로 접속된다.
또한 하기 특허 문헌 1에는, 디바이스의 폭에 걸쳐 전류의 확대를 개선하기 위해서, 실리사이드 블록이 기생 저항을 증가하기 때문에 사용되는 것이 기재되어 있다. 또한 하기 특허 문헌 1에는, ESD 보호 회로의 유효성을 테스트하기 위한 ESD 사상을 시뮬레이트하기 위한 모델로서는, 휴먼바디 모델(HBM)과 머신 모델(MM)과 챠지드 디바이스 모델(CDM) 3종류가 존재하는 것도 기재되어 있다.
하기 특허 문헌 2에는, 가드 링에 의해 형성되는 기생 바이폴라 소자의 동작을 억제하기 위해서, 콜렉터 컨택트가 되는 복수의 컨택트를 P형 가드 링을 끼워서에미터 컨택트가 되는 복수의 컨택트와 대향하는 영역으로부터 떨어진 N형 가드 링상의 영역에 형성하는 것이 기재되어 있다. 그 결과, 기생 바이폴라 소자의 베이스 영역이 넓어지고, 기생 바이폴라 소자의 게인이 감소하고, 기생 바이폴라 소자가 동작하기 어려운 상태가 된다고 하고 있다.
미국 특허 공개 제2005/0045952 A1호 명세서 일본 특허 출원 공개 제2008-177246호 공보
본 발명자는 본 발명에 앞서, 미세화 반도체 프로세스에 의해 제조되는 반도체 집적 회로의 ESD 보호 회로의 ESD 내구량의 개선에 종사하였다.
도 1은, 본 발명에 앞서 본 발명자에 의해 검토된 정전 보호 회로(ESD 보호 회로)를 구비하는 반도체 집적 회로의 구성을 나타내는 도면이다.
《반도체 집적 회로의 구성》
도 1에 나타내는 반도체 집적 회로(1)는, 출력 단자(10)와 정전 보호 회로(13)와 출력 버퍼(14)와 전원 간 클램프 회로(15)와 전원 보호 회로(16)와 전원 단자(11)와 접지 단자(12)를 포함한다. 또한, 저항(r1, r2, r3, r4)은, 배선 저항이다.
《출력 버퍼》
출력 버퍼(14)는 전원 단자(11)와 접지 단자(12) 사이에 직렬 접속된 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)를 포함하고, P채널 MOS 트랜지스터(Mp1)의 드레인과 N채널 MOS 트랜지스터(Mn1)의 드레인의 구동 출력 신호는 정전 보호 회로(13)를 통하여 출력 단자(10)에 공급된다.
《정전 보호 회로》
정전 보호 회로(13)는, 정전 파괴가 원인으로 되는 서지 전압이 출력 단자(10)에 인가되었을 때에 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하기 위한 것이다. 정전 보호 회로(13)는 제1 다이오드(D1)와 제2 다이오드(D2)와 저항(R1)을 포함하고, 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드는 출력 단자(10)에 접속되고, 제1 다이오드(D1)의 캐소드는 전원 단자(11)에 접속되고, 제2 다이오드(D2)의 애노드는 접지 단자(12)에 접속된다. 또한, 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드는, 저항(R1)을 통하여 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)의 드레인과 N채널 MOS 트랜지스터(Mn1)의 드레인에 접속된다.
《전원 간 클램프 회로》
전원 간 클램프 회로(15)는 N채널 MOS 트랜지스터(Mn2)와 저항(R2)과 다이오드(D4)를 포함하고, N채널 MOS 트랜지스터(Mn2)의 드레인과 소스는 전원 단자(11)와 접지 단자(12)에 각각 접속되고, N채널 MOS 트랜지스터(Mn2)의 게이트와 소스 사이에는 저항(R2)과 다이오드(D4)가 병렬 접속된다.
《전원 보호 회로》
전원 보호 회로(16)는 제3 다이오드(D3)를 포함하고, 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)와 접지 단자(12)에 각각 접속된다. 도 1에 나타낸 반도체 집적 회로(1)의 접지 단자(12)에 접지 전위(Vss)가 공급된 상태에서, 전원 단자(11)에 부전압 서지 펄스 전압이 인가되면, 제3 다이오드(D3)가 순방향이 되어 서지 방전 전류가 흐름으로써 부전압 서지 펄스 전압의 에너지가 소비되어서, 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하는 것이 가능하게 된다.
《부전압 서지 전압》
도 1에 도시한 바와 같이, 접지 단자(12)를 기준 단자(접지 전압(GND=0V)이 공급된 상태)로 하여, 부전압 서지 펄스 전압(N_Pls)을 출력 단자(10)에 인가하는 ESD 시험의 경우(전원 단자(11)는 오픈 상태), 정전 보호 회로(13)의 제2 다이오드(D2)가 순방향이 되는 제1 경로(pass1)에 서지 방전 전류가 흐른다. 한편, 정전 보호 회로(13)의 제1 다이오드(D1)가 역방향이 되는 제2 경로(pass2)에는, 서지 방전 전류가 흐르지 않는다. 제1 경로(pass1)에 서지 방전 전류가 흐름으로써 부전압 서지 펄스 전압(N_Pls)의 에너지가 소비되어, 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하는 것이 가능하게 된다.
《정전압 서지 전압》
도 2는, 도 1과 마찬가지로 반도체 집적 회로(1)의 접지 단자(12)를 기준 단자(접지 전압(GND=0V)이 공급된 상태)로 하여, 정전압 서지 펄스 전압(P_Pls)을 출력 단자(10)에 인가하는 ESD 시험의 경우(전원 단자(11)는 오픈 상태)의 방전 동작을 설명하는 도면이다.
도 2에 도시한 바와 같이, 접지 단자(12)에 접지 전위(Vss)가 공급된 상태에서, 정전압 서지 펄스 전압(P_Pls)이 출력 단자(10)에 인가되면, 정전 보호 회로(13)의 제1 다이오드(D1)가 순방향이 된다. 이때에 전원 간 클램프 회로(15)가 전원 단자(11)와 접지 단자(12) 사이에 접속되지 않고 있는 경우에는, 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)에 기생 바이폴라 트랜지스터의 큰 전류가 흐르고, 출력 버퍼(14)가 파괴될 위험성이 있다.
따라서, 이 출력 버퍼(14)의 파괴를 방지하기 위해서, 전원 단자(11)와 접지 단자(12) 사이에 전원 간 클램프 회로(15)가 접속된다. 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)의 소자 사이즈는, 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)의 소자 사이즈보다 현저하게 큰 값으로 설정된다. 그 결과, 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가, 매우 낮은 임피던스에서, 기생 바이폴라 트랜지스터의 큰 전류를 흘리는 것이 되어 제3 경로(pass3)가 형성된다. 그 결과, 정전압 서지 펄스 전압(P_Pls)의 에너지가 소비되어, 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하는 것이 가능하게 된다.
《문제점》
전술한 대로, 전원 간 클램프 회로(15)는, ESD 서지 방전 시의 전원 간의 바이패스 소자로서 중요한 기능을 갖는다. 그러나, 전원 간 클램프 회로(15)는, 배치 의존성의 제한 특성을 갖는 것과 함께, 소자 사이즈도 크다고 하는 문제가 있다. 즉, ESD 서지 방전은 저임피던스의 루트에서 발생하므로, 전원 간 클램프 회로(15) 자체는 낮은 임피던스의 소자로서 설계된다. 그러나, 전원 간 클램프 회로(15)의 배치 장소가 부적절할 경우에는, 전원 배선 저항 등의 기생적인 요인이 가해짐으로써, 외부 단자로부터 본 전원 간 클램프 회로(15)의 종합적인 임피던스가 커지고, 의도하지 않은 다른 소자가 선행해서 온으로 되어서 서지를 방전할 가능성이 있다. 이것이 미세화된 내부 회로의 경우에는, 소자 파괴가 발생한다. 따라서, 전원 간 클램프 회로(15)가 보호 클램프 소자의 기능을 발휘하기 위해서는, 회로(15)를 적절한 장소에 배치해야 한다. 또 경우에 따라서는, 기생적 요인에 의한 임피던스의 증가를 회피하기 위해서, 복수의 전원 간 클램프 회로(15)를 배치하는 것이 필요하게 되는 경우도 있다. 그 결과, 전원 간 클램프 회로(15)의 배치에 의해, 반도체 칩 면적에 대한 영향은 피할 수 없는 것이 된다.
이렇게, 전원 간 클램프 회로(15)는 ESD 보호 회로로서 대단히 유효하지만, 칩 면적에의 영향을 고려할 필요가 있다. 또한, 다른 회로 블록의 배치나 전원 배선의 배치 등의 레이아웃적인 제한에 의해, 전원 간 클램프 회로(15)의 배치 자체가 곤란할 경우가 있다.
도 3은, 도 1에서 설명한 반도체 집적 회로(1)에 있어서 전원 간 클램프 회로(15)를 배치하지 않은 경우의 모습을 나타내는 도면이다.
도 3에 도시한 바와 같이, 전원 단자(11)를 기준 단자(접지 전압(GND=0V)이 공급된 상태)로 하여, 부전압 서지 펄스 전압(N_Pls)을 출력 단자(10)에 인가하는 ESD 시험의 경우(접지 단자(12)는 오픈 상태)에는, 출력 버퍼(14)가 전원 간의 바이패스 소자가 되어 제4 경로(pass4)가 형성된다.
도 4는, 도 2에서 설명한 반도체 집적 회로(1)에 있어서 전원 간 클램프 회로(15)의 배치 위치가 출력 단자(10)로부터 원거리이기 때문에, 기생 배선 저항(r3, r4)이 커진 모습(외부 단자로부터 본 회로(15)의 종합적인 임피던스가 큰)을 나타내는 도면이다.
도 4에 도시한 바와 같이, 접지 단자(12)를 기준 단자(접지 전압(GND=0V)이 공급된 상태)로 하여, 정전압 서지 펄스 전압(P_Pls)을 출력 단자(10)에 인가하는 ESD 시험의 경우(전원 단자(11)는 오픈 상태), 출력 버퍼(14)가 전원 간의 바이패스가 되어 제5 경로(pass5)가 형성된다.
도 3과 도 4의 경우에서는, 전원 간 클램프 회로(15) 대신에, 출력 버퍼(14)가 바이패스 소자가 되어 방전이 행해지고, 출력 버퍼(14)의 P채널 소자(Mp1)의 PNP 기생 바이폴라 트랜지스터와 N채널 소자(Mn1)의 NPN 기생 바이폴라 트랜지스터가 2단계로 온하게 된다. 그 때문에, 전원 간의 바이패스 소자가 동작할 때까지의 동작 개시 시 사이가, 전원 간 클램프 회로(15)의 경우의 동작 개시 시 사이(N채널 소자(Mn2)의 NPN 기생 바이폴라 트랜지스터의 1단의 턴온 시간)보다 늦어진다.
도 5는, 도 3에서 나타낸 반도체 집적 회로(1)에 있어서의 정전 보호 회로(13)의 단면 구조 및 방전 경로예를 도시하는 도면이다.
도 5에 도시한 바와 같이, 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)는, 인접해서 대면 배치된다. 전술한 바와 같이 출력 버퍼(14)에 의한 전원 간의 바이패스 소자가 동작할 때까지의 동작 개시 시 사이가 늦어지면, 역바이어스가 인가되는 제1 다이오드(D1)의 P형 불순물층과 N형 웰 영역(N-Well) 사이의 PN 접합부가 취약한 위크 스폿(Wk_Sp1)이 되어서 접합 파괴의 위험성이 높아진다. 또한, 마찬가지로 역바이어스가 인가되는 다이오드(D1)의 N형 웰 영역(N-Well)과 제2 다이오드(D2)의 P형 웰 영역(P-Well) 사이의 PN 접합부(기생 다이오드(D4))도 취약한 위크 스폿(Wk_Sp2)이 되고, 접합 파괴의 위험성이 높아진다. 예를 들면, 기생 다이오드(D4)가 먼저 브레이크다운 했을 경우, 도 5(A)에 도시한 바와 같이 제1 다이오드(D1)와 제2 다이오드(D2) 사이에서 서지 방전 전류(I)가 흐르도록 방전 루트가 형성된다. 이 경우에는, 기생 다이오드(D4) 주변의 PN 접합부가, 소자 파괴를 일으켜버린다. PN 접합부에 있어서 역바이어스에 의한 부하가 커져도 파괴 내량이 작아지지 않도록 하기 위해서는, 기생 다이오드(D4)의 P형 웰 영역(P-Well)과 N형 웰 영역(N-Well) 사이의 PN 접합부에 형성되는 사선 음영으로 나타낸 절연 분리층(Iso) 각각의 폭을 크게 하는 것이 일반적인 대책 방법이다. 그러나, 이 방법으로는 단순하게 기생 다이오드(D4)의 소자 사이즈가 커져버려, 칩 면적에 대한 영향은 피할 수 없고, 소자 사이즈의 축소화가 과제로 된다.
한편, 전원 클램프 회로(15)에 대해서도, 전술한 대로, 전원 클램프 회로(15)의 배치 자체가 칩 사이즈에 대하여 무시할 수 없을 만큼의 영향이 있기 때문에, 동일하게 소자 사이즈의 축소화가 과제로 된다.
《정전 보호 회로(13)의 소자 사이즈 축소 검토》
도 9는, 도 5에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제1 다이오드(D1)의 반도체 디바이스의 구조를 설명하는 도면이다.
도 9(A)는 제1 다이오드(D1)의 평면 구조이고, 도 9(B)는 도 9(A)의 평면 구조의 절단선(X-X')을 따르는 단면 구조이고, 도 9(C)는 도 9(A)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조이다. 도 9(B)와 도 9(C)의 단면 구조로 도시한 바와 같이, P형 기판(Psub) 상에 형성된 N형 웰 영역(N-Well)에 제1 다이오드(D1)의 애노드가 되는 P형 불순물 영역이 형성된다. 제1 다이오드(D1)의 애노드가 되는 P형 불순물 영역의 주위에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 링형 평면 형상의 주위에는, 제1 다이오드(D1)의 캐소드가 되는 N형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 링형 평면 형상의 제1 다이오드(D1)의 캐소드가 되는 N형 불순물 영역의 주위에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다.
도 5(A)와 도 5(B)에 도시한 바와 같이, 제1 다이오드(D1)의 애노드가 되는 중앙 부분의 P형 불순물 영역은 복수의 컨택트를 통하여, 출력 단자(10)의 전극(OUT)에 접속된다. 제1 다이오드(D1)의 캐소드가 되는 링형 평면 형상의 N형 불순물 영역은 상부의 제1 컨택트(Om_Cont1)와 우측의 제2 컨택트(Om_Cont2)와 하부의 제3 컨택트(Om_Cont3)와 좌의 제4 컨택트(Om_Cont4)를 통하여, 전원 단자(11)의 고전압 단자(VH)에 접속된다. 또한, 제1 컨택트(Om_Cont1)와 제2 컨택트(Om_Cont2)와 제3 컨택트(Om_Cont3)와 제4 컨택트(Om_Cont4)의 각 컨택트는, 복수의 컨택트를 갖는다.
제2 다이오드(D2)의 캐소드가 되는 중앙 부분의 N형 불순물 영역은 복수의 컨택트를 통하여, 출력 단자(10)의 전극(OUT)에 접속된다. 제2 다이오드(D2)의 애노드가 되는 링형 평면 형상의 P형 불순물 영역은 상부의 제1 컨택트(Om_Cont1)와 좌의 제2 컨택트(Om_Cont2)와 하부의 제3 컨택트(Om_Cont3)와 우측의 제4 컨택트(Om_Cont4)를 통하여, 접지 단자(12)의 저전압 단자(VL)에 접속된다. 또한, 제1 컨택트(Om_Cont1)와 제2 컨택트(Om_Cont2)와 제3 컨택트(Om_Cont3)와 제4 컨택트(Om_Cont4)의 각 컨택트는, 복수의 컨택트를 갖는다.
도 10은, 도 5에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제2 다이오드(D2)의 반도체 디바이스의 구조를 설명하는 도면이다.
도 10(A)는 제2 다이오드(D2)의 평면 구조이고, 도 10(B)는 도 10(A)의 평면 구조의 절단선(X-X')을 따르는 단면 구조이고, 도 10(C)는 도 10(A)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조이다. 도 10(B)와 도 10(C)의 단면 구조로 도시한 바와 같이, P형 기판(Psub) 상에 형성된 P형 웰 영역(P-Well)에 제2 다이오드(D2)의 캐소드가 되는 N형 불순물 영역이 형성된다. 제2 다이오드(D2)의 캐소드가 되는 N형 불순물 영역의 주위에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 링형 평면 형상의 주위에는, 제2 다이오드(D2)의 애노드가 되는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 링형 평면 형상의 제2 다이오드(D2)의 애노드가 되는 P형 불순물 영역의 주위에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다.
도 5(A)는 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조를 나타내고, 도 5(B)는 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조를 나타낸다.
제1 다이오드(D1)의 애노드가 되는 P형 불순물 영역과 제2 다이오드(D2)의 캐소드가 되는 N형 불순물 영역은 출력 단자(10)의 전극(OUT)과 접속되고, 제1 다이오드(D1)의 캐소드가 되는 링형 평면 형상의 N형 불순물 영역은 전원 단자(11)의 고전압 단자(VH)에 접속되고, 제2 다이오드(D2)의 애노드가 되는 링형 평면 형상의 P형 불순물 영역은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 5(A)에 나타낸 서지 방전 전류(I)는, 접지 단자(12)와 저전압 단자(VL)가 전기적으로 오픈 상태에서 출력 단자(10)의 전극(OUT)에 부전압 서지 펄스 전압(N_Pls)이 인가되는 ESD 시험에 있어서, 기생 다이오드(D4)가 먼저 브레이크다운 했을 경우의 흐름이다. 이 서지 방전 전류(I)는, N형 웰 영역(N-Well)의 고저항과 P형 웰 영역(P-Well)의 고저항을 우회해서 고전압 단자(VH)로부터 N형 웰 영역(N-Well)과 P형 웰 영역(P-Well) 사이의 기생 다이오드(D4)를 통하여 출력 단자(10)의 전극(OUT)으로 흐른다.
도 5(B)에 도시한 바와 같이, 도 5(A)에 나타낸 서지 방전 전류(I)는, 제1 다이오드(D1) 좌측의 제4 컨택트(Om_Cont4)로부터 기생 다이오드(D4)를 통하여 제2 다이오드(D2)의 캐소드가 되는 중앙 부분의 N형 불순물 영역에 형성된 복수의 컨택트로 흐른다.
도 7은, 도 5에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스 구조의 등가 회로를 설명하는 도면이다.
도 7(A)는, 도 5(A)에 나타낸 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조와 도 5(B)에 나타낸 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조의 등가 회로에 상기에서 설명한 서지 방전 전류(I)의 방전 루트를 겹친 도면이다.
도 7(A)에서는, 저항(R11)은 제1 다이오드(D1)의 N형 웰 영역(N-Well)의 고저항을 나타내고, 저항(R21)은 제2 다이오드(D2)의 P형 웰 영역(P-Well)의 고저항을 나타내고, 다이오드(D11)는 기생 다이오드(D4)에 근접한 제1 다이오드(D1)의 부분 다이오드를 나타내고, 다이오드(D12)는 기생 다이오드(D4)로부터 이격한 제1 다이오드(D1)의 부분 다이오드를 나타내고, 다이오드(D21)는 기생 다이오드(D4)에 근접한 제2 다이오드(D2)의 부분 다이오드를 나타내고, 다이오드(D22)는 기생 다이오드(D4)로부터 이격한 제2 다이오드(D2)의 부분 다이오드를 나타낸다.
도 7(A)로부터 이해되는 바와 같이, 서지 방전 전류(I)는, 기생 다이오드(D4)를 통하여, 고저항의 R11과 R21을 통하지 않는 임피던스가 낮은 최단 루트를 흐르게 된다.
도 5(C)는 이 문제를 개선하기 위한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조를 나타내고, 도 5(D)는 이 문제를 개선하기 위한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조를 나타낸다. 도 5(C)의 단면 구조와 도 5(D)의 평면 구조는, 본 발명에 앞서 본 발명자에 의해 검토된다.
도 5(C)의 개선된 평면 구조에서는, 파선(Del)으로 도시한 바와 같이 제1 다이오드(D1) 좌측의 제4 컨택트(Om_Cont4)와 제2 다이오드(D2) 우측의 제4 컨택트(Om_Cont4)는, 생략되어 있다. 접지 단자(12)와 저전압 단자(VL)가 전기적으로 오픈 상태에서 출력 단자(10)의 전극(OUT)에 부전압 서지 펄스 전압(N_Pls)이 인가되었을 경우에는, 생략 부분(Del)을 우회해서 서지 방전 전류(I)가 흐른다.
따라서, 도 5(D)의 개선된 단면 구조로 도시한 바와 같이, 도 5(C)에 나타낸 서지 방전 전류(I)는, 제1 다이오드(D1)의 N형 웰 영역(N-Well)의 고저항을 통하여 제2 다이오드(D2)의 캐소드가 되는 중앙 부분의 N형 불순물 영역에 형성된 복수의 컨택트에 흐른다.
도 7(B)는, 도 5(C)에 나타낸 개선된 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조와 도 5(D)에 나타낸 개선된 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조의 등가 회로를 설명하는 도면이다.
도 7(B)로부터 이해되는 바와 같이, 서지 방전 전류(I)는 제1 다이오드(D1)의 N형 웰 영역(N-Well)의 고저항인 저항(R11)을 통하여 기생 다이오드(D4)(역방향)와 부분 다이오드(D21)(순방향)로 흐르게 된다. 그 결과, 서지 방전 전류(I)가 흐를 때의 임피던스가 높아져서, 기생 다이오드(D4)(역방향)와 부분 다이오드(D21)(순방향)의 부근이 파괴될 위험성이 저감되게 된다.
도 6은, 도 4에 나타낸 반도체 집적 회로(1)에 있어서의 정전 보호 회로(13)의 단면 구조 및 방전 경로예를 도시하는 도면이다.
도 6(A)는 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조를 나타내고, 도 6(B)는 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조를 나타낸다.
도 6(A)에 나타낸 서지 방전 전류(I)는, 전원 단자(11)와 고전압 단자(VH)가 전기적으로 오픈 상태에서 출력 단자(10)의 전극(OUT)에 정전압 서지 펄스 전압(P_Pls)이 인가되는 ESD 시험에 있어서, 기생 다이오드(D4)가 먼저 브레이크다운 했을 경우의 흐름이다. 이 서지 방전 전류(I)는, N형 웰 영역(N-Well)의 고저항과 P형 웰 영역(P-Well)의 고저항을 우회해서 출력 단자(10)의 전극(OUT)으로부터 N형 웰 영역(N-Well)과 P형 웰 영역(P-Well) 사이의 기생 다이오드(D4)를 통하여 저전압 단자(VL)로 흐른다.
도 6(B)에 도시한 바와 같이, 도 6(A)에 나타낸 서지 방전 전류(I)는 제1 다이오드(D1)의 애노드가 되는 중앙 부분의 P형 불순물 영역에 형성된 복수의 컨택트로부터 기생 다이오드(D4)를 통하여 제2 다이오드(D2)의 애노드인 우측의 제4 컨택트(Om_Cont4)로 흐른다.
도 8은, 도 6에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스 구조의 등가 회로를 설명하는 도면이다.
도 8(A)는, 도 6(A)에 나타낸 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조와 도 6(B)에 나타낸 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조의 등가 회로에 상기에서 설명한 서지 방전 전류(I)의 방전 루트를 겹친 도면이다.
도 8(A)에서도, 저항(R11)은 제1 다이오드(D1)의 N형 웰 영역(N-Well)의 고저항을 나타내고, 저항(R21)은 제2 다이오드(D2)의 P형 웰 영역(P-Well)의 고저항을 나타내고, 다이오드(D11)는 기생 다이오드(D4)에 근접한 제1 다이오드(D1)의 부분 다이오드를 나타내고, 다이오드(D12)는 기생 다이오드(D4)로부터 이격한 제1 다이오드(D1)의 부분 다이오드를 나타내고, 다이오드(D21)는 기생 다이오드(D4)에 근접한 제2 다이오드(D2)의 부분 다이오드를 나타내고, 다이오드(D22)는 기생 다이오드(D4)로부터 이격한 제2 다이오드(D2)의 부분 다이오드를 나타낸다.
도 8(A)로부터 이해되는 바와 같이, 서지 방전 전류(I)는 기생 다이오드(D4)를 통하여, 고저항의 R11과 R21을 통하지 않는 임피던스가 낮은 최단 루트를 흐르게 된다.
도 6(C)는 이 문제를 개선하기 위한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조를 나타내고, 도 6(D)는 이 문제를 개선하기 위한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조를 나타낸다. 도 6(C)의 단면 구조와 도 6(D)의 평면 구조는, 본 발명에 앞서 본 발명자에 의해 검토된다.
도 6(C)의 개선된 평면 구조에서는, 파선(Del)으로 도시한 바와 같이 제1 다이오드(D1) 좌측의 제4 컨택트(Om_Cont4)와 제2 다이오드(D2) 우측의 제4 컨택트(Om_Cont4)는, 생략되어 있다. 전원 단자(11)와 고전압 단자(VH)가 전기적으로 오픈 상태에서 출력 단자(10)의 전극(OUT)에 정전압 서지 펄스 전압(P_Pls)가 인가되었을 경우에는, 생략 부분(Del)을 우회해서 서지 방전 전류(I)가 흐른다.
따라서, 도 6(D)의 개선된 단면 구조로 도시한 바와 같이, 도 6(C)에 나타낸 서지 방전 전류(I)는, 제2 다이오드(D2)의 P형 웰 영역(P-Well)의 고저항을 통하여 제1 다이오드(D1)의 애노드가 되는 중앙 부분의 P형 불순물 영역에 형성된 복수의 컨택트로부터 흐른다.
도 8(B)는, 도 6(C)에 나타낸 개선된 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 단면 구조와 도 6(D)에 나타낸 개선된 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2) 부근의 평면 구조의 등가 회로를 설명하는 도면이다.
도 8(B)로부터 이해되는 바와 같이, 서지 방전 전류(I)는 제2 다이오드(D2)의 P형 웰 영역(P-Well)의 고저항인 저항(R21)을 통하여 부분 다이오드(D11)(순방향)와 기생 다이오드(D4)(역방향)로 흐르게 된다. 그 결과, 서지 방전 전류(I)가 흐를 때의 임피던스가 높아져서, 부분 다이오드(D11)(순방향)와 기생 다이오드(D4)(역방향) 부근이 파괴될 위험성이 저감되게 된다.
한편, 본 발명자는 또한, 출력 버퍼(14)와 전원 간 클램프 회로(15) 등을 구성하는 MOS 트랜지스터 소자나 전원 보호 회로(16)를 구성하는 핑거 형상의 제3 다이오드(D3)에 있어서의 위크 스폿에 대하여 검토하였다.
도 11은, 본 발명에 앞서 본 발명자에 의해 검토된 MOS 트랜지스터를 예로 하여, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 11(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되어서, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 11(B)의 평면 구조로 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 게이트(G)는 복수의 핑거 전극에 의해 형성되고, 각 게이트 핑거 전극의 좌우로는 드레인(D)을 형성하는 N형 불순물 영역과 소스(S)를 형성하는 N형 불순물 영역이 형성된다. 복수의 핑거 전극(G)과 복수의 드레인 N형 불순물 영역(D)과 복수의 소스 N형 불순물 영역(S) 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 또한, 가드 링(Grd_Rng)의 P형 불순물 영역은, P형 웰 영역(P-Well)을 급전하는 목적과, 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn2)로부터의 잡음의 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로에의 전달량을 저감하는 목적과, 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로로부터의 잡음에 의해 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn2)가 래치 업 파괴될 위험성을 저감하는 목적으로, 형성된다.
도 11(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 11(C)에 도시한 바와 같이, 복수의 드레인 N형 불순물 영역에는 전원 단자(11)의 고전압 단자(VH)가 공급되고, 가드 링(Grd_Rng)의 P형 불순물 영역과 복수의 소스 N형 불순물 영역과 복수의 게이트·핑거 전극과 P형 웰 영역(P-Well)에 접지 단자(12)의 저전압 단자(VL)가 공급된다.
도 11(B)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조인 도 11(D)에 도시한 바와 같이, 드레인 N형 불순물 영역은 복수의 컨택트를 통하여 전원 단자(11)의 고전압 단자(VH)의 전극에 접속되고, 가드 링(Grd_Rng)의 P형 불순물 영역은 복수의 컨택트를 통하여 접지 단자(12)의 저전압 단자(VL)의 전극에 접속된다.
도 11(B)의 평면 구조로 도시한 바와 같이, 절단선(Y-Y')을 따라 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)과 소스 N형 불순물 영역(S)에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또 도 11(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 P형 불순물 영역과 좌변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한 도 11(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 절단선(X-X')을 따라 가로길이로 배열된 복수의 컨택트가 형성된다.
도 11에 나타낸 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)의 접지 단자(12)의 저전압 단자(VL)에 접지 전위(Vss)가 공급된 상태에서, 정전압 서지 펄스 전압(P_Pls)이 전원 단자(11)의 고전압 단자(VH)에 인가될 경우를 상정한다. 최초로, 도 11(D)의 단면 구조로부터 이해되는 바와 같이, 드레인 N형 불순물 영역과 P형 웰 영역(P-Well) 사이의 기생 다이오드가 항복하므로, 드레인 N형 불순물 영역으로부터 P형 웰 영역(P-Well)에 최초의 서지 방전 전류가 흐른다. 따라서, 이 최초의 서지 방전 전류가 P형 웰 영역(P-Well)의 고저항에 흐름으로써, P형 웰 영역(P-Well)의 전압이 상승한다. 그 결과, 도 11(C)의 단면 구조로부터 이해되는 바와 같이 기생 바이폴라 트랜지스터(Trs)가 온 상태로 되고, 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL) 사이에 저임피던스로 기생 바이폴라 트랜지스터(Trs)에 의한 큰 서지 방전 전류가 흐르게 된다. 또한, 기생 바이폴라 트랜지스터(Trs)는, 드레인 N형 불순물 영역과 P형 웰 영역(P-Well)과 소스 N형 불순물 영역이, 각각 콜렉터와 베이스와 에미터로서 형성되는 것이다.
그러나, 본 발명에 앞선 본 발명자에 의한 검토에 의해, 드레인 N형 불순물 영역과 P형 웰 영역(P-Well) 사이의 기생 다이오드가 최초로 항복할 때에, 도 11(B)의 평면 구조와 도 11(D)의 단면 구조로 도시한 Wk_Sp 부분에서, PN 접합의 최초의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿이 될 위험성이 높은 것이 분명해졌다.
도 11(B)의 평면 구조에서는, 절단선(Y-Y')을 따라 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp) 부분에서는 드레인 N형 불순물 영역과 가드 링(Grd_Rng)의 P형 불순물 영역과의 사이의 거리(b)가 작은 것이다. 그것에 반해, 도 11(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 11(C)로부터 이해되는 바와 같이, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)의 긴 변 부분과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리는, 게이트(G)의 핑거 전극의 폭과 소스 N형 불순물 영역의 폭과 내측 절연 분리층(Iso)의 폭(a)와의 합계의 큰 것이 되는 것이다. 그 결과, 거리(b)가 작은 세로길이 직사각형의 짧은 변 부분의 위크 스폿(Wk_Sp) 부분에서는, 그 이외 부분과 비교해서 직렬 저항이 작아지고, 최초의 서지 방전 전류의 전류 밀도가 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴되는 것이다.
도 21은, 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스(핑거 형상의 N형 다이오드의 예)를 설명하는 도면이다.
도 21(A)의 등가 회로에 도시한 바와 같이, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속된다.
도 21(B)의 평면 구조로 도시한 바와 같이, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)를 형성하기 위해서, 캐소드(K)를 형성하는 복수의 N형 불순물 영역과 애노드(A)를 형성하는 복수의 P형 불순물 영역이 형성된다. 캐소드(K)를 형성하는 복수의 N형 불순물 영역과 애노드(A)를 형성하는 복수의 P형 불순물 영역 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 또한, 가드 링(Grd_Rng)의 P형 불순물 영역은, P형 웰 영역(P-Well)을 급전하는 목적과, 가드 링(Grd_Rng)의 내부에 형성된 제3 다이오드(D3)로부터의 잡음의 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로에의 전달량을 저감하는 목적과, 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로로부터의 잡음에 의해 가드 링(Grd_Rng)의 내부에 형성된 제3 다이오드(D3)가 래치 업 파괴될 위험성을 저감하는 목적에서, 형성된다.
도 21(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 21(C)에 도시한 바와 같이, 캐소드(K)를 형성하는 복수의 N형 불순물 영역에는 전원 단자(11)의 고전압 단자(VH)가 공급되고, 가드 링(Grd_Rng)의 P형 불순물 영역과 애노드(A)를 형성하는 복수의 P형 불순물 영역과 P형 웰 영역(P-Well)에 접지 단자(12)의 저전압 단자(VL)가 공급된다.
도 21(B)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조인 도 21(D)에 도시한 바와 같이, 캐소드(K)를 형성하는 N형 불순물 영역은 복수의 컨택트를 통하여 전원 단자(11)의 고전압 단자(VH)의 전극에 접속되고, 가드 링(Grd_Rng)의 P형 불순물 영역은 복수의 컨택트를 통하여 접지 단자(12)의 저전압 단자(VL)의 전극에 접속된다.
도 21(B)의 평면 구조로 도시한 바와 같이, 절단선(Y-Y')을 따라 세로길이 직사각형으로 형성된 캐소드(K)를 형성하는 복수의 N형 불순물 영역과 애노드(A)를 형성하는 복수의 P형 불순물 영역에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또한, 도 21(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 P형 불순물 영역과 좌변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한, 도 21(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 절단선(X-X')을 따라 가로길이로 배열된 복수의 컨택트가 형성된다.
도 21에 나타낸 전원 보호 회로(16)의 제3 다이오드(D3)의 애노드(A)에 저전압 단자(VL)의 접지 전위(Vss)가 공급된 상태에서, 정전압 서지 펄스 전압(P_Pls)이 캐소드(K)의 고전압 단자(VH)에 인가될 경우를 상정한다. 도 21(D)의 단면 구조로부터 이해되는 바와 같이, 캐소드(K)를 형성하는 N형 불순물 영역과 P형 웰 영역(P-Well) 사이의 기생 다이오드가 항복하므로, 캐소드(K)를 형성하는 N형 불순물 영역으로부터 P형 웰 영역(P-Well)에 서지 방전 전류가 흐른다.
그러나, 본 발명에 앞서 본 발명자에 의한 검토에 의해, 캐소드(K)를 형성하는 복수의 N형 불순물 영역과 P형 웰 영역(P-Well) 사이의 복수의 기생 다이오드가 항복할 때에, 도 21(B)의 평면 구조와 도 21(D)의 단면 구조로 도시한 Wk_Sp 부분에서, PN 접합의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿이 될 위험성이 높은 것이 분명해졌다.
도 21(B)의 평면 구조에서는, 절단선(Y-Y')을 따라 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 짧은 변 위크 스폿(Wk_Sp) 부분에서는 캐소드(K)를 형성하는 N형 불순물 영역과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리(b)가 작은 것이다. 한편, 도 21(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 21(C)로부터 이해되는 바와 같이, 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 긴 변 부분과 가드 링(Grd_Rng)의 P형 불순물 영역 또는 애노드(A)를 형성하는 P형 불순물 영역 사이의 거리(a)는, 거리(b)와 같은 정도로 되어 있다.
거리(a)의 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 짧은 변 부분에서도, 거리(b)의 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 긴 변 부분에서도, 캐소드(K)의 N형 불순물 영역과 가드 링(Grd_Rng) 또는 애노드(A)를 형성하는 P형 불순물 영역 사이의 역방향 전류는, N형 불순물 영역과 P형 불순물 영역과의 평행 대향 폭에 의해 결정된다. 그러나, 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 4개의 각 부분에는 강한 전계가 발생하므로, 평행 대향 부분의 역방향 전류보다 큰 역방향 전류가 4개의 각 부분에 흐르게 된다. 각 부분에 흐르는 큰 역방향 전류의 반과 나머지 반이 각각 짧은 변 부분과 긴 변 부분에 흐른다고 상정하면, 짧은 변 부분의 전류 증가분이 긴 변 부분의 전류 증가분보다 커진다. 그 결과, 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 짧은 변 부분이 위크 스폿(Wk_Sp)이 되어서 서지 방전 전류의 전류 밀도가 높게 되어, 파괴되는 것이다.
본 발명은, 이상과 같은 본 발명에 앞서 본 발명자 등에 의한 검토의 결과, 이루어진 것이다.
따라서, 본 발명이 목적으로 하는 부분은, 정전 보호 회로를 구성하는 보호 소자와 보호 소자 주변에 형성되는 가드 링 영역 사이의 PN 접합부에 존재하는 취약한 부분(위크 스폿)이 파괴될 위험성을 경감하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중의 대표적인 것에 대해서 간단히 설명하면 하기하는 바와 같다.
즉, 본 발명의 대표적인 실시 형태는, 정전 보호 회로(13, 15, 16)를 구비하는 반도체 집적 회로(1)이다(도 1 참조).
상기 반도체 집적 회로는, 상기 정전 보호 회로의 보호 소자(Mn2)를 형성하기 위해서, 제1 도전형의 반도체 영역(P-Well)과, 상기 제1 도전형과 반대 도전형인 제2 도전형의 제1 불순물 영역(N)과, 상기 제1 도전형의 제2 불순물 영역(P)에 의해 형성된 가드 링(Grd_Rng)을 구비한다(도 11 참조).
상기 제1 불순물 영역(N)은, 적어도 긴 변과 짧은 변을 갖는 직사각형 평면 구조로서 상기 반도체 영역의 내부에 형성된다.
상기 제2 불순물 영역에 의해 형성된 상기 가드 링은, 상기 제1 불순물 영역 주변을 둘러싸도록 링형 평면 형상으로 상기 반도체 영역의 내부에 형성된다.
상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에는, 파괴의 위험성이 다른 부분보다 높은 위크 스폿(Wk_SP)이 형성된다.
상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 복수의 전기적 컨택트가 형성된다.
상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기하는 바와 같다.
즉, 본 발명에 따르면, 정전 보호 회로를 구성하는 보호 소자와 보호 소자 주변에 형성되는 가드 링 영역 사이의 PN 접합부에 존재하는 취약한 부분(위크 스폿)이 파괴될 위험성을 경감할 수 있다.
도 1은, 본 발명의 실시 형태 1에 의한 정전 보호 회로(ESD 보호 회로)를 구비하는 반도체 집적 회로의 구성을 나타내는 도면이다.
도 2는, 도 1과 마찬가지로 반도체 집적 회로(1)의 접지 단자(12)를 기준 단자(접지 전압(GND=0V)이 공급된 상태)로서, 정전압 서지 펄스 전압(P_Pls)을 출력 단자(10)에 인가하는 ESD 시험의 경우(전원 단자(11)는 오픈 상태)의 방전 동작을 설명하는 도면이다.
도 3은, 도 1에서 설명한 반도체 집적 회로(1)에 있어서 전원 간 클램프 회로(15)를 배치하지 않을 경우의 모습을 나타내는 도면이다.
도 4는, 도 2에서 설명한 반도체 집적 회로(1)에 있어서 전원 간 클램프 회로(15)의 배치 위치가 출력 단자(10)로부터 원거리이기 때문에, 기생 배선 저항(r3, r4)이 커진 모습(외부 단자로부터 본 회로(15)의 종합적인 임피던스가 큰)을 나타내는 도면이다.
도 5는, 도 3에서 나타낸 반도체 집적 회로(1)에 있어서의 정전 보호 회로(13)의 단면 구조 및 방전 경로예를 도시하는 도면이다.
도 6은, 도 4에 나타낸 반도체 집적 회로(1)에 있어서의 정전 보호 회로(13)의 단면 구조 및 방전 경로예를 도시하는 도면이다.
도 7은, 도 5에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스 구조의 등가 회로를 설명하는 도면이다.
도 8은, 도 6에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스 구조의 등가 회로를 설명하는 도면이다.
도 9는, 도 5에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제1 다이오드(D1)의 반도체 디바이스 구조를 설명하는 도면이다.
도 10은, 도 5에 나타낸 반도체 집적 회로(1)의 정전 보호 회로(13)에 포함된 제2 다이오드(D2)의 반도체 디바이스 구조를 설명하는 도면이다.
도 11은, 본 발명에 앞서 본 발명자에 의해 검토된 MOS 트랜지스터를 예로 하여, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 12는, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 13은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 반도체 디바이스를 설명하는 도면이다.
도 14는, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 반도체 디바이스를 설명하는 도면이다.
도 15는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스와 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 16은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스와 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 17은, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 18은, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 반도체 디바이스를 설명하는 도면이다.
도 19는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 20은, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 21은, 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스(핑거 형상의 N형 다이오드의 예)를 설명하는 도면이다.
도 22는, 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 다른 구조에 의한 반도체 디바이스를 설명하는 도면이다.
도 23은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 24는, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 다른 구조에 의한 반도체 디바이스를 설명하는 도면이다.
도 25는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 26은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 다른 구조에 의한 반도체 디바이스를 설명하는 도면이다.
도 27은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 28은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 다른 구조에 의한 반도체 디바이스를 설명하는 도면이다.
도 29는, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 30은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 다른 구조에 의한 반도체 디바이스를 설명하는 도면이다.
도 31은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 32는, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 다른 구조에 의한 반도체 디바이스를 설명하는 도면이다.
도 33은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 스위치 회로(17)을 구성하는 N채널 MOS 트랜지스터(Mn3)의 반도체 디바이스를 설명하는 도면이다.
도 34는, 본 발명의 실시 형태 3에 의한 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 반도체 디바이스를 설명하는 도면이다.
도 35는, 본 발명의 실시 형태 4에 의한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스를 설명하는 도면이다.
도 36은, 본 발명의 실시 형태 5에 의한 정전 보호 회로(ESD 보호 회로)를 구비하는 반도체 집적 회로의 구성을 나타내는 도면이다.
도 37은, 본 발명의 실시 형태 6에 의한 반도체 집적 회로에 있어서의 전원 간 클램프 회로(15)의 다른 구성을 나타내는 도면이다.
도 38은, 본 발명의 실시 형태 7에 의한 반도체 집적 회로에 있어서의 디커플링 용량의 반도체 디바이스의 구성을 나타내는 도면이다.
도 39는, 본 발명의 실시 형태 7에 의한 도 38에 나타낸 디커플링 용량(Cd)의 반도체 집적 회로의 반도체 칩 내부에 있어서의 레이아웃의 구성을 나타내는 도면이다.
도 40은, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에 포함되는 출력 정전 보호 회로(13) 혹은 입력 정전 보호 회로(19)를 구성하는 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스를 설명하는 도면이다.
도 41은, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량을 내장하는 반도체 집적 회로의 구성을 나타내는 조감도이다.
도 42는, 도 39와 도 41에 나타낸 본 발명의 실시 형태 7의 반도체 집적 회로가 액정 표시 디바이스(LCD)와 접속되는 모습을 나타내는 도면이다.
1. 실시 형태의 개요
우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대해서 개요를 설명한다. 대표적인 실시 형태에 관한 개요 설명에서 괄호를 붙여서 참조하는 도면의 참조 부호는, 그것이 부여된 구성 요소의 개념에 포함되는 것을 예시하는 것에 불과하다.
[1] 본 발명의 대표적인 실시 형태는, 정전 보호 회로(13, 15, 16)를 구비하는 반도체 집적 회로(1)이다(도 1 참조).
상기 반도체 집적 회로는, 상기 정전 보호 회로의 보호 소자(Mn2)를 형성하기 위해서, 제1 도전형의 반도체 영역(P-Well)과, 상기 제1 도전형과 반대 도전형인 제2 도전형의 제1 불순물 영역(N)과, 상기 제1 도전형의 제2 불순물 영역(P)에 의해 형성된 가드 링(Grd_Rng)을 구비한다(도 11 참조).
상기 제1 불순물 영역(N)은, 적어도 긴 변과 짧은 변을 갖는 직사각형 평면 구조로서 상기 반도체 영역의 내부에 형성된다.
상기 제2 불순물 영역에 의해 형성된 상기 가드 링은, 상기 제1 불순물 영역 주변을 둘러싸도록 링형 평면 형상으로 상기 반도체 영역의 내부에 형성된다.
상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에는, 파괴의 위험성이 다른 부분보다 높은 위크 스폿(Wk_SP)이 형성된다.
상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 복수의 전기적 컨택트가 형성된다.
상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
상기 실시 형태에 따르면, 정전 보호 회로를 구성하는 보호 소자와 보호 소자 주변에 형성되는 가드 링 영역 사이의 위크 스폿이 파괴될 위험성을 경감할 수 있다.
적절한 실시 형태에서는, 상기 제2 도전형의 상기 제1 불순물 영역은, 상기 짧은 변의 방향으로 반복해서 형성된 복수의 제1 불순물 영역을 포함한다.
상기 복수의 제1 불순물 영역 사이에는, MOS 트랜지스터의 게이트 전극(G)이 상기 긴 변의 방향을 따라서 형성된다.
상기 복수의 제1 불순물 영역의 한쪽과 다른 쪽은, 상기 MOS 트랜지스터의 소스(S)와 드레인(D)으로서 각각 기능한다.
상기 MOS 트랜지스터의 기판으로서 기능하는 상기 제1 도전형의 상기 반도체 영역은, 상기 가드 링을 통하여 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 전기적으로 접속된다.
상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성된다.
상기 가드 링의 내부에는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽이 형성된다.
상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 상기 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 상기 복수의 전기적 컨택트가 형성된다.
상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
다른 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽은 복수의 소스 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽은 복수의 드레인 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 게이트 전극은 복수의 게이트 전극을 포함한다.
상기 가드 링의 상기 내부에는, 상기 복수의 소스 불순물 영역과 상기 복수의 게이트 전극과 상기 복수의 드레인 불순물 영역이 형성된 것을 특징으로 한다(도 12 참조).
또한 다른 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 복수의 드레인 불순물 영역인 상기 복수의 제1 불순물 영역의 복수의 상기 직사각형 평면 구조의 복수의 짧은 변에는, 복수의 위크 스폿이 형성된다.
상기 복수의 상기 직사각형 평면 구조의 상기 복수의 짧은 변에 형성되는 상기 복수의 위크 스폿과 대향하는 상기 가드 링의 복수의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
보다 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 제3 부분에서도, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 16, 도 17 참조).
다른 보다 적절한 실시 형태에서는, 상기 제2 불순물 영역에 의해 형성된 상기 가드 링 주변에는, 상기 제2 도전형의 제3 불순물 영역(N)에 의해 형성된 것 외의 가드 링(Grd_Rng)이 형성된다.
상기 제1 도전형의 상기 반도체 영역(P-Well) 주변에서 상기 다른 가드 링의 바로 아래에는, 상기 제2 도전형의 다른 반도체 영역(N-Well)이 형성된다.
상기 제2 도전형의 상기 다른 반도체 영역에는, 상기 다른 가드 링을 통하여, 소정의 전압이 공급가능하게 된 것을 특징으로 한다(도 17 참조).
또한 다른 보다 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 표면과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 표면에는, 각각 고융점 금속과 실리콘의 합금인 실리사이드가 형성된다.
상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿에서는, 상기 실리사이드의 실리사이드 블록이 실질적으로 형성되어 있지 않거나, 상기 실리사이드의 실리사이드 블록의 폭이 다른 부분보다 작게 설정된 것을 특징으로 한다(도 20 참조).
다른 보다 적절한 실시 형태에서는, 상기 제2 도전형의 상기 제1 불순물 영역(N)은 상기 보호 소자로서의 다이오드(D3)의 캐소드와 애노드의 한쪽으로서 기능하는 한편, 상기 제1 도전형의 상기 반도체 영역(P-Well)과 상기 제1 도전형의 상기 제2 불순물 영역(P)에 의해 형성된 가드 링(Grd_Rng)은 상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 애노드의 다른 쪽으로서 기능한다.
상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역(N)의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿(Wk_SP)이 형성된다.
상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 23, 도 27, 도 29, 도 31 참조).
또한 다른 보다 적절한 실시 형태에서는, 상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역은, 복수의 제1 불순물 영역(K……K)을 포함한다.
상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성된다.
상기 가드 링의 내부에는, 상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 복수의 제1 불순물 영역이 형성된다.
상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 23 참조).
구체적인 실시 형태에서는, 상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역의 표면에는, 고융점 금속과 실리콘의 합금인 실리사이드가 형성된다.
상기 다이오드의 상기 캐소드와 애노드의 상기 한쪽으로서 기능하는 상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿에서는, 상기 실리사이드의 실리사이드 블록이 실질적으로 형성되고 있지 않거나, 상기 실리사이드의 실리사이드 블록의 폭이 다른 부분보다 작게 설정된 것을 특징으로 한다(도 27, 도 29, 도 31 참조).
다른 구체적인 실시 형태에서는, 상기 제2 도전형의 상기 제1 불순물 영역은, 상기 짧은 변의 방향으로 반복해서 형성된 복수의 제1 불순물 영역을 포함한다.
상기 복수의 제1 불순물 영역 사이에는, MOS 트랜지스터의 게이트 전극(G)이 상기 긴 변의 방향을 따라서 형성된다.
상기 복수의 제1 불순물 영역의 한쪽과 다른 쪽은, 상기 MOS 트랜지스터의 소스(S)와 드레인(D)으로서 각각 기능한다.
상기 제2 불순물 영역에 의해 형성된 상기 가드 링 및 상기 MOS 트랜지스터의 기판으로서 기능하는 상기 제1 도전형의 상기 반도체 영역과, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과, 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽은, 각각 상위한 구동 전압(VP-Well, VS, VD)에 의해 구동 가능하게 된다.
상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성된다.
상기 가드 링의 내부에는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽이 형성된다.
상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 상기 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 상기 복수의 전기적 컨택트가 형성된다.
상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된다.
상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 34 참조).
보다 구체적인 실시 형태에서는, 상기 가드 링 및 상기 기판과, 상기 소스와, 상기 드레인이, 상기 각각 상위한 구동 전압에 의해 구동가능한 상기 MOS 트랜지스터는, 상기 반도체 집적 회로(1)의 외부에 배치되는 외부 용량을 사용한 스위치 회로에 사용되는 스위치인 것을 특징으로 한다(도 34 참조).
다른 보다 구체적인 실시 형태에서는, 상기 반도체 집적 회로(1)는, 외부 출력 단자(10)와, 해당 외부 출력 단자를 구동하는 출력 버퍼(14)를 더 구비한다.
상기 정전 보호 회로(13, 15, 16)는, 상기 반도체 집적 회로(1)의 외부로부터 공급되는 서지 전압에 의해 상기 출력 버퍼가 파괴되는 것을 방지하는 것을 특징으로 한다(도 1 참조).
가장 구체적인 실시 형태에서는, 상기 반도체 집적 회로(1)는, 외부 입력 단자(10)와, 해당 외부 입력 단자에 접속된 입력 버퍼(18)를 더 구비한다.
상기 정전 보호 회로(13, 15, 16)는, 상기 반도체 집적 회로(1)의 외부로부터 공급되는 서지 전압에 의해 상기 입력 버퍼가 파괴되는 것을 방지하는 것을 특징으로 한다(도 36 참조).
[2] 본 발명의 다른 관점의 대표적인 실시 형태는, 정전 보호 회로(13, 15, 16)를 구비하는 반도체 집적 회로(1)이다(도 1 참조).
상기 반도체 집적 회로는, 상기 정전 보호 회로의 보호 소자(Mn2)를 형성하기 위해서, 제1 도전형의 반도체 영역(P-Well)과, 상기 제1 도전형과 반대 도전형인 제2 도전형의 제1 불순물 영역(N)과, 상기 제1 도전형의 제2 불순물 영역(P)에 의해 형성된 가드 링(Grd_Rng)을 구비한다(도 11 참조).
상기 제1 불순물 영역(N)은, 적어도 긴 변과 짧은 변을 갖는 직사각형 평면 구조로서 상기 반도체 영역의 내부에 형성된다.
상기 제2 불순물 영역에 의해 형성된 상기 가드 링은, 상기 제1 불순물 영역 주변을 둘러싸도록 링형 평면 형상으로 상기 반도체 영역의 내부에 형성된다.
상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 복수의 전기적 컨택트가 형성된다.
상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
상기 실시 형태에 따르면, 정전 보호 회로를 구성하는 보호 소자와 보호 소자 주변에 형성되는 가드 링 영역 사이의 위크 스폿이 파괴될 위험성을 경감할 수 있다.
적절한 실시 형태에서는, 상기 제2 도전형의 상기 제1 불순물 영역은, 상기 짧은 변의 방향으로 반복해서 형성된 복수의 제1 불순물 영역을 포함한다.
상기 복수의 제1 불순물 영역 사이에는, MOS 트랜지스터의 게이트 전극(G)이 상기 긴 변의 방향을 따라서 형성된다.
상기 복수의 제1 불순물 영역의 한쪽과 다른 쪽은, 상기 MOS 트랜지스터의 소스(S)와 드레인(D)으로서 각각 기능한다.
상기 MOS 트랜지스터의 기판으로서 기능하는 상기 제1 도전형의 상기 반도체 영역은, 상기 가드 링을 통하여 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 전기적으로 접속된다.
상기 가드 링의 내부에는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽이 형성된다.
상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 상기 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 상기 복수의 전기적 컨택트가 형성된다.
상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
다른 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽은 복수의 소스 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽은 복수의 드레인 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 게이트 전극은 복수의 게이트 전극을 포함한다.
상기 가드 링의 상기 내부에는, 상기 복수의 소스 불순물 영역과 상기 복수의 게이트 전극과 상기 복수의 드레인 불순물 영역이 형성된 것을 특징으로 한다(도 12 참조).
또한 다른 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 복수의 드레인 불순물 영역인 상기 복수의 제1 불순물 영역의 복수의 상기 직사각형 평면 구조의 복수의 짧은 변과 대향하는 상기 가드 링의 복수의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 12 참조).
보다 적절한 실시 형태에서는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 제3 부분에서도, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 한다(도 16, 도 17 참조).
다른 보다 적절한 실시 형태에서는, 상기 제2 불순물 영역에 의해 형성된 상기 가드 링 주변에는, 상기 제2 도전형의 제3 불순물 영역(N)에 의해 형성된 것 외의 가드 링(Grd_Rng)이 형성된다.
상기 제1 도전형의 상기 반도체 영역(P-Well) 주변에서 상기 다른 가드 링의 바로 아래에는, 상기 제2 도전형의 다른 반도체 영역(N-Well)이 형성된다.
상기 제2 도전형의 상기 다른 반도체 영역에는, 상기 다른 가드 링을 통하여, 소정의 전압이 공급가능하게 된 것을 특징으로 한다(도 17 참조).
[3] 본 발명의 다른 관점의 대표적인 실시 형태에 따른 반도체 집적 회로(1)는, 상기 반도체 집적 회로의 외부로부터 전원 전압(Vdd)과 접지 전위(Vss)가 각각 공급되는 외부 전원 단자(11)와 외부 접지 단자(12)를 더 구비한다.
상기 정전 보호 회로는, 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 접속된 전원 간 클램프 회로(15)를 포함한다.
상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터의 상기 드레인과 상기 소스 사이의 전류 경로는 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 접속된 것을 특징으로 한다(도 12 참조).
적절한 실시 형태에 따른 반도체 집적 회로(1)는, 상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터가 전원 간 클램프 동작을 개시하는 턴온 전압보다 높은 항복 파괴 전압을 갖는 디커플링 용량(Cd)을 더 구비한다.
상기 디커플링 용량은, 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 접속된 것을 특징으로 한다(도 38 참조).
다른 적절한 실시 형태에서는, 상기 디커플링 용량은, 상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터와 상기 반도체 집적 회로의 반도체 제조 프로세스에 의해 동시 형성되는 MOS 용량인 것을 특징으로 한다(도 38 참조).
보다 적절한 실시 형태에 따른 반도체 집적 회로(1)는, 서로 대향하는 제1 및 제2 긴 변과 서로 대향하는 제1 및 제2 짧은 변을 갖는 직사각형의 반도체 칩에 의해 형성된다.
상기 직사각형의 반도체 칩의 상기 제1 및 제2 긴 변과 상기 제1 및 제2 짧은 변을 따라, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)이 각각 주회 배선 형상으로 형성된다.
상기 반도체 칩의 상기 제1 긴 변에는, 상기 반도체 집적 회로의 외부로부터 표시 정보 데이터가 공급되는 복수의 신호 단자(10)와, 상기 전원 전압이 공급되는 상기 외부 전원 단자(11)와, 상기 접지 전위가 공급되는 상기 외부 접지 단자(12)가 형성된다.
상기 반도체 칩의 상기 제2 긴 변에는, 상기 반도체 집적 회로의 외부의 표시 디바이스를 구동하기 위한 복수의 출력 신호를 생성하는 복수의 출력 단자(OUT1, OUT2…OUTn)가 형성된다.
상기 직사각형의 반도체 칩의 내부에서, 상기 제2 긴 변으로부터 이격함과 함께 상기 제1 긴 변에 근접해서 상기 제1 긴 변과 실질적으로 평행한 배치 금지 영역(Cd_Proh)이 설정된다.
상기 배치 금지 영역의 내부 또는 근방에 있어서, 상기 간선 전원 배선과 상기 외부 전원 단자가 접속되고, 상기 간선 접지 배선과 상기 외부 접지 단자가 접속된다.
상기 배치 금지 영역의 상기 내부에서는, 상기 디커플링 용량(Cd)의 배치가 금지된 것을 특징으로 한다(도 39 참조).
구체적인 실시 형태에서는, 상기 직사각형의 반도체 칩의 상기 내부에서, 상기 배치 금지 영역 이외의 영역이 배치 허가 영역으로 설정된다.
상기 배치 허가 영역의 내부에는, 상기 디커플링 용량(Cd)이 배치된다.
상기 배치 허가 영역의 상기 내부에 배치된 상기 디커플링 용량은, 상기 전원 간 클램프 회로를 통하여 상기 외부 전원 단자 및 상기 외부 접지 단자와 접속된 것을 특징으로 한다(도 39 참조).
보다 구체적인 실시 형태에 따른 반도체 집적 회로는, 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)을 더 구비한다.
상기 지선 전원 배선과 상기 지선 접지 배선은, 상기 배치 허가 영역의 상기 내부에 배치된 내부 회로(14, 18)에 동작 전압을 공급한다.
상기 지선 전원 배선의 일단과 상기 지선 접지 배선의 일단은 각각 상기 간선 전원 배선과 상기 간선 접지 배선에 접속되는 한편, 상기 지선 전원 배선의 타단과 상기 지선 접지 배선의 타단은 각각 상기 간선 전원 배선과 상기 간선 접지 배선에 비접속된다.
상기 지선 전원 배선의 상기 타단과 상기 지선 접지 배선의 상기 타단 사이에는, 적어도 상기 전원 간 클램프 회로가 접속된 것을 특징으로 한다(도 39 참조).
다른 보다 구체적인 실시 형태에서는, 상기 지선 전원 배선의 상기 타단과 상기 지선 접지 배선의 상기 타단 사이에는, 상기 전원 간 클램프 회로와 병렬로, 상기 디커플링 용량이 접속된 것을 특징으로 한다(도 39 참조).
또한 다른 보다 구체적인 실시 형태에서는, 상기 전원 간 클램프 회로는, 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 직렬 접속된 시상수 형성 저항(Rs)과 시상수 형성 용량(Cs)을 갖는 시상수 회로(TCC)를 포함한다.
상기 시상수 회로의 출력 신호는, 상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터의 상기 게이트 전극을 구동하는 것을 특징으로 한다(도 37 참조).
가장 구체적인 실시 형태에서는, 상기 전원 간 클램프 회로는, 상기 시상수 회로의 출력 단자와 상기 보호 소자로서의 상기 MOS 트랜지스터의 상기 게이트 전극에 입력 단자와 출력 단자가 각각 접속된 CMOS 인버터(Inv)를 더 포함한 것을 특징으로 한다(도 37 참조).
2. 실시 형태의 상세
다음으로, 실시 형태에 대해서 또한 상술한다. 또한, 발명을 실시하기 위한 최량의 형태를 설명하기 위한 전체 도면에 있어서, 상기의 도면과 동일한 기능을 갖는 부품에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
[실시 형태 1]
《반도체 집적 회로의 구성》
도 1은, 본 발명의 실시 형태 1에 의한 정전 보호 회로(ESD 보호 회로)를 구비하는 반도체 집적 회로의 구성을 나타내는 도면이다.
도 1에 나타내는 반도체 집적 회로(1)는, 출력 단자(10)와 정전 보호 회로(13)와 출력 버퍼(14)와 전원 간 클램프 회로(15)와 전원 보호 회로(16)와 전원 단자(11)와 접지 단자(12)를 포함한다. 또한, 저항(r1, r2, r3, r4)은, 배선 저항이다.
《출력 버퍼》
출력 버퍼(14)는 전원 단자(11)와 접지 단자(12) 사이에 직렬 접속된 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)를 포함하고, P채널 MOS 트랜지스터(Mp1)의 드레인과 N채널 MOS 트랜지스터(Mn1)의 드레인의 구동 출력 신호는 정전 보호 회로(13)를 통하여 출력 단자(10)에 공급된다.
《정전 보호 회로》
정전 보호 회로(13)는, 정전 파괴가 원인으로 되는 서지 전압이 출력 단자(10)에 인가되었을 때에 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하기 위한 것이다. 정전 보호 회로(13)는 제1 다이오드(D1)와 제2 다이오드(D2)와 저항(R1)을 포함하고, 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드는 출력 단자(10)에 접속되고, 제1 다이오드(D1)의 캐소드는 전원 단자(11)에 접속되고, 제2 다이오드(D2)의 애노드는 접지 단자(12)에 접속된다. 또한, 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드는, 저항(R1)을 통하여 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)의 드레인과 N채널 MOS 트랜지스터(Mn1)의 드레인에 접속된다.
《전원 간 클램프 회로》
전원 간 클램프 회로(15)는 N채널 MOS 트랜지스터(Mn2)와 저항(R2)과 다이오드(D4)를 포함하고, N채널 MOS 트랜지스터(Mn2)의 드레인과 소스는 전원 단자(11)와 접지 단자(12)에 각각 접속되고, N채널 MOS 트랜지스터(Mn2)의 게이트와 소스 사이에는 저항(R2)과 다이오드(D4)가 병렬 접속된다.
《전원 보호 회로》
전원 보호 회로(16)는 제3 다이오드(D3)를 포함하고, 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)와 접지 단자(12)에 각각 접속된다. 도 1에 나타낸 반도체 집적 회로(1)의 접지 단자(12)에 접지 전위(Vss)가 공급된 상태에서, 전원 단자(11)에 부전압 서지 펄스 전압이 인가되면, 제3 다이오드(D3)가 순방향이 되어 서지 방전 전류가 흐름으로써 부전압 서지 펄스 전압의 에너지가 소비되어서, 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하는 것이 가능하게 된다.
《전원 간 클램프 회로의 반도체 디바이스》
도 12는, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 11(A)의 등가 회로와 마찬가지로, 도 12(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 11(B)의 평면 구조와 마찬가지로, 도 12(B)의 평면 구조로 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 게이트(G)는 복수의 핑거 전극에 의해 형성되고, 각 게이트 핑거 전극의 좌우로는 드레인(D)을 형성하는 N형 불순물 영역과 소스(S)를 형성하는 N형 불순물 영역이 형성된다. 복수의 핑거 전극(G)과 복수의 드레인 N형 불순물 영역(D)과 복수의 소스 N형 불순물 영역(S) 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 또한, 가드 링(Grd_Rng)의 P형 불순물 영역은, P형 웰 영역(P-Well)을 급전하는 목적과, 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn2)로부터의 잡음의 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로에의 전달량을 저감하는 목적과, 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로로부터의 잡음에 의해 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn2)가 래치 업 파괴될 위험성을 저감하는 목적에서, 형성된다.
도 11(B)의 평면 구조와 마찬가지로, 도 12(B)의 평면 구조로 도시한 바와 같이, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)과 소스 N형 불순물 영역(S)에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또 도 12(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 P형 불순물 영역과 좌변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한 도 12(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 가로길이로 배열된 복수의 컨택트가 형성된다.
그러나, 도 11(B)의 평면 구조와 달리, 도 12(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다. 따라서, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
도 12(C)의 평면 구조는, 역시 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스의 평면 구조를 설명하는 도면이다.
도 12(C)의 평면 구조가 도 12(B)에 나타낸 평면 구조와 상위한 것은, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에 있어서의 드레인 N형 불순물 영역과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리(b')가 도 12(B)의 경우의 거리(b)보다 작게 설정되어 있는 것이다.
그 결과, 도 12(C)의 평면 구조에 따르면 도 11(B)의 평면 구조와 마찬가지인 ESD 내구량을 유지하는 한편, 도 11(B)의 평면 구조의 경우보다 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)의 소자 면적을 저감하는 것이 가능하게 된다.
도 13은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 반도체 디바이스를 설명하는 도면이다.
도 13(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 드레인(D)과 소스(S)는 접지 단자(12)의 저전압 단자(VL)와 전원 단자(11)의 고전압 단자(VH)에 각각 접속되고, 게이트(G)와 N형 웰 영역(N-Well)은 전원 단자(11)의 고전압 단자(VH)에 접속된다.
도 13(B)의 평면 구조로 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 게이트(G)는 복수의 핑거 전극에 의해 형성되고, 각 게이트 핑거 전극의 좌우로는 드레인(D)은 형성하는 P형 불순물 영역과 소스(S)를 형성하는 P형 불순물 영역이 형성된다. 복수의 핑거 전극(G)과 복수의 드레인 P형 불순물 영역(D)과 복수의 소스 P형 불순물 영역(S) 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 N형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 N형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다.
도 13(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 13(C)에 도시한 바와 같이, 복수의 드레인 P형 불순물 영역에는 접지 단자(12)의 저전압 단자(VL)가 공급되고, 가드 링(Grd_Rng)의 N형 불순물 영역과 복수의 소스 P형 불순물 영역과 복수의 게이트·핑거 전극과 N형 웰 영역(N-Well)에 전원 단자(11)의 고전압 단자(VH)가 공급된다.
도 13(B)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조인 도 13(D)에 도시한 바와 같이, 드레인 P형 불순물 영역은 복수의 컨택트를 통하여 전원 단자(11)의 저전압 단자(VL)의 전극에 접속되고, 가드 링(Grd_Rng)의 N형 불순물 영역은 복수의 컨택트를 통하여 접지 단자(12)의 고전압 단자(VH)의 전극에 접속된다.
도 13(B)의 평면 구조로 도시한 바와 같이, 절단선(Y-Y')을 따라 세로길이 직사각형으로 형성된 드레인 P형 불순물 영역(D)과 소스 P형 불순물 영역(S)에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또 도 13(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 N형 불순물 영역과 좌변 가드 링(Grd_Rng)의 N형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한 도 13(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 절단선(X-X')을 따라 가로길이로 배열된 복수의 컨택트가 형성된다.
도 13에 나타낸 전원 간 클램프 회로(15)의 P채널 MOS 트랜지스터(Mp2)의 접지 단자(12)의 저전압 단자(VL)에 접지 전위(Vss)가 공급된 상태에서, 정전압 서지 펄스 전압(P_Pls)이 전원 단자(11)의 고전압 단자(VH)에 인가될 경우를 상정한다. 최초로, 도 13(D)의 단면 구조로부터 이해되는 바와 같이, 드레인 P형 불순물 영역과 N형 웰 영역(N-Well) 사이의 기생 다이오드가 항복하므로, 드레인 P형 불순물 영역에 N형 웰 영역(N-Well)으로부터 최초의 서지 방전 전류가 흐른다. 따라서, 이 최초의 서지 방전 전류가 N형 웰 영역(N-Well)의 고저항에 흐름으로써, N형 웰 영역(N-Well)의 전압이 저하한다. 그 결과, 도 13(C)의 단면 구조로부터 이해되는 바와 같이, 기생 바이폴라 트랜지스터(Trs)가 온 상태로 되고, 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL) 사이에 저임피던스로 기생 바이폴라 트랜지스터(Trs)에 의한 큰 서지 방전 전류가 흐르게 된다. 또한, 기생 바이폴라 트랜지스터(Trs)는, 드레인 P형 불순물 영역과 N형 웰 영역(N-Well)과 소스 P형 불순물 영역이, 각각 콜렉터와 베이스와 에미터로서 형성되는 것이다.
그러나, 본 발명에 앞서 본 발명자에 의한 검토에 의해, 드레인 P형 불순물 영역과 N형 웰 영역(N-Well) 사이의 기생 다이오드가 최초로 항복할 때에, 도 13(B)의 평면 구조와 도 13(D)의 단면 구조로 도시한 위크 스폿(Wk_Sp) 부분에서 PN 접합의 최초의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴될 위험성이 높은 것이 분명해졌다.
도 13(B)의 평면 구조에서는, 절단선(Y-Y')을 따라 세로길이 직사각형으로 형성된 드레인 P형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서는 드레인 P형 불순물 영역과 가드 링(Grd_Rng)의 N형 불순물 영역 사이의 거리(b)가 작다. 그것에 반해, 도 13(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 13(C)로부터 이해되는 바와 같이, 세로길이 직사각형으로 형성된 드레인 P형 불순물 영역(D)의 긴 변 부분과 가드 링(Grd_Rng)의 N형 불순물 영역 사이의 거리는, 게이트(G)의 핑거 전극의 폭과 소스 N형 불순물 영역의 폭과 내측 절연 분리층(Iso)의 폭(a)의 합계의 큰 것이 되는 것이다. 그 결과, 거리(b)가 작은 세로길이 직사각형의 짧은 변 부분의 위크 스폿(Wk_Sp) 부분에서는, 그 이외 부분과 비교해서 직렬 저항이 작아지고, 최초의 서지 방전 전류의 전류 밀도가 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴되는 것이다.
도 14는, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 반도체 디바이스를 설명하는 도면이다.
도 14(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 소스(S)와 드레인(D)은 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 N형 웰 영역(N-Well)은 전원 단자(11)의 고전압 단자(VH)에 접속된다.
도 12(B)의 평면 구조와 마찬가지로, 도 14(B)의 평면 구조로 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 게이트(G)는 복수의 핑거 전극에 의해 형성되고, 각 게이트 핑거 전극의 좌우에는 드레인(D)을 형성하는 P형 불순물 영역과 소스(S)를 형성하는 P형 불순물 영역이 형성된다. 복수의 핑거 전극(G)과 복수의 드레인 P형 불순물 영역(D)과 복수의 소스 P형 불순물 영역(S) 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 N형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 N형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다.
도 12(B)의 평면 구조와 마찬가지로, 도 14(B)의 평면 구조로 도시한 바와 같이, 세로길이 직사각형으로 형성된 드레인 P형 불순물 영역(D)과 소스 P형 불순물 영역(S)에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또 도 14(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 N형 불순물 영역과 좌변 가드 링(Grd_Rng)의 N형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한 도 14(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 N형 불순물 영역과 하변 가드 링(Grd_Rng)의 N형 불순물 영역에는, 가로길이로 배열된 복수의 컨택트가 형성된다.
또한, 도 12(B)의 평면 구조와 마찬가지로, 도 14(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 N형 불순물 영역과 하변 가드 링(Grd_Rng)의 N형 불순물 영역에서는, 세로길이 직사각형으로 형성된 P형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다. 따라서, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이 직사각형으로 형성된 P형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
도 14(C)의 평면 구조는, 역시 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 P채널 MOS 트랜지스터(Mp2)의 반도체 디바이스의 평면 구조를 설명하는 도면이다.
도 14(C)의 평면 구조가 도 14(B)에 나타낸 평면 구조와 상위한 것은, 세로길이 직사각형으로 형성된 드레인 P형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에 있어서의 드레인 P형 불순물 영역과 가드 링(Grd_Rng)의 N형 불순물 영역 사이의 거리(b')가 도 14(B)의 경우의 거리(b)보다 작게 설정되어 있는 것이다.
그 결과, 도 14(C)의 평면 구조에 따르면 도 11(B)의 평면 구조와 마찬가지인 ESD 내구량을 유지하는 한편, 도 11(B)의 평면 구조의 경우보다 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)의 소자 면적을 저감하는 것이 가능하게 된다.
도 15는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스와 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 12(A)의 등가 회로와 마찬가지로 도 15(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 15(B)의 평면 구조는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 나타내는 도면이다.
도 11(B)의 평면 구조와 비교하면, 도 15(B)의 평면 구조에서는, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 게이트(G)를 형성하는 핑거 전극의 개수가 4개에서 2개로 감소되어 있지만, 기본적인 반도체 디바이스의 구조는 동일하다.
도 15(B)의 평면 구조에 있어서도, 도 11(B)의 평면 구조와 마찬가지로, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서는 드레인 N형 불순물 영역과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리가 작은 것이며, 직렬 저항이 작아져서 최초의 서지 방전 전류의 전류 밀도가 높게 되어, 파괴되는 것이다.
도 15(C)의 평면 구조는, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 15(C)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다. 따라서, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다. 이것으로부터, 컨택트가 생략된 측의 가드 링(Grd_Rng)의 폭이나, 거기에 대향하는 세로길이 직사각형으로 형성된 N형 불순물 영역과의 간격에 대해서 ESD의 내량 특성 밸런스를 고려해서 축소하는 것이 가능하게 된다.
또한 도 15(C)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 소스(S)로서 기능하는 N형 불순물 영역(S)과 대향하는 부분의 복수의 컨택트도 파선(Del)으로 도시한 바와 같이 생략된다. 이것은, 핑거 전극의 개수가 4개에서 2개로 감소하여 N채널 MOS 트랜지스터(Mn2)의 셀 폭이 감소했기 때문에 ESD 내구량도 감소함으로써, 위크 스폿(Wk_Sp) 부분에서의 직렬 저항을 증가시키기 위해서 이루어진 것이다.
도 16은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스와 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 12(A)의 등가 회로와 마찬가지로 도 16(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 16(B)의 평면 구조는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 나타내는 도면이다.
도 15(B)의 평면 구조와 비교하면, 도 16(B)의 평면 구조에서는, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 게이트(G)를 형성하는 핑거 전극의 개수가 2개에서 1개로 감소되어 있지만, 기본적인 반도체 디바이스의 구조는 동일하다.
도 16(B)의 평면 구조에 있어서도, 도 15(B)의 평면 구조와 마찬가지로, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서는 드레인 N형 불순물 영역과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리가 작은 것이며, 직렬 저항이 작아져서 최초의 서지 방전 전류의 전류 밀도가 높게 되어, 파괴되는 것이다.
도 16(C)의 평면 구조는, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 16(C)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다. 따라서, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다. 이것으로부터, 컨택트가 생략된 측의 가드 링(Grd_Rng)의 폭이나, 거기에 대향하는 세로길이 직사각형으로 형성된 N형 불순물 영역과의 간격에 대해서 ESD의 내량 특성 밸런스를 고려해서 축소하는 것이 가능하게 된다.
또한 도 16(C)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 소스(S)로서 기능하는 N형 불순물 영역(S)과 대향하는 부분의 복수의 컨택트도 파선(Del)으로 도시한 바와 같이 생략된다. 이것은, 핑거 전극의 개수가 2개에서 1개로 감소하는 것에 의해 N채널 MOS 트랜지스터(Mn2)의 셀 폭이 감소했기 때문에 ESD 내구량도 감소함으로써, 위크 스폿(Wk_Sp) 부분에서의 직렬 저항을 증가시키기 위해서 이루어진 것이다.
도 17은, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 16(A)의 등가 회로와 마찬가지로 도 17(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 16(B)의 평면 구조와 비교하면, 도 17(B)의 평면 구조와 도 17(C)의 단면 구조로 도시한 바와 같이 내부의 가드 링(Grd_Rng)의 P형 불순물 영역 주변에는 사선 음영으로 나타낸 내부의 절연 분리층(Iso)이 링형 평면 형상으로 형성되고, 내부의 절연 분리층(Iso) 주변에는 외부의 가드 링(Grd_Rng)의 N형 불순물 영역이 링형 평면 형상으로 형성된다. 도 17(B)의 평면 구조와 도 17(C)의 단면 구조로 도시한 바와 같이, 외부의 가드 링(Grd_Rng)의 N형 불순물 영역과 N형 웰 영역(N-Well)은, 적절한 고전압이 공급가능한 전압 공급 전극(Nsub)에 접속된다.
따라서, 도 17에 나타내는 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스에 따르면, 내부의 가드 링(Grd_Rng)의 P형 불순물 영역과 내부의 P형 웰 영역(P-Well)에의 접지 단자(12)의 저전압 단자(VL)의 급전과, 외부의 가드 링(Grd_Rng)의 N형 불순물 영역과 외부의 N형 웰 영역(N-Well)에의 적절한 고전압의 급전에 의해, 링의 외부로부터의 잡음에 의해 링의 내부에 형성된 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 래치 업 파괴될 위험성을 저감하는 것이 가능하게 된다. 즉, 도 16(C)에 나타낸 평면 구조와 도 17(B)에 나타낸 평면 구조에서는, 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 파선(Del)으로 도시한 바와 같이 복수의 컨택트가 완전하게 생략되어 있었으므로, 이 생략 부분에서의 잡음 전달의 위험성이 있다. 그러나, 도 17에 나타낸 본 발명의 실시 형태 1에 의한 2겹 가드 링 구조에 의해, 이 문제의 해소가 가능하게 되는 것이다.
또한, P채널 MOS 트랜지스터(Mp2)에 있어서 래치 업 내성이나 노이즈 내성 등을 향상시키기 위해서 2겹 가드 링 구조로 구성하는 경우에는, 도 18에 도시한 바와 같이 내부의 가드 링(Grd_Rng)의 N형 불순물 영역 주변에는 사선 음영으로 나타낸 내부의 절연 분리층(Iso)이 링형 평면 형상으로 형성되고, 내부의 절연 분리층(Iso) 주변에는 외부의 가드 링(Grd_Rng)의 P형 불순물 영역이 링형 평면 형상으로 형성된다. 도 18(B)의 평면 구조와 도 18(C)의 단면 구조로 도시한 바와 같이, 외부의 가드 링(Grd_Rng)의 P형 불순물 영역과 P형 웰 영역(P-Well)은, 적절한 고전압이 공급가능한 전압 공급 전극(Psub)에 접속된다.
도 19는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 11(A)의 등가 회로와 마찬가지로, 도 19(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 19에 나타낸 본 발명의 비교 참고예로서의 N채널 MOS 트랜지스터(Mn2)가 도 11에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 N채널 MOS 트랜지스터(Mn2)와 상위한 것은, 하기의 점이다.
즉, 도 19(B)의 평면 구조와 도 19(C)의 단면 구조와 도 19(D)의 단면 구조로 도시한 바와 같이, 복수의 드레인 N형 불순물 영역(D)의 표면과 복수의 소스 N형 불순물 영역(S)의 표면과 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역의 표면에, 코발트실리사이드(CoSi)가 형성된다. 반도체 집적 회로의 반도체 제조 프로세스의 미세화에 의해, MOS 트랜지스터의 소자 사이즈가 축소되어, 소스 영역이나 드레인 영역이나 게이트 전극의 기생 저항이 증대하고, MOS 트랜지스터의 동작 속도가 늦어지는 문제를 해소하기 위해서, 고융점 금속의 코발트(Co)와 실리콘(Si)과의 저저항 합금인 코발트실리사이드(CoSi)가 사용된다.
그러나, 도 19(B)의 평면 구조와 도 19(C)의 단면 구조와 도 19(D)의 단면 구조로부터 이해되는 바와 같이, 세로길이 직사각형으로 형성된 소스(S)로서의 N형 불순물 영역(S)의 중앙 부분의 표면과 세로길이 직사각형으로 형성된 드레인(D)으로서의 N형 불순물 영역(D)의 중앙 부분의 표면에만 코발트실리사이드(CoSi)가 형성된다. 따라서, 주변의 절연 분리층(Iso)과 접촉하는 N형 불순물 영역(S) 주변 부분의 표면과 N형 불순물 영역(D) 주변 부분의 표면에는, 코발트실리사이드(CoSi)가 형성되어 있지 않다. 코발트실리사이드(CoSi)가 형성되어 있지 않은 부분은, 상기 특허 문헌 1에 기재된 실리사이드 블록이다. 즉, 실리사이드 블록은 실리사이드를 형성하지 않음으로써, 기생 저항을 부분적으로 증대하고, ESD 내구량을 증대한다.
그러나, 도 19에 나타낸 본 발명의 비교 참고예의 N채널 MOS 트랜지스터(Mn2)는 실리사이드 블록의 사용에도 불구하고, 도 11(B)의 평면 구조와 도 11(D)의 단면 구조와 완전 마찬가지로, 도 19(B)의 평면 구조와 도 19(D)의 단면 구조로 도시한 위크 스폿(Wk_Sp) 부분에서 PN 접합의 최초의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴될 위험성이 높은 것이 분명해졌다.
이 도 19(B)에 나타낸 평면 구조이고도, 위크 스폿(Wk_Sp)은, 세로길이 직사각형으로 형성된 드레인으로서의 N형 불순물 영역(D)의 짧은 변 부분에 존재한다.
도 20은, 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 반도체 디바이스를 설명하는 도면이다.
도 19(A)의 등가 회로와 마찬가지로, 도 20(A)의 등가 회로에 도시한 바와 같이, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속되고, 게이트(G)와 P형 웰 영역(P-Well)은 접지 단자(12)의 저전압 단자(VL)에 접속된다.
도 20에 나타낸 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2)가 도 19에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 N채널 MOS 트랜지스터(Mn2)와 상위한 것은, 하기의 점이다.
우선, 도 20(B)의 평면 구조에서는, 위크 스폿(Wk_Sp)은 세로길이 직사각형으로 형성된 드레인으로서의 N형 불순물 영역(D)의 짧은 변 부분에 존재한다. 또한, 이 짧은 변 부분에서는, 주변의 절연 분리층(Iso)과 접촉하는 드레인으로서의 N형 불순물 영역(D) 주변 부분의 표면에도 코발트실리사이드(CoSi)가 형성된다. 따라서, 이 짧은 변 부분에서는 직렬 저항의 높은 실리사이드 블록이 형성되어 있지 않으므로, 이 짧은 변 부분에서의 ESD 내구량은 저하한다. 또한, 이 짧은 변 부분에 있어서, 실리사이드 블록의 폭이 극히 작게 설정되었을 경우에도, ESD 내구량은 대폭 저하한다.
한편, 도 20(B)에 나타내는 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 따라서, 파선(Del)으로 나타낸 상변 가드 링(Grd_Rng)과 하변 가드 링(Grd_Rng)에서의 복수의 컨택트의 완전한 생략에 의해, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하고, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다. 이것보다, 컨택트가 생략된 측의 가드 링(Grd_Rng)의 폭이나, 거기에 대향하는 세로길이 직사각형으로 형성된 N형 불순물 영역과의 간격에 대해서 ESD의 내량 특성 밸런스를 고려해서 축소하는 것이 가능하게 된다.
[실시 형태 2]
《전원 보호 회로의 반도체 디바이스》
도 21은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다. 본 발명에 앞서 본 발명자에 의한 검토에 의해, 도 21(B)의 평면 구조와 도 21(D)의 단면 구조로 도시한 위크 스폿(Wk_Sp) 부분에서 PN 접합의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴될 위험성이 높은 것이 분명해졌다.
도 23은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 21(A)의 등가 회로와 마찬가지로, 도 23(A)의 등가 회로에서는, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속된다.
도 23에 나타낸 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)가 도 21에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)와 상위한 것은, 하기의 점이다.
즉, 도 23(B)의 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 캐소드(K)를 형성하는 N형 불순물 영역의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다. 따라서, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
도 23(C)의 평면 구조는, 역시 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스의 평면 구조를 설명하는 도면이다.
도 23(C)의 평면 구조가 도 23(B)에 나타낸 평면 구조와 상위한 것은, 세로길이 직사각형으로 형성된 캐소드(K)의 N형 불순물 영역의 짧은 변 위크 스폿(Wk_Sp) 부분에 있어서의 캐소드(K)의 N형 불순물 영역과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리(b')가 도 23(B)의 경우의 거리(b)보다 작게 설정되어 있는 것이다.
그 결과, 도 23(C)의 평면 구조에 따르면 도 21(B)의 평면 구조와 마찬가지인 ESD 내구량을 유지하는 한편, 도 21(B)의 평면 구조의 경우보다, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 소자 면적을 저감하는 것이 가능하게 된다.
도 25는, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 23(A)의 등가 회로와 마찬가지로, 도 25(A)의 등가 회로에서는, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속된다.
도 25(B)는 제3 다이오드(D3)의 평면 구조이고, 도 25(C)는 도 25(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조이고, 도 25(D)는 도 25(B)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조이다. 도 25(C)와 도 25(D)의 단면 구조로 도시한 바와 같이, P형 기판(Psub) 상에 형성된 P형 웰 영역(P-Well)에, 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역이 형성된다. 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 주위에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 링형 평면 형상의 주위에는, 제3 다이오드(D3)의 애노드가 되는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 링형 평면 형상의 제3 다이오드(D3)의 애노드가 되는 P형 불순물 영역의 주위에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다.
또한, 도 25(B)의 평면 구조와 도 25(C)의 단면 구조와 도 25(D)의 단면 구조로 도시한 바와 같이, 링 중앙의 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 표면과, 가드 링(Grd_Rng)과 제3 다이오드(D3)의 애노드로서 기능하는 P형 불순물 영역의 표면에, 코발트실리사이드(CoSi)가 형성된다.
그러나, 도 25(B)의 평면 구조와 도 25(C)의 단면 구조와 도 25(D)의 단면 구조로부터 이해되는 바와 같이, 링 중앙의 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 중앙 부분에만 코발트실리사이드(CoSi)가 형성된다. 한편, 주변의 절연 분리층(Iso)과 접촉하는 N형 불순물 영역 주변 부분의 표면에는, 코발트실리사이드(CoSi)가 형성되어 있지 않다. 즉, 실리사이드 블록을 사용함으로써, 기생 저항을 부분적으로 증대해서 ESD 내구량을 증대한다.
그러나, 도 25에 나타낸 본 발명의 비교 참고예의 전원 보호 회로(16)의 제3 다이오드(D3)는 실리사이드 블록의 사용에도 불구하고, 도 25(B)의 평면 구조와 도 25(D)의 단면 구조로 도시한 위크 스폿(Wk_Sp) 부분에서 PN 접합의 최초의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴될 위험성이 높은 것이 분명해졌다. 도 25(B)의 평면 구조로 나타낸 위크 스폿(Wk_Sp)은, 세로길이 직사각형으로 형성된 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 짧은 변에 존재하고 있다.
도 25(B)의 평면 구조로 도시한 바와 같이, 세로길이 직사각형으로 형성된 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 4개의 각 부분에는 강한 전계가 발생하므로, 평행 대향 부분의 역방향 전류보다 큰 역방향 전류가 4개의 각 부분에 흐르게 된다. 각 부분에 흐르는 큰 역방향 전류의 반과 나머지 반이 각각 짧은 변 부분과 긴 변 부분에 흐른다고 상정하면, 짧은 변 부분의 전류 증가분이 긴 변 부분의 전류 증가분보다 커진다. 그 결과, 세로길이 직사각형으로 형성된 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 짧은 변 부분이 위크 스폿(Wk_Sp)이 되어서 서지 방전 전류의 전류 밀도가 높게 되어, 파괴되는 것이다.
도 27은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 25(A)의 등가 회로와 마찬가지로, 도 27(A)의 등가 회로에서는, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속된다.
도 27에 나타낸 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)가 도 25에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)와 상위한 것은, 하기의 점이다.
즉, 도 27(B)의 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변의 표면에는 코발트실리사이드(CoSi)가 형성되는 한편, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 하부 짧은 변의 표면에는 코발트실리사이드(CoSi)가 형성되어 있지 않다. 그 결과, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변이, 위크 스폿(Wk_Sp)이 된다. 따라서, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 따라서, 파선(Del)으로 나타낸 상변 가드 링(Grd_Rng)에서의 복수의 컨택트의 완전한 생략에 의해, 세로길이 직사각형으로 형성된 N형 불순물 영역의 상부 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하고, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
또한, 이 경우는 코발트 실리사이드 영역(CoSi) 사이즈 및 컨택트수가 불어나는 것에 의해 전류 능력도 향상하는 것이 가능하다.
또한, 도 25에 나타낸 코발트 실리사이드 영역(CoSi) 사이즈를 변경하지 않고, 도 27과 같이 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변에 코발트 실리사이드 영역(CoSi)을 근접시켜, 복수의 컨택트를 파선(Del)으로 도시한 바와 같이 완전하게 생략됨으로써 위크 스폿(Wk_Sp)의 파괴 내량을 저하시키지 않고 소자 사이즈를 작게 하는 것도 가능하다.
또한, 컨택트가 생략된 측의 가드 링(Grd_Rng)의 폭이나, 거기에 대향하는 캐소드측의 N형 불순물 영역과의 간격에 대해서 ESD의 내량 특성 밸런스를 고려해서 축소하는 것도 가능하게 된다.
도 29는, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 27(A)의 등가 회로와 마찬가지로, 도 29(A)의 등가 회로에서는, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속된다.
도 29에 나타낸 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)가 도 25에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)와 상위한 것은, 하기의 점이다.
즉, 도 29(B)의 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변에는, 폭이 가장 좁고 직렬 저항이 최소인 실리사이드 블록이 사용되어 있다. 또한, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 하부 짧은 변에는, 폭이 두 번째로 좁고 직렬 저항이 두 번째로 낮은 실리사이드 블록이 사용되어 있다. 따라서, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 N형 불순물 영역의 상부 짧은 변이 최약의 위크 스폿(Wk_Sp)이 되고, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 N형 불순물 영역의 하부 짧은 변이 두 번째로 약한 위크 스폿(Wk_Sp)이 된다. 따라서, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에서는 최약의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략되고, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는 두 번째로 약한 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 1줄 분만 생략되어 있다. 생략의 정도에 비례해서 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
또한, 이 경우는 코발트실리사이드 영역(CoSi) 사이즈 및 컨택트수가 불어나는 것에 의해 전류 능력도 향상하는 것이 가능하다.
또한, 도 25에 있어서 코발트실리사이드 영역(CoSi) 사이즈를 변경하지 않고, 도 29(B)에 도시한 바와 같은 상기 형상으로 함으로써, 위크 스폿(Wk_Sp)의 파괴 내량을 저하시키지 않고 소자 사이즈를 작게 하는 것도 가능하다.
또한, 컨택트가 생략된 측의 가드 링(Grd_Rng)의 폭이나, 거기에 대향하는 캐소드측의 N형 불순물 영역과의 간격에 대해서 ESD의 내량 특성 밸런스를 고려해서 축소하는 것도 가능하게 된다.
도 31은, 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 반도체 디바이스를 설명하는 도면이다.
도 29(A)의 등가 회로와 마찬가지로, 도 31(A)의 등가 회로에서는, 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 캐소드와 애노드는 전원 단자(11)의 고전압 단자(VH)와 접지 단자(12)의 저전압 단자(VL)에 각각 접속된다.
도 31에 나타낸 본 발명의 실시 형태 2에 의한 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)가 도 25에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)와 상위한 것은, 하기의 점이다.
즉, 도 31(B)의 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변의 표면에는 코발트실리사이드(CoSi)가 형성되고, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 하부 짧은 변의 표면에도 코발트실리사이드(CoSi)가 형성된다. 그 결과, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변과, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 하부 짧은 변의 2개소가, 위크 스폿(Wk_Sp)이 된다. 따라서, 상변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이, 완전하게 생략된다. 마찬가지로, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 하부 짧은 변과 대향하는 부분의 복수의 컨택트가, 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 따라서, 파선(Del)으로 나타낸 윗변과 하변 가드 링(Grd_Rng)에서의 복수의 컨택트의 완전한 생략에 의해, 세로길이 직사각형으로 형성된 N형 불순물 영역의 상부 짧은 변과 하부 짧은 변과의 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하고, 상부 짧은 변과 하부 짧은 변과의 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
또한, 이 경우는 코발트 실리사이드 영역(CoSi) 사이즈 및 컨택트수가 불어나는 것에 의해 전류 능력도 향상하는 것이 가능하다.
또한, 도 25에 나타낸 코발트 실리사이드 영역(CoSi) 사이즈를 변경하지 않고, 도 31과 같이 상변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 상부 짧은 변에 코발트 실리사이드 영역(CoSi)을 근접시키고, 하변 가드 링(Grd_Rng)의 P형 불순물 영역에 근접한 제3 다이오드(D3)의 캐소드가 되는 N형 불순물 영역의 하부 짧은 변에 코발트실리사이드 영역(CoSi)을 근접시켜, 복수의 컨택트를 파선(Del)으로 도시한 바와 같이 완전하게 생략함으로써 위크 스폿(Wk_Sp)의 파괴 내량을 저하시키지 않고 소자 사이즈를 작게 하는 것도 가능하다.
또한, 컨택트가 생략된 측의 가드 링(Grd_Rng)의 폭이나, 거기에 대향하는 캐소드측의 N형 불순물 영역과의 간격에 대해서 ESD의 내량 특성 밸런스를 고려해서 축소하는 것도 가능하게 된다.
또한, 상술한 도 21, 도 23, 도 25, 도 27, 도 29, 도 31은 P형 웰 영역(P-Well)을 사용한 구조의 다이오드에 있어서 설명을 했지만, 도 22, 도 24, 도 26, 도 28, 도 30, 도 32과 같이, N형 불순물 영역과 P형 불순물 영역을 반대로 한 N형 웰 영역(N-Well)을 사용한 구조의 다이오드에 있어서도 마찬가지이다. 그리고, 칩의 레이아웃에서는, P형 웰 영역(P-Well)을 사용한 구조의 다이오드와 N형 웰 영역(N-Well)을 사용한 구조의 다이오드를 병렬로 배치한 다이오드를 구성하는 것도 가능하다.
[실시 형태 3]
《스위치 회로의 반도체 디바이스》
도 33은, 본 발명의 비교 참고예로서 본 발명에 앞서 본 발명자에 의해 검토된 스위치 회로(17)를 구성하는 N채널 MOS 트랜지스터(Mn3)의 반도체 디바이스를 설명하는 도면이다.
도 33에 나타내는 스위치 회로(17)는, 예를 들면 DC/DC 컨버터를 구성하기 위한 차지 펌프형 혹은 스위치드 캐패시터형 스위치 회로 등에 사용하는 스위치 MOS 트랜지스터 회로이다. 따라서, 도 33에 나타내는 스위치 회로(17)에 포함되는 N채널 MOS 트랜지스터(Mn3)는, 반도체 집적 회로의 외부 용량에 프리차지 전압을 충전하는 프리차지 동작과 전원 전압에 프리차지 전압을 중첩해서 승압 전압을 생성하는 부스트 동작을 반복함으로써, 승압 동작을 실행한다. 한편, 실제의 DC/DC 컨버터는, 도 33에 나타내는 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)와 1개의 외부 용량과의 직렬 접속을 단위 회로로 하여, 복수의 단위 회로를 직렬 접속함으로써 구성된다. 그때에, 도 33(A)의 등가 회로에 나타내는 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 드레인(D)과 게이트(G)와 소스(S)와 P형 웰 영역(P-Well)은, 각각 상위한 전압 레벨(VD, VG, VS, VP-Well)에 의해 구동된다.
도 33(B)의 평면 구조로 도시한 바와 같이, 스위치 회로(17)를 구성하는 N채널 MOS 트랜지스터(Mn3)의 게이트(G)는 복수의 핑거 전극에 의해 형성되고, 각 게이트 핑거 전극의 좌우로는 드레인(D)을 형성하는 N형 불순물 영역과 소스(S)를 형성하는 N형 불순물 영역이 형성된다. 복수의 핑거 전극(G)과 복수의 드레인 N형 불순물 영역(D)과 복수의 소스 N형 불순물 영역(S) 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 또한, 가드 링(Grd_Rng)의 P형 불순물 영역은, P형 웰 영역(P-Well)을 급전하는 목적과, 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn3)로부터의 잡음의 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로에의 전달량을 저감하는 목적과, 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로로부터의 잡음에 의해 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn3)가 래치 업 파괴될 위험성을 저감하는 목적에서, 형성된다.
도 33(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 33(C)에 도시한 바와 같이, 복수의 드레인 N형 불순물 영역에는 드레인 구동 전압(VD)이 공급되고, 가드 링(Grd_Rng)의 P형 불순물 영역과 P형 웰 영역(P-Well)에는 웰 구동 전압(VP-Well)이 공급되고, 복수의 소스 N형 불순물 영역에는 소스 구동 전압(VS)이 공급되고, 복수의 게이트·핑거 전극(G)에는 게이트 구동 전압(VG)이 공급된다.
도 33(B)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조인 도 33(D)에 도시한 바와 같이, 드레인 N형 불순물 영역에는 복수의 컨택트를 통하여 드레인 구동 전압(VD)이 공급되고, 가드 링(Grd_Rng)의 P형 불순물 영역에는 복수의 컨택트를 통하여 웰 구동 전압(VP-Well)이 공급된다.
도 33(B)의 평면 구조로 도시한 바와 같이, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)과 소스 N형 불순물 영역(S)에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또 도 33(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 P형 불순물 영역과 좌변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한, 도 33(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 가로길이로 배열된 복수의 컨택트가 형성된다.
도 33에 나타낸 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)에 있어서, P형 웰 영역(P-Well)과 드레인 N형 불순물 영역(D) 사이의 PN 접합과, P형 웰 영역(P-Well)과 소스 N형 불순물 영역(S) 사이의 PN 접합에, 큰 역방향의 서지 전압이 인가될 경우를 상정한다. 도 33(D)의 단면 구조로부터 이해되는 바와 같이, P형 웰 영역(P-Well)과 드레인 N형 불순물 영역(D) 사이의 PN 접합과 P형 웰 영역(P-Well)과 소스 N형 불순물 영역(S) 사이의 PN 접합이 항복하고, 이들의 PN 접합에 서지 전류가 흐른다.
그러나, 본 발명에 앞서 본 발명자에 의한 검토에 의해, 도 33에 나타낸 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 기생 다이오드가 항복할 때에, 도 33(B)의 평면 구조와 도 33(D)의 단면 구조로 도시한 위크 스폿(Wk_Sp)에서 PN 접합의 서지 방전 전류의 전류 밀도가 그 이외 부분의 PN 접합보다 높게 되고, 위크 스폿(Wk_Sp) 부분이 파괴될 위험성이 높은 것이 분명해졌다. 즉, 도 33(B)의 평면 구조로 나타내진 10개소의 위크 스폿(Wk_Sp)은, 세로길이 직사각형으로 형성된 소스 N형 불순물 영역(S)의 짧은 변 부분과, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)의 짧은 변 부분이 되어 있다. 그 이유는, 세로길이 직사각형의 4개의 각 부분에서의 전류의 영향에 의한 짧은 변 부분의 전류 증가분이 긴 변 부분의 전류 증가분보다 커지기 때문이다.
도 34는, 본 발명의 실시 형태 3에 의한 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 반도체 디바이스를 설명하는 도면이다.
도 33(A)의 등가 회로와 마찬가지로, 도 34(A)의 등가 회로에 도시한 바와 같이, 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 드레인(D)과 게이트(G)와 소스(S)와 P형 웰 영역(P-Well)은, 각각 상위하는 전압 레벨(VD, VG, VS, VP-Well)에 의해 구동된다.
도 33(B)의 평면 구조와 마찬가지로, 도 34(B)의 평면 구조로 도시한 바와 같이, 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 게이트(G)는 복수의 핑거 전극에 의해 형성되고, 각 게이트 핑거 전극의 좌우로는 드레인(D)을 형성하는 N형 불순물 영역과 소스(S)를 형성하는 N형 불순물 영역이 형성된다. 복수의 핑거 전극(G)과 복수의 드레인 N형 불순물 영역(D)과 복수의 소스 N형 불순물 영역(S) 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 절연 분리층(Iso)의 링형 평면 형상의 주위에는, 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역이 링형 평면 형상으로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역의 주위에는, 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 또한, 가드 링(Grd_Rng)의 P형 불순물 영역은, P형 웰 영역(P-Well)을 급전하는 목적과, 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn3)로부터의 잡음의 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로에의 전달량을 저감하는 목적과, 도 1에 나타낸 반도체 집적 회로(1)의 내부 회로로부터의 잡음에 의해 가드 링(Grd_Rng)의 내부에 형성된 N채널 MOS 트랜지스터(Mn3)가 래치 업 파괴될 위험성을 저감하는 목적에서, 형성된다.
도 33(B)의 평면 구조와 마찬가지로, 도 34(B)의 평면 구조로 도시한 바와 같이, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D)과 소스 N형 불순물 영역(S)에는 세로길이로 배열된 복수의 컨택트가 형성된다. 또 도 34(B)의 평면 구조의 우변 가드 링(Grd_Rng)의 P형 불순물 영역과 좌변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 세로길이로 배열된 복수의 컨택트가 형성된다. 또한 도 34(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에는, 가로길이로 배열된 복수의 컨택트가 형성된다.
그러나, 도 33(B)의 평면 구조와 달리, 도 34(B)의 평면 구조의 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D) 및 소스 N형 불순물 영역(S)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다. 따라서, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D) 및 소스 N형 불순물 영역(S)의 짧은 변 위크 스폿(Wk_Sp) 부분에서의 직렬 저항이 증가하므로, 합계 10개소의 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
도 34(C)의 평면 구조는, 역시 본 발명의 실시 형태 3에 의한 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 반도체 디바이스의 평면 구조를 설명하는 도면이다.
도 34(C)의 평면 구조가 도 34(B)에 나타낸 평면 구조와 상위한 것은, 세로길이 직사각형으로 형성된 드레인 N형 불순물 영역(D) 및 소스 N형 불순물 영역(S)의 짧은 변 위크 스폿(Wk_Sp) 부분에 있어서의 드레인 N형 불순물 영역 및 소스 N형 불순물 영역(S)과 가드 링(Grd_Rng)의 P형 불순물 영역 사이의 거리(b')가 도 34(B)의 경우의 거리(b)보다 작게 설정되어 있는 것이다.
그 결과, 도 34(C)의 평면 구조에 따르면 도 33(B)의 평면 구조와 마찬가지인 ESD 내구량을 유지하는 한편, 도 33(B)의 평면 구조의 경우보다 스위치 회로(17)의 N채널 MOS 트랜지스터(Mn3)의 소자 면적을 저감하는 것이 가능하게 된다.
[실시 형태 4]
《정전 보호 회로의 반도체 디바이스》
도 35는, 본 발명의 실시 형태 4에 의한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스를 설명하는 도면이다.
도 35에 나타내는 본 발명의 실시 형태 4에 의한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스와 도 3에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스의 제1 상위점은, 하기의 점이다.
즉, 도 35(B)의 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 N형 불순물 영역과 하변 가드 링(Grd_Rng)의 N형 불순물 영역에서는, 세로길이 직사각형으로 형성된 제1 다이오드(D1)의 애노드를 형성하는 P형 불순물 영역의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분에서의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략되어 있다. 또한, 도 35(C)의 평면 구조로부터 이해되는 바와 같이, 상변 가드 링(Grd_Rng)의 P형 불순물 영역과 하변 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 제2 다이오드(D2)의 캐소드를 형성하는 N형 불순물 영역의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분에서의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략되어 있다. 그 결과, 파선(Del)으로 나타낸 복수의 컨택트의 생략에 의해, 세로길이로 형성된 제1 다이오드(D1)의 애노드를 형성하는 P형 불순물 영역의 짧은 변 부분의 위크 스폿(Wk_Sp)과 세로길이로 형성된 제2 다이오드(D2)의 캐소드를 형성하는 N형 불순물 영역의 짧은 변 부분의 위크 스폿(Wk_Sp)에 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
또한 도 35에 나타내는 본 발명의 실시 형태 4에 의한 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스와 도 5에 나타낸 본 발명에 앞서 본 발명자에 의해 검토된 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스의 제2 상위점은, 하기의 점이다.
즉, 도 35(B)의 평면 구조로부터 이해되는 바와 같이, 제1 다이오드(D1)의 내부의 가드 링(Grd_Rng)의 N형 불순물 영역 주변에는 사선 음영으로 나타내는 중간부의 절연 분리층(Iso)이 링형 평면 형상으로 형성되고, 중간부의 절연 분리층(Iso) 주변에는 외부의 가드 링(Grd_Rng)의 P형 불순물 영역이 링형 평면 형상으로 형성되고, 외부의 가드 링(Grd_Rng)의 P형 불순물 영역 주변에는 사선 음영으로 나타내는 외부의 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 외부의 우측 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 내부 가드 링(Grd_Rng)의 N형 불순물 영역의 우측의 긴 변과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 마찬가지로, 외부의 좌측 가드 링(Grd_Rng)의 P형 불순물 영역에서는, 세로길이 직사각형으로 형성된 내부 가드 링(Grd_Rng)의 N형 불순물 영역의 좌측의 긴 변과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 이렇게, 외부 가드 링(Grd_Rng)의 P형 불순물 영역에서 내부 가드 링(Grd_Rng)의 N형 불순물 영역의 긴 변과 대향하는 부분의 복수의 컨택트를 완전하게 생략하였다고 하더라도, 외부 가드 링(Grd_Rng)의 P형 불순물 영역의 긴 변과 내부 가드 링(Grd_Rng)의 N형 불순물 영역의 긴 변의 평행 대향 폭은 충분히 큰 값이 되어 있으므로, 이 부분의 파괴의 위험성은 낮아지게 되어 있다.
또한, 도 35(C)의 평면 구조로부터 이해되는 바와 같이, 제2 다이오드(D2)의 내부 가드 링(Grd_Rng)의 P형 불순물 영역 주변에는 사선 음영으로 나타낸 중간부의 절연 분리층(Iso)이 링형 평면 형상으로 형성되고, 중간부의 절연 분리층(Iso) 주변에는 외부 가드 링(Grd_Rng)의 N형 불순물 영역이 링형 평면 형상으로 형성되고, 외부 가드 링(Grd_Rng)의 N형 불순물 영역 주변에는 사선 음영으로 나타내는 외부 절연 분리층(Iso)이 링형 평면 형상으로 형성된다. 외부의 우측 가드 링(Grd_Rng)의 N형 불순물 영역에서는, 세로길이 직사각형으로 형성된 내부 가드 링(Grd_Rng)의 P형 불순물 영역의 우측의 긴 변과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 마찬가지로, 외부의 좌측 가드 링(Grd_Rng)의 N형 불순물 영역에서는, 세로길이 직사각형으로 형성된 내부 가드 링(Grd_Rng)의 P형 불순물 영역의 좌측의 긴 변과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략된다. 이렇게, 외부의 가드 링(Grd_Rng)의 N형 불순물 영역에서 내부 가드 링(Grd_Rng)의 P형 불순물 영역의 긴 변과 대향하는 부분의 복수의 컨택트를 완전하게 생략하였다고 하더라도, 외부의 가드 링(Grd_Rng)의 N형 불순물 영역의 긴 변과 내부 가드 링(Grd_Rng)의 P형 불순물 영역의 긴 변의 평행 대향 폭은 충분히 큰 값이 되어 있으므로, 이 부분의 파괴의 위험성은 낮아지게 되어 있다.
이렇게, 도 35에 나타낸 본 발명의 실시 형태 4에 따르면, 세로길이 직사각형으로 형성된 외부의 좌측과 우측 가드 링(Grd_Rng)의 P형 불순물 영역 및 N형 불순물 영역의 긴 변 부분에 있어서 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략되므로, 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스의 소자 면적을 대폭 저감하는 것이 가능하게 된다.
[실시 형태 5]
《반도체 집적 회로의 구성》
도 36은, 본 발명의 실시 형태 5에 의한 정전 보호 회로(ESD 보호 회로)를 구비하는 반도체 집적 회로의 구성을 나타내는 도면이다.
도 36에 나타내는 본 발명의 실시 형태 5에 의한 반도체 집적 회로(1)가 도 1에 나타낸 본 발명의 실시 형태 1에 의한 반도체 집적 회로(1)와 상위한 것은, 단자(10)가 입력 단자이며, 전원 단자(11)와 접지 단자(12) 사이에 직렬 접속된 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)를 포함하는 회로가 입력 버퍼(18)이며, 정전 파괴가 원인으로 되는 서지 전압이 입력 단자(10)에 인가되었을 때에 입력 버퍼(18)의 P채널 MOS 트랜지스터(Mp1)와 N채널 MOS 트랜지스터(Mn1)가 파괴되는 것을 방지하는 회로가 정전 보호 회로(19)인 것이다.
도 36에 나타낸 본 발명의 실시 형태 5에 의한 반도체 집적 회로(1)의 정전 보호 회로(19)는 저항(R1)과 제1 다이오드(D1)와 제2 다이오드(D2)를 포함하고, 이 정전 보호 회로(19)의 제1 다이오드(D1)와 제2 다이오드(D2)로서 도 35에 나타낸 본 발명의 실시 형태 4에 의한 반도체 디바이스를 채용하는 것이 가능하다.
또한 도 36에 나타낸 본 발명의 실시 형태 5에 의한 반도체 집적 회로(1)의 정전 보호 회로(19)의 제1 다이오드(D1)와 제2 다이오드(D2)의 각 다이오드로서, 도 23 또는 도 27 또는 도 29 또는 도 31에 나타낸 본 발명의 실시 형태 2에 의한 반도체 디바이스를 채용하는 것이 가능하다.
[실시 형태 6]
《전원 간 클램프 회로의 다른 구성》
도 37은, 본 발명의 실시 형태 6에 의한 반도체 집적 회로에 있어서의 전원 간 클램프 회로(15)의 다른 구성을 나타내는 도면이다.
즉, 본 발명의 실시 형태 6에 의한 반도체 집적 회로는, 도 1에 나타낸 본 발명의 실시 형태 1 또는 도 36에 나타낸 본 발명의 실시 형태 5에 의한 반도체 집적 회로(1)에 포함되는 전원 간 클램프 회로(15)의 다른 구성에 관계되는 것이다.
전술한 본 발명의 실시 형태 1 또는 본 발명의 실시 형태 5에서는, 도 1과 도 36에 도시한 바와 같이, 전원 간 클램프 회로(15)는 N채널 MOS 트랜지스터(Mn2)와 저항(R2)과 다이오드(D4)를 포함하고, N채널 MOS 트랜지스터(Mn2)의 드레인과 소스는 전원 단자(11)와 접지 단자(12)에 각각 접속되고, N채널 MOS 트랜지스터(Mn2)의 게이트와 소스 사이에는 저항(R2)과 다이오드(D4)가 병렬 접속된다. 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)는, 도 12에 도시한 바와 같이 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다.
도 14와 도 18에 나타낸 본 발명의 실시 형태 1에 있어서, 전원 간 클램프 회로(15)는 게이트(G)와 소스(S)가 단락된 P채널 MOS 트랜지스터(Mp2)에 의해 구성되고, 도 14와 도 18에 도시한 바와 같이 세로길이 직사각형으로 형성된 P형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다.
도 12와 도 15와 도 16과 도 17에 도시한 본 발명의 실시 형태 1에 있어서, 전원 간 클램프 회로(15)는 게이트(G)와 소스(S)가 단락된 N채널 MOS 트랜지스터(Mn2)에 의해 구성되고, 도 15(C)와 도 16(C)와 도 17에 도시한 바와 같이 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다.
또한 도 20에 나타낸 본 발명의 실시 형태 1에 있어서도, 전원 간 클램프 회로(15)는 게이트(G)와 소스(S)가 단락된 N채널 MOS 트랜지스터(Mn2)에 의해 구성되고, 도 20에 도시한 바와 같이 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변에는 직렬 저항이 높은 코발트실리사이드(CoSi)가 형성되지 않는 것에 기인하는 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 생략된다.
그것에 반해, 도 37에 나타낸 본 발명의 실시 형태 6에 의한 반도체 집적 회로의 전원 간 클램프 회로(15)는, 시상수 회로(TCC)와 N채널 MOS 트랜지스터(Mn2)를 포함하고, N채널 MOS 트랜지스터(Mn2)의 드레인(D)과 소스(S)는 전원 단자(11)와 접지 단자(12)에 각각 접속되고, N채널 MOS 트랜지스터(Mn2)의 게이트(G)와 소스(S) 사이에는 시상수 회로(TCC)의 출력 신호가 CMOS 인버터(Inv)를 통하여 또는 직접 공급되는 것이다.
도 37(A)에 나타낸 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에서는, 시상수 회로(TCC)는 적분 회로를 구성하도록 저항(Rs)과 용량(Cs)의 순서로 저항(Rs)과 용량(Cs)이 직렬 접속되고, 저항(Rs)과 용량(Cs)의 접속 노드는 CMOS 인버터(Inv)의 입력 단자에 접속되고, CMOS 인버터(Inv)의 출력 단자는 N채널 MOS 트랜지스터(Mn2)의 게이트(G)에 접속된다.
도 37(B)에 나타낸 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에서는, 시상수 회로(TCC)는 미분 회로를 구성하도록 용량(Cs)과 저항(Rs)의 순서로 용량(Cs)과 저항(Rs)이 직렬 접속되고, 용량(Cs)과 저항(Rs)의 접속 노드는 N채널 MOS 트랜지스터(Mn2)의 게이트(G)에 접속된다.
도 37(A)와 도 37(B)에 도시한 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)는, 본 발명의 실시 형태 1에 의한 도 12와 도 15와 도 16과 도 17과 도 20 중 어느 하나에 기재된 반도체 디바이스의 구조를 채용하는 것이 가능하다. 즉, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분에서의 복수의 컨택트가 생략 됨으로써, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
도 37(A)와 도 37(B)에 도시한 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)는, 도 2에서 설명한 정전압 서지 펄스 전압(P_Pls)의 출력 단자(10)에의 인가 상태 또는 도 36에서 설명한 서지 전압의 입력 단자(10)에의 인가 상태에 있어서, 출력 버퍼(14) 또는 입력 버퍼(18)의 소자 파괴를 극히 효과적으로 방지한다. 즉, 상술한 서지 전압의 인가 상태에서는, 접지 단자(12)의 접지 전위(Vss)에 대하여 전원 단자(11)의 전원 전압(Vdd)은 서지 전압에 응답해서 과도하게 증대한다.
도 37(A)에 나타낸 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에서는, 과도기간 사이에 적분 회로를 구성하는 시상수 회로(TCC)의 저항(Rs)과 용량(Cs)의 접속 노드와 전원 전압(Vdd) 사이에 전압차가 생김으로써, CMOS 인버터(Inv)의 출력 단자는 고레벨로 변화하고, N채널 MOS 트랜지스터(Mn2)는 온 상태로 제어되어, N채널 MOS 트랜지스터(Mn2)의 드레인(D)으로부터 소스(S)로 채널 전류가 흐르기 시작한다. 또한 전원 전압(Vdd)의 전압이 상승하면, N채널 MOS 트랜지스터(Mn2)의 기생 바이폴라 트랜지스터가 온 상태로 됨에 따라서 서지 펄스 전압의 에너지가 소비되어, 출력 버퍼(14) 또는 입력 버퍼(18)가 파괴되는 것을 방지하는 것이 가능하게 된다.
도 37(B)에 나타낸 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에서는, 과도기간 사이에 미분 회로를 구성하는 시상수 회로(TCC)의 용량(Cs)과 저항(Rs)의 접속 노드는 고레벨로 변화하므로, N채널 MOS 트랜지스터(Mn2)는 온 상태로 제어된다. 따라서, 온 상태의 N채널 MOS 트랜지스터(Mn2)의 드레인(D)으로부터 소스(S)로 채널 전류가 흐르고, 또한 N채널 MOS 트랜지스터(Mn2)의 기생 바이폴라 트랜지스터가 온 상태로 됨에 따라서, 서지 펄스 전압의 에너지가 소비되어, 출력 버퍼(14) 또는 입력 버퍼(18)가 파괴되는 것을 방지하는 것이 가능하게 된다.
도 15와 도 16과 도 17에 나타낸 본 발명의 실시 형태 1의 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)는 기생 바이폴라 트랜지스터의 동작에 의해 서지 펄스 전압의 에너지를 소비하는 것이므로, 파괴 방지 동작이 불확실하게 될 가능성이 있었다. 그것에 대해서 도 37(A)와 도 37(B)에 도시한 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에서는, N채널 MOS 트랜지스터(Mn2)는 최초로 전계 효과 트랜지스터의 채널 전류에 의해 서지 펄스 전압의 에너지를 소비하는 것이므로, 파괴 방지 동작을 확실하게 하는 것이 가능하다.
또한 도 37에 나타내는 본 발명의 실시 형태 6에 의한 반도체 집적 회로에 있어서의 전원 간 클램프 회로(15) 출력부의 MOS 트랜지스터는 N채널 MOS 트랜지스터에만 한정되는 것은 아니고, 도 14와 도 18에 나타낸 본 발명의 실시 형태 1에서 설명한 P채널 MOS 트랜지스터(Mp2)를 사용하는 것이 가능하다. 이 경우에는, P채널 MOS 트랜지스터(Mp2)의 소스와 드레인은 전원 단자(11)와 접지 단자(12)에 각각 접속되고, P채널 MOS 트랜지스터(Mp2)의 게이트와 소스 사이에는 시상수 회로(TCC)의 출력 신호가 CMOS 인버터(Inv)를 통하여 또는 직접 공급되는 것이다.
도 37(A)에 나타낸 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에 있어서, 적분 회로에 의해 구성된 시상수 회로(TCC)와 P채널 MOS 트랜지스터(Mp2)를 사용하는 경우에는, CMOS 인버터(Inv)는 생략되게 된다. 반대로, 도 37(B)에 나타낸 본 발명의 실시 형태 6에 의한 전원 간 클램프 회로(15)에 있어서, 미분 회로에 의해 구성된 시상수 회로(TCC)와 P채널 MOS 트랜지스터(Mp2)를 사용 하는 경우에는, CMOS 인버터(Inv)가 추가되게 된다.
[실시 형태 7]
《디커플링 용량의 구성》
도 38은, 본 발명의 실시 형태 7에 의한 반도체 집적 회로에 있어서의 디커플링 용량의 반도체 디바이스의 구성을 나타내는 도면이다.
도 38에 나타내는 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)은, 도 1에 나타낸 본 발명의 실시 형태 1 또는 도 36에 나타낸 본 발명의 실시 형태 5에 의한 반도체 집적 회로(1)의 전원 단자(11)와 접지 단자(12) 사이에 접속되는 것이다. 즉, 반도체 집적 회로(1)의 전원 단자(11)와 접지 단자(12) 사이에 디커플링 용량(Cd)이 접속됨으로써, 전원 단자(11)의 전원 전압(Vdd)의 리플 성분이 저감되어서, 출력 버퍼(14)나 입력 버퍼(18)나 도시되지 않는 CMOS 내부 회로의 리플 성분에 기인하는 오동작의 확률을 경감하는 것이 가능하게 된다. 또한 이 디커플링 용량(Cd)은 출력 단자(10)에의 서지 전압의 인가 상태 혹은 입력 단자(10)에의 서지 전압의 인가 상태에 있어서 서지 펄스 전압의 에너지를 흡수하므로, 출력 버퍼(14)나 입력 버퍼(18)나 도시되지 않는 CMOS 내부 회로가 파괴되는 것을 방지하는 것이 가능하게 된다. 또한, 고레벨의 서지 펄스 전압에 관해서는, 전원 간 클램프 회로(15)가 서지 펄스 전압의 에너지를 소비해서 출력 버퍼(14)나 입력 버퍼(18)나 도시되지 않은 CMOS 내부 회로가 파괴되는 것을 방지하는 것이 가능하게 된다.
도 38(A)에 나타내는 등가 회로에 도시한 바와 같이, 디커플링 용량(Cd)을 구성하는 MOS 용량은 전원 단자(11)와 접속된 금속 전극(M)과, 접지 단자(12)와 접속된 반도체(S)와, 금속 전극(M)과 반도체(S) 사이에 접속된 산화막(O)을 포함한다. 금속 전극(M)은 단자(T1)와 접속되고, 반도체(S)는 단자(T2)와 접속되고, 반도체(S)는 기생 다이오드(Dp)의 캐소드에 접속되고, 기생 다이오드(Dp)의 애노드는 단자(T3)와 접속된다.
도 38(B)의 평면 구조로 도시한 바와 같이, 단자(T1)와 접속되는 MOS 용량의 금속 전극(M)은 단일 전극에 의해 구성되고, 금속 전극(M)인 단일 전극의 좌우로는 단자(T2)와 접속되는 N형 불순물 영역이 형성된다. 좌우의 N형 불순물 영역 주변에는 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 구조로 형성되고, 절연 분리층(Iso) 주변에는 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역이 링형 평면 구조로 형성된다. 또한 가드 링(Grd_Rng)으로서 기능하는 P형 불순물 영역 주변에는, 사선 음영으로 나타낸 절연 분리층(Iso)이 링형 평면 구조로 형성된다. 또한, 가드 링(Grd_Rng)의 P형 불순물 영역은, P형 웰 영역(P-Well)을 급전하는 목적과, 반도체 집적 회로(1)의 내부 회로로부터의 잡음이 가드 링(Grd_Rng)의 내부에 형성된 MOS 용량의 반도체(S)에 전달되는 것을 방지하는 목적에서, 형성된다.
도 38(B)의 평면 구조의 절단선(X-X')을 따르는 단면 구조인 도 38(C)에 도시한 바와 같이, MOS 용량의 단일인 금속 전극(M)은 단자(T1)와 접속되고, 좌우의 N형 불순물 영역은 단자(T2)와 접속되고, 가드 링(Grd_Rng)의 P형 불순물 영역은 단자(T3)와 접속된다.
도 38(B)의 평면 구조의 절단선(Y-Y')을 따르는 단면 구조인 도 38(D)에 도시한 바와 같이, P형 웰 영역(P-Well)의 상부에는 산화막(O)과 금속 전극(M)과의 적층 구조가 형성되고, MOS 용량의 단일인 금속 전극(M)은 단자(T1)와 접속되고, 가드 링(Grd_Rng)의 P형 불순물 영역은 단자(T3)와 접속된다. 따라서, 접지 단자(12)인 단자(T2) 및 단자(T3)의 접지 전위에 대하여 전원 단자(11)인 단자(T1)의 전원 전압은 상대적으로 플러스 전압이므로, 산화막(O)과 금속 전극(M)과의 적층 구조 바로 아래의 P형 웰 영역(P-Well)의 표면에는 MOS 용량의 반도체(S)로서 기능하는 N형 반전 채널이 형성된다.
도 38(B)의 평면 구조의 절단선(Z-Z')을 따르는 단면 구조인 도 38(E)에 도시한 바와 같이, MOS 용량의 금속 전극(M)의 좌우로 형성된 N형 불순물 영역은 단자(T2)와 접속되고, 가드 링(Grd_Rng)의 P형 불순물 영역은 단자(T3)와 접속되고, N형 불순물 영역과 P형 웰 영역(P-Well)에 의해 기생 다이오드(Dp)가 형성된다.
도 38에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)은, MOS 용량에 의해 구성되어 있으므로, 도 12와 도 15와 도 16과 도 17과 도 34에 도시한 N채널 MOS 트랜지스터(Mn2, Mn3) 혹은 도 14와 도 18에 도시한 P채널 MOS 트랜지스터(Mp2)와 동시 형성되는 것이 가능한 것이다.
즉, 도 38에 나타낸 디커플링 용량(Cd)의 MOS 용량의 P형 웰 영역(P-Well)은 도 12에 나타낸 N채널 MOS 트랜지스터(Mn2)의 P형 웰 영역(P-Well)과 동시 형성되고, 도 38에 나타낸 디커플링 용량(Cd)의 MOS 용량의 산화막(O)은 도 12에 나타낸 N채널 MOS 트랜지스터(Mn2)의 게이트 산화막과 동시 형성된다. 또한 도 38에 나타낸 디커플링 용량(Cd)의 MOS 용량의 금속 전극(M)은 도 12에 나타낸 N채널 MOS 트랜지스터(Mn2)의 게이트 전극과 동시 형성되고, 도 38에 나타낸 디커플링 용량(Cd)의 MOS 용량의 금속 전극(M) 좌우의 N형 불순물 영역에 접속되는 전극은 도 12에 나타낸 N채널 MOS 트랜지스터(Mn2)의 드레인 및 소스에 접속되는 전극과 동시 형성되는 것이 가능한 것이다.
그 외의 예로서는, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)은, 도 34에 나타낸 본 발명의 실시 형태 3에 의한 N채널 MOS 트랜지스터(Mn3)와 동시 형성되는 것이 가능한 것이다. 즉, 도 34에 나타낸 본 발명의 실시 형태 3의 N채널 MOS 트랜지스터(Mn3)는, 도 33에 나타낸 본 발명의 비교 참고예의 N채널 MOS 트랜지스터(Mn3)와 마찬가지인 반도체 제조 프로세스에 의해 제조된다.
전술한 바와 같이, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 구성하는 MOS 용량은 본 발명의 여러 가지 실시 형태에 따른 반도체 집적 회로(1) 내부의 N채널 MOS 트랜지스터 또는 P채널 MOS 트랜지스터와 동시 형성됨으로써, 디커플링 용량(Cd)을 구성하는 MOS 용량의 제조 코스트의 저감이 가능한 것이다.
또한, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 구성하는 MOS 용량의 항복 파괴 전압보다, 전원 간 클램프 회로(15)를 구성하는 MOS 트랜지스터가 전원 간 클램프 동작을 개시하는 턴온 전압 혹은 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 PN 접합이 클램프 동작을 개시하는 턴온 전압을 낮게 설정한다.
《디커플링 용량의 레이아웃》
도 39는, 본 발명의 실시 형태 7에 의한 도 38에 나타낸 디커플링 용량(Cd)의 반도체 집적 회로의 반도체 칩 내부에 있어서의 레이아웃의 구성을 나타내는 도면이다.
도 39에 도시한 바와 같이 직사각형의 반도체 칩의 하부 긴 변에는, 그 밖의 반도체 집적 회로로서 구성되는 중앙 처리 유닛(CPU) 혹은 어플리케이션 프로세서 사이에서 플렉시블 배선을 통하여 데이터 송수신을 실행하는 복수의 입출력 단자(10)(IO1, IO2…IOx) 등이 배치된다. 또한 도 39에 도시한 바와 같이 직사각형의 반도체 칩의 하부 긴 변에는, 플렉시블 배선의 전원 전압(Vdd)과 접지 전위(Vss)가 각각 공급되는 전원 단자(11)와 접지 단자(12)가 배치된다.
다음에 직사각형의 반도체 칩의 상부 긴 변에는, 표시 디바이스인 액정 표시 디바이스(LCD)를 구동하는 액정 구동 출력 전압을 생성하는 복수의 출력 단자(OUT1, OUT2…OUTx, OUTxx…OUTn-1, OUTn)가 배치된다.
도 39에 도시한 바와 같이, 직사각형의 반도체 칩의 하부 긴 변과 우측 짧은 변과 상부 긴 변과 좌측 짧은 변을 따라, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)이 각각 주회 배선 형상으로 형성된다. 또한, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)은, 주회 배선 형상으로의 형성 외에, 칩의 내부를 세로 방향이나 가로 방향으로 종단하도록 형성하는 것도 가능하다. 또한 반도체 칩 내부에 형성된 복수의 입력 버퍼(18)와 복수의 출력 버퍼(14)에 동작 전압을 공급하기 위한 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)이 각각 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)으로부터 분기되도록 형성된다.
도 39에 도시한 바와 같이 직사각형의 반도체 칩의 하부 긴 변의 좌측에 배치된 전원 단자(11)의 전원 전압(Vdd)은 간선 전원 배선(Main_Vdd)에 공급되고, 직사각형의 반도체 칩의 하부 긴 변의 우측에 배치된 접지 단자(12)의 접지 전위(Vss)는 간선 접지 배선(Main_Vss)에 공급된다. 도 39에 나타낸 반도체 칩의 하부 긴 변에 배치된 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에는, 복수의 출력 정전 보호 회로(13)의 제1 다이오드(D1)와 제2 다이오드(D2)와 저항(R1)이 배치된다. 제1 다이오드(D1)의 캐소드는 하부 긴 변에 배치된 간선 전원 배선(Main_Vdd)에 접속되고, 제2 다이오드(D2)의 애노드는 하부 긴 변에 배치된 간선 접지 배선(Main_Vss)에 접속된다. 또한 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드는, 저항(R1)을 통하여 반도체 칩의 내부에 형성된 출력 버퍼(14)의 P채널 MOS 트랜지스터(Mp1)의 드레인과 N채널 MOS 트랜지스터(Mn1)의 드레인에 접속된다. 또한, 저항(R1)은, 출력 버퍼(14)의 출력과 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드의 접합점 사이의 접속은 생략해도 좋고, 입력 버퍼(18)의 게이트 입력과 단자(IOx)(10) 사이에 접속하도록 하여도 된다. 또한, 각각의 블록에서 사용되고 있는 다이오드(D1, D2)는 다이오드에 한하지 않고, 클램프 MOS 다이오드 등의 클램프 기능을 갖는 소자를 사용하는 것이 가능해서, 블록마다 PN 접합 다이오드와 클램프 MOS 다이오드와 사용하는 소자의 종류가 서로 달라도 좋다.
도 39의 반도체 칩의 하부 긴 변에 배치된 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에는, 도 1에 나타낸 본 발명의 실시 형태 1 또는 도 36에 나타낸 본 발명의 실시 형태 5에 의한 반도체 집적 회로(1)에 포함된 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)와 전원 보호 회로(16)의 제3 다이오드(D3)가 접속된다.
도 39에 나타내는 본 발명의 실시 형태 7에 의한 반도체 집적 회로의 하부 긴 변에 배치된 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에 접속된 복수의 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)는, 도 12와 도 15와 도 16과 도 17에 도시한 본 발명의 실시 형태 1에 의한 N채널 MOS 트랜지스터(Mn2)에 의해 구성된다. 즉, 이 N채널 MOS 트랜지스터(Mn2)도, 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 생략된다. 또한, 이 N채널 MOS 트랜지스터(Mn2)는, 도 20에서 설명한 세로길이 직사각형으로 형성된 N형 불순물 영역(D)의 짧은 변에는 직렬 저항이 높은 코발트실리사이드(CoSi)가 형성되지 않는 것에 기인하는 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 생략된 트랜지스터(Mn2)를 사용하는 것도 가능한 것이다.
또한, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로의 하부 긴 변에 배치된 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에 접속된 복수의 전원 보호 회로(16)의 제3 다이오드(D3)는, 도 23과 도 24와 도 27과 도 28과 도 29와 도 30과 도 31과 도 32에 나타낸 본 발명의 실시 형태 2에 의한 제3 다이오드(D3)에 의해 구성된다. 즉, 이 제3 다이오드(D3)도, 가드 링(Grd_Rng)의 P형 또는 N형의 불순물 영역에서는, 세로길이 직사각형으로 형성된 캐소드(K) 또는 애노드(A)를 형성하는 N형 또는 P형의 불순물 영역의 짧은 변의 위크 스폿(Wk_Sp)과 대향하는 부분의 복수의 컨택트가 생략된다.
특히 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 전원 단자(11)와 접지 단자(12)가 배치된 반도체 칩의 하부 긴 변의 배치 금지 영역(Cd_Proh)의 내부에는, 도 38에 나타내는 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 배치하는 것이 금지되어 있다. 그 이유는, 이 배치 금지 영역(Cd_Proh)의 내부의 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이의 동작 전압이 반도체 집적 회로의 외부 서지 전압의 영향에 의해 크게 변동하므로, 도 38에 나타내는 디커플링 용량(Cd)을 구성하는 MOS 용량의 산화막(O)이 절연 파괴되기 때문이다.
즉, 반도체 집적 회로의 외부 서지 전압이 반도체 칩의 하부 긴 변에 배치된 전원 단자(11)나 접지 단자(12)나 복수의 입출력 단자(IO1, IO2…IOx)(10)의 어느 쪽 단자에 인가됨으로써, 배치 금지 영역(Cd_Proh) 내부의 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이의 동작 전압이 크게 변동하게 된다. 배치 금지 영역(Cd_Proh)의 내부 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에는, 복수의 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)와 복수의 전원 보호 회로(16)의 제3 다이오드(D3)가 접속되어 있지만, 이들 회로에 의한 동작 전압 변동의 억제 효과는 불충분하므로, 도 38에 나타낸 디커플링 용량(Cd)을 구성하는 MOS 용량의 산화막(O)이 절연 파괴되어버린다.
보다 상세하게 설명하면, 하기하는 바와 같다. 도 39에 도시한 바와 같이, 본 발명의 실시 형태 7에 의한 반도체 집적 회로의 직사각형의 반도체 칩의 하부 긴 변과 우측 짧은 변과 상부 긴 변과 좌측 짧은 변을 따라, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)이 각각 주회 배선 형상으로 형성된다. 주회 배선 형상의 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)에 복수의 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 분산 배치된다. 전술한 바와 같이 디커플링 용량(Cd)을 구성하는 MOS 용량의 항복 파괴 전압보다, 전원 간 클램프 회로(15)를 구성하는 MOS 트랜지스터가 전원 간 클램프 동작을 개시하는 턴온 전압은 낮게 설정된다. 그러나, 배치 금지 영역(Cd_Proh) 부근의 반도체 칩의 하부 긴 변에 배치된 전원 단자(11)와 입출력 단자(10)와 접지 단자(12)에는, 중앙 처리 유닛(CPU) 혹은 어플리케이션 프로세서 등의 호스트 기기로부터 공급되는 전원 전압(Vdd)과 표시 정보 데이터와 접지 전위(Vss)에 포함되는 외부 고전압 서지 전압이 인가된다. 한편, 반도체 칩의 상부 긴 변에 배치된 복수의 출력 단자(OUT1, OUT2…OUTn)에는 구동 부하 기기인 액정 표시 디바이스(LCD)가 접속되는 것뿐이므로, 이 상부 긴 변에 배치된 복수의 출력 단자(OUT1, OUT2…OUTn)에 외부고전압 서지 전압이 인가될 가능성은 극히 낮다. 또한, 반도체 집적 회로의 직사각형의 반도체 칩에 주회 배선 형상으로 형성된 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)의 배선 직렬 저항은 무시할 수 없음과 동시에, 전원 간 클램프 회로(15)를 구성하는 MOS 트랜지스터에 서지 전류가 흐르는 것에 의한 MOS 트랜지스터의 드레인·소스간의 전압 강하도 무시할 수 없다. 이들 이유에 의해, 반도체 집적 회로의 외부 서지 전압에 응답하여, 배치 금지 영역(Cd_Proh)의 내부의 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이의 동작 전압이 디커플링 용량(Cd)을 구성하는 MOS 용량의 항복 파괴 전압보다 높게 되고, 디커플링 용량(Cd)을 구성하는 MOS 용량의 산화막(O)이 절연 파괴되는 것이다.
전술한 이유에 의해, 배치 금지 영역(Cd_Proh)의 내부에서는, 파선(Cd_NG1, Cd_NG2)으로 도시한 바와 같이, 도 38에 나타내는 본 발명의 실시 형태 7에 의한 MOS 용량으로 구성된 디커플링 용량(Cd)을 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에 접속하는 것이 금지되어 있다.
따라서, 본 발명의 적절한 실시 형태에 따르면, 파선(Cd_NG1, Cd_NG2)으로 나타낸 배치 금지 부분의 용량을 증대하기 위해서, 이들 배치 금지 부분에서는 MOS 용량으로 구성된 디커플링 용량(Cd)의 대용으로서, 전원 간 클램프 회로(15) 혹은 전원 보호 회로(16)가 배치되는 것이다. 대용 배치되는 전원 간 클램프 회로(15) 혹은 전원 보호 회로(16)에는, 도 12와 도 14와 도 16과 도 17과 도 18과 도 20에 도시한 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15) 또는 도 23과 도 24와 도 27과 도 28과 도 29와 도 30과 도 31과 도 32에 도시한 본 발명의 실시 형태 2에 의한 전원 보호 회로(16) 또는 도 37에 나타낸 본 발명의 실시 형태 7에 의한 전원 간 클램프 회로(15) 중 어느 하나를 사용하는 것이 가능하다. 즉, 전원 간 클램프 회로(15)를 구성하는 N채널 MOS 트랜지스터(Mn2) 또는 P채널 MOS 트랜지스터(Mp2)의 드레인 기생 용량 또는 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 PN 접합 기생 용량이, MOS 용량에서 구성되는 디커플링 용량(Cd)의 대용 용량으로서 기능한다. 또한, 전원 간 클램프 회로(15)를 구성하는 MOS 트랜지스터(Mn2 또는 Mp2)의 ESD 내량이 높아지도록 소자가 설계되어 있기 때문에, 이 대용 용량이 파괴 항복할 위험성은 낮다.
또한, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 직사각형의 반도체 칩 중앙의 복수의 입력 버퍼(IN_CKT)(18)에 접속된 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)의 좌측에서는 파선(Cd_NG3)으로 도시한 바와 같이, 도 38에 나타내는 본 발명의 실시 형태 7에 의한 MOS 용량으로 구성된 디커플링 용량(Cd)을 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss) 사이에 접속하는 것이 금지되어 있다. 그 이유는, 파선(Cd_NG3)으로 나타낸 배치 금지 부분과 외부 서지 전압이 공급되는 전원 단자(11) 사이의 간선 전원 배선(Main_Vdd) 또는 지선 전원 배선(Sub_Vdd)에 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 접속되어 있지 않기 때문이다. 따라서, 파선(Cd_NG3)으로 나타낸 배치 금지 부분에서의 동작 전압 변동의 억제 효과는 불충분하므로, 도 38에 나타낸 디커플링 용량(Cd)을 이 배치 금지 부분에 배치하면 그 MOS 용량의 산화막(O)이 절연 파괴되게 된다. 또한, 복수의 입력 버퍼(IN_CKT)(18)에는, 복수의 입력 정전 보호 회로(19)가 접속되고, 각 입력 정전 보호 회로(19)는 제1 다이오드(D1)와 제2 다이오드(D2)를 포함한다. 제1 다이오드(D1)의 캐소드는 하부 긴 변에 배치된 지선 전원 배선(Sub_Vdd)에 접속되고, 제2 다이오드(D2)의 애노드는 하부 긴 변에 배치된 지선 접지 배선(Sub_Vss)에 접속된다. 또한 제1 다이오드(D1)의 애노드와 제2 다이오드(D2)의 캐소드는, 반도체 칩의 내부에 형성된 입력 버퍼(18)의 P채널 MOS 트랜지스터(Mp1)의 게이트와 N채널 MOS 트랜지스터(Mn1)의 게이트에 접속된다.
또 본 발명의 적절한 실시 형태에 따르면, 파선(Cd_NG3)으로 나타낸 배치 금지 부분의 용량을 증대하기 위해서, 이 배치 금지 부분에 파선(Cd_NG1, Cd_NG2)으로 나타낸 배치 금지 부분에 배치한 대용 용량과 마찬가지인 대용 용량이 배치되는 것이다.
또 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 직사각형의 반도체 칩의 좌측 짧은 변에서의 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에서는 파선(Cd_NG4)으로 도시한 바와 같이, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 MOS 용량으로 구성된 디커플링 용량(Cd)을 접속하는 것이 금지되어 있다. 그 이유는, 파선(Cd_NG4)으로 나타내는 배치 금지 부분과 외부 서지 전압이 공급되는 전원 단자(11) 또는 접지 단자(12) 사이의 간선 전원 배선(Main_Vdd) 또는 간선 접지 배선(Main_Vss)에 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 접속되어 있지 않기 때문이다. 따라서, 파선(Cd_NG4)의 배치 금지 부분에서의 동작 전압 변동의 억제 효과는 불충분하므로, 도 38에 나타낸 디커플링 용량(Cd)을 이 배치 금지 부분에 배치하면 그 MOS 용량의 산화막(O)이 절연 파괴되게 된다.
또 본 발명의 적절한 실시 형태에 따르면, 파선(Cd_NG4)으로 나타낸 배치 금지 부분의 용량을 증대하기 위해서, 이 배치 금지 부분에 파선(Cd_NG1, Cd_NG2, Cd_NG3)으로 나타낸 배치 금지 부분에 배치한 대용 용량과 마찬가지인 대용 용량이 배치되는 것이다.
이것과는 반대로 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 직사각형의 반도체 칩의 우측 짧은 변에서의 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에서는 파선(Cd_OK1)으로 도시한 바와 같이, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 접속하는 것이 허가되어 있다. 그 이유는, 파선(Cd_OK1)으로 나타낸 배치 허가 부분과 외부 서지 전압이 공급되는 전원 단자(11) 및 접지 단자(12) 사이의 간선 전원 배선(Main_Vdd) 및 간선 접지 배선(Main_Vss)에 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 접속되어 있기 때문에다. 따라서, 파선(Cd_OK1)의 배치 허가 부분에서의 동작 전압의 변동의 억제 효과는 충분하므로, 도 38에 나타낸 디커플링 용량(Cd)을 이 배치 허가 부분에 배치하였다고 하더라도 그 MOS 용량의 산화막(O)이 절연 파괴될 위험성은 저감되게 된다.
또한, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 직사각형의 반도체 칩 중앙의 복수의 출력 버퍼(OUT_CKT)(14)에 접속된 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)의 우측에서는 파선(Cd_OK2)으로 도시한 바와 같이, 도 38에 나타내는 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 이들 지선(Sub_Vdd, Sub_Vss) 사이에 접속하는 것이 허가되어 있다. 그 이유는, 파선(Cd_OK2)으로 나타내는 배치 허가 부분과 외부 서지 전압이 공급되는 전원 단자(11) 및 접지 단자(12) 사이의 지선 전원 배선(Sub_Vdd) 및 지선 접지 배선(Sub_Vss)에 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 접속되어 있기 때문이다. 따라서, 파선(Cd_OK2)의 배치 허가 부분에서의 동작 전압의 변동의 억제 효과는 충분하므로, 도 38에 나타낸 디커플링 용량(Cd)을 이 배치 허가 부분에 배치하였다고 하더라도 그 MOS 용량의 산화막(O)이 절연 파괴될 위험성은 저감된다.
이것과는 반대로 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 직사각형의 반도체 칩 중앙의 복수의 출력 버퍼(OUT_CKT)(14)에 접속된 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)의 좌측에서는 파선(Cd_NG5)으로 도시한 바와 같이, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 MOS 용량으로 구성된 디커플링 용량(Cd)을 이들 지선(Sub_Vdd, Sub_Vss) 사이에 접속하는 것이 금지되어 있다. 그 이유는, 파선(Cd_NG5)으로 나타내는 배치 금지 부분인 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)의 좌측은 전기적으로 개방 상태로 되어 있기 때문이다. 따라서, 전기적으로 개방 상태인 파선(Cd_NG5)으로 나타낸 배치 금지 부분에서는, 지선 전원 배선(Sub_Vdd) 및 지선 접지 배선(Sub_Vss)을 통하여 전달되는 외부 서지 전압의 반사가 생겨서 동작 전압의 큰 변동이 발생하므로, 도 38에 나타낸 디커플링 용량(Cd)을 이 배치 금지 부분에 배치하면 그 MOS 용량의 산화막(O)이 절연 파괴되게 된다.
또 본 발명의 적절한 실시 형태에 따르면, 파선(Cd_NG5)으로 나타낸 배치 금지 부분의 용량을 증대하기 위해서, 이 배치 금지 부분에 파선(Cd_NG1, Cd_NG2, Cd_NG3, (Cd_NG4))으로 나타낸 배치 금지 부분에 배치한 대용 용량과 마찬가지인 대용 용량이 배치되는 것이다. 또한 본 발명의 다른 적절한 실시 형태에 따르면, 파선(Cd_NG5)으로 나타낸 배치 금지 부분의 용량을 증대하기 위해서, 도 38에 나타낸 본 발명의 실시 형태 7에 의한 MOS 용량으로서 구성된 디커플링 용량(Cd)과 병렬로 전원 간 클램프 회로(15)가 접속된다. 이때에 이 MOS 용량으로 구성된 디커플링 용량(Cd)과 병렬 접속되는 전원 간 클램프 회로(15)에는, 도 12와 도 14와 도 16과 도 17과 도 18과 도 20에 도시한 본 발명의 실시 형태 1에 의한 전원 간 클램프 회로(15) 또는 도 37에 나타낸 본 발명의 실시 형태 7에 의한 전원 간 클램프 회로(15)를 사용하는 것이 가능하다.
또 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에서는, 직사각형의 반도체 칩 상부 긴 변의 복수의 출력 버퍼(14)의 보호를 위한 복수의 출력 정전 보호 회로(13)에 동작 전압을 공급하기 위한 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이에는 파선(Cd_OK3)으로 도시한 바와 같이, 도 38에 나타내는 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 접속하는 것이 허가되어 있다. 그 이유는, 파선(Cd_OK3)으로 나타내는 배치 허가 부분과 외부 서지 전압이 공급되는 전원 단자(11) 및 접지 단자(12) 사이의 간선 전원 배선(Main_Vdd) 및 간선 접지 배선(Main_Vss)에 전원 간 클램프 회로(15)의 N채널 MOS 트랜지스터(Mn2)가 접속되어 있기 때문에다. 따라서, 파선(Cd_OK3)의 배치 허가 부분에서의 동작 전압 변동의 억제 효과는 충분하므로, 도 38에 나타낸 디커플링 용량(Cd)을 이 배치 허가 부분에 배치해도 그 MOS 용량의 산화막(O)이 절연 파괴될 위험성은 저감되게 된다.
즉, ESD 서지 방전 루트가 되는 전원 배선 위에 배치하는 디커플링 용량(Cd)에 대해서는, 전원 간 클램프 회로(15)의 MOS 트랜지스터(Mn2, Mp2)가 충분한 클램프 기능을 발휘할 수 있는 범위 내의 배치에 한정함으로써, MOS 용량의 산화막(O)이 절연 파괴될 위험성을 회피할 수 있다. 반대로 말하면, 전원 간 클램프 회로(15)가 클램프 기능을 발휘할 수 있는 범위를 초과하는 장소에는, MOS 구조의 디커플링 용량(Cd)을 배치하지 않는다. 그 금지 영역에는 디커플링 용량(Cd) 대신으로서, 본 발명의 실시 형태 7에 의한 전원 간 클램프 회로(15) 중 어느 하나를 배치함으로써, MOS 트랜지스터(Mn2, Mp2)의 MOS 구조의 디커플링 용량(Cd)의 대용으로서 사용하는 것이 가능하다.
《정전 보호 회로의 반도체 디바이스》
도 40은, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 반도체 집적 회로에 포함되는 출력 정전 보호 회로(13) 혹은 입력 정전 보호 회로(19)를 구성하는 제1 다이오드(D1)와 제2 다이오드(D2)의 반도체 디바이스를 설명하는 도면이다.
도 40(A)의 등가 회로에 도시한 바와 같이, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 출력 정전 보호 회로(13) 또는 입력 정전 보호 회로(19)는 전원 전압(Vdd)과 접지 전위(Vss) 사이에 직렬로 접속되는 제1 다이오드(D1)와 제2 다이오드(D2)를 포함한다.
도 40(B)의 평면 구조로 도시한 바와 같이 출력 정전 보호 회로(13) 또는 입력 정전 보호 회로(19)의 제1 다이오드(D1)는, 최외주의 사선 음영으로 나타낸 절연 분리층(Iso)의 내부에 형성된 N형 불순물 영역의 내부에 형성된 3개의 내주의 사선 음영으로 나타낸 절연 분리층(Iso)의 내부에 각각 형성된 긴 변과 짧은 변을 갖는 직사각형 평면 구조를 갖는 3개의 P형 불순물 영역에 의해 구성되어 있다. 또한, 도 40(B)의 평면 구조에서는 나타내지 않고 있지만, 최외주의 절연 분리층(Iso)의 내부에 형성된 N형 불순물 영역의 바로 아래에, N형 웰 영역(N-Well)이 형성된다.
또한, 도 40(B)의 평면 구조로 나타낸 제1 다이오드(D1)의 3개의 내주의 절연 분리층(Iso)의 내부에 각각 형성된 3개의 P형 불순물 영역의 표면에, 코발트실리사이드(CoSi)가 형성된다. 이 제1 다이오드(D1)의 3개의 P형 불순물 영역 중에서는 제2 다이오드(D2)와 대향하는 직사각형 평면 구조의 짧은 변 부분에서는 폭이 가장 좁고 직렬 저항이 최소인 실리사이드 블록이 사용되거나, 또는 실리사이드 블록이 실질적으로 형성되지 않고 있으므로, 이 대향 부분이 위크 스폿(Wk_Sp)이 되는 것이다. 따라서, 최외주의 사선의 절연 분리층(Iso)의 내부에 형성된 N형 불순물 영역에서는, 제1 다이오드(D1)의 3개의 P형 불순물 영역의 짧은 변의 부분의 위크 스폿(Wk_Sp)과 대향하는 부분에서는 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략되어 있다. 이 복수의 컨택트의 생략에 의해 위크 스폿(Wk_Sp)의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
도 40(B)의 평면 구조로 도시한 바와 같이 출력 정전 보호 회로(13) 또는 입력 정전 보호 회로(19)의 제2 다이오드(D2)는, 최외주의 사선 음영으로 나타낸 절연 분리층(Iso)의 내부에 형성된 P형 불순물 영역의 내부에 형성된 3개의 내주의 사선 음영으로 나타낸 절연 분리층(Iso)의 내부에 각각 형성된 긴 변과 짧은 변을 갖는 직사각형 평면 구조를 갖는 3개의 N형 불순물 영역에 의해 구성되어 있다. 또한, 도 40(B)의 평면 구조로는 나타내지 않고 있지만, 최외주의 절연 분리층(Iso)의 내부에 형성된 P형 불순물 영역 바로 아래에, P형 웰 영역(P-Well)이 형성된다.
또한, 도 40(B)의 평면 구조로 나타낸 제2 다이오드(D2)의 3개의 내주의 절연 분리층(Iso)의 내부에 각각 형성된 3개의 N형 불순물 영역의 표면에, 코발트실리사이드(CoSi)가 형성된다. 이 제2 다이오드(D2)의 3개의 N형 불순물 영역 중에서는 제1 다이오드(D1)와 대향하는 직사각형 평면 구조의 짧은 변 부분에서는 폭이 가장 좁고 직렬 저항이 최소인 실리사이드 블록이 사용되거나, 또는 실리사이드 블록이 실질적으로 형성되지 않고 있으므로, 이 대향 부분이 위크 스폿(Wk_Sp)이 되는 것이다. 따라서, 최외주의 사선의 절연 분리층(Iso)의 내부에 형성된 P형 불순물 영역에서는, 제2 다이오드(D2)의 3개의 N형 불순물 영역의 짧은 변 부분의 위크 스폿(Wk_Sp)과 대향하는 부분에서는 복수의 컨택트가 파선(Del)으로 도시한 바와 같이 완전하게 생략되어 있다. 이 복수의 컨택트의 생략에 의해 위크 스폿(Wk_Sp)의 직렬 저항이 증가하므로, 위크 스폿(Wk_Sp)이 파괴될 위험성을 저감하는 것이 가능하게 된다.
또한, 입력부의 게이트 보호 회로로 사용하는 다이오드는, 도 40에 나타낸 실리사이드의 ESD 보호 다이오드를 사용한 입력 정전 보호 회로(19)의 타입이 아니라, 통상적인 다이오드를 사용해서 게이트 보호하는 것도 가능하다.
《반도체 집적 회로의 조감도》
도 41은, 도 39에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량을 내장하는 반도체 집적 회로의 구성을 나타내는 조감도이다.
도 41에 도시한 바와 같이, 도 39에 나타낸 직사각형의 반도체 칩의 하부 긴 변과 우측 짧은 변과 상부 긴 변과 좌측 짧은 변을 따라, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)이 각각 주회 배선 형상, 혹은 주회 배선 형상으로 더해져 칩의 내부를 세로방향이나 가로방향으로 종단하도록 형성된다. 구체적으로는, 도 41에 도시한 바와 같이, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)과는 병렬로 배치됨으로써, 이 2개의 선간 기생 용량도 디커플링 용량의 일부로서 이용된다. 또한 구체적으로는, 도 41에 도시한 바와 같이, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)은, 반도체 집적 회로의 반도체 제조 프로세스를 이용한 다층 배선에 의해 병렬로 배치됨으로써, 이 2개의 선간 기생 용량의 용량값이 또한 증대된다. 또한, 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)은, 다층 배선 중의 동일층 배선을 사용해서 가로 방향으로 인접해서 병주시킴으로써 용량값을 증대시키는 것도 가능하다.
또한 도 41에 도시한 바와 같이, 도 39에 나타낸 직사각형의 반도체 칩의 하부 긴 변을 따라 배치 금지 영역(Cd_Proh)이 형성되고, 이 배치 금지 영역(Cd_Proh)의 내부에는 도 38에 나타낸 본 발명의 실시 형태 7에 의한 디커플링 용량(Cd)을 배치하는 것이 금지되어 있다.
또 도 41에 도시한 바와 같이, 반도체 집적 회로의 내부 회로에 동작 전압을 공급하기 위한 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)이 각각 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss)으로부터 분기되도록 형성된다. 도 41에 도시한 바와 같이, 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)은 병렬로 배치됨으로써, 이 2개의 지선간 기생 용량도 디커플링 용량의 일부로서 이용된다. 또한 구체적으로는 도 41에 도시한 바와 같이, 지선 전원 배선(Sub_Vdd)과 지선 접지 배선(Sub_Vss)은, 반도체 집적 회로의 반도체 제조 프로세스를 이용한 다층 배선에 의해 병렬로 배치됨으로써, 이 2개의 지선간 기생 용량의 용량값이 또한 증대된다.
또한, 도 41에는, 도 39에 나타낸 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이의 디커플링 용량(Cd)의 접속이 금지된 배치 금지 부분(Cd_NG4)이 도시되고, 도 39에 나타낸 간선 전원 배선(Main_Vdd)과 간선 접지 배선(Main_Vss) 사이의 디커플링 용량(Cd)의 접속이 허가된 배치 허가 부분(Cd_OK1, Cd_OK3)이 도시되어 있다.
또한 도 41에는, 도 39에 나타낸 직사각형의 반도체 칩의 하부 긴 변을 따라 형성된 중앙 처리 유닛(CPU) 혹은 어플리케이션 프로세서와 데이터 송수신을 실행하기 위한 복수의 입출력 단자(IO1, IO2…IOx)(10)와 전원 단자(11)와 접지 단자(12)가 도시되어 있다.
또한 도 41에는, 도 39에 나타낸 직사각형의 반도체 칩의 상부 긴 변을 따라 형성된 표시 디바이스인 액정 표시 디바이스(LCD)를 구동하는 액정 구동 출력 전압을 생성하는 복수의 출력 단자(OUT…OUT)가 도시되어 있다.
《반도체 집적 회로와 액정 표시 디바이스와의 접속》
도 42는, 도 39와 도 41에 나타낸 본 발명의 실시 형태 7의 반도체 집적 회로가 액정 표시 디바이스(LCD)와 접속되는 모습을 나타내는 도면이다.
도 39와 도 41에 도시한 본 발명의 실시 형태 7의 반도체 집적 회로는, 도 42의 하부에 있어서 LCD 드라이버(LCD_DR)로서 도시되어 있다.
도 39와 도 41과 마찬가지로, 도 42의 하부의 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 하부 긴 변을 따라, 중앙 처리 유닛(CPU) 또는 어플리케이션 프로세서와 데이터 송수신을 실행하기 위한 복수의 입출력 단자(IO1, IO2…IOx)(10)와 전원 단자(11)와 접지 단자(12)가 형성된다. 이 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 하부 긴 변에는, 도 39에서 설명한 입력 버퍼(18)와 출력 버퍼(18)와 출력 정전 보호 회로(13)와 입력 정전 보호 회로(19)에 대응하는 입출력 회로·입출력 정전 보호 회로(391)가 형성된다. 이 입출력 회로·입출력 정전 보호 회로(391)의 내부에는, 상술한 본 발명의 여러 가지 실시 형태 중 어느 하나에 따라 구성되는 복수의 전원 간 클램프 회로(15)가 분산되어 형성된다.
도 42 하부의 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 대략 중앙부에는, 논리 회로(392)와 아날로그 회로(393)와 내장 메모리(394)가 형성된다.
논리 회로(392)는 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 하부 긴 변에서의 복수의 입출력 단자(10)에 공급되는 제어 신호에 응답하고, LCD 드라이버(LCD_DR)의 내부 동작을 제어하는 내부 제어 신호를 생성한다.
스태틱 랜덤 액세스 메모리(SRAM)에 의해 구성된 내장 메모리(394)는, LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 하부 긴 변에서의 복수의 입출력 단자(10)로부터 공급되는 표시 정보를 저장한다.
아날로그 회로(393)는, 내장 메모리(394)에 저장된 표시 정보에 응답해서 LCD 드라이버(LCD_DR)의 소스선(SL)에 공급되는 소스 구동 출력 신호에 포함되는 계조 전압을 생성하는 계조 전압 생성 회로 등을 포함한다.
도 39와 도 41과 마찬가지로, 도 42 하부의 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 상부 긴 변을 따라, 소스선 구동 출력 회로(395)와 게이트 선 구동 출력 회로(396)와 소스선 출력 정전 보호 회로(397)와 게이트선 출력 정전 보호 회로(398)가 형성된다. 소스선 구동 출력 회로(395)는, 아날로그 회로(393)에 포함되는 계조 전압 생성 회로로부터 생성되는 계조 전압에 응답하여, LCD 드라이버(LCD_DR)의 소스선(SL)에 공급되는 소스선 구동 출력 신호를 생성한다. 게이트 선 구동 출력 회로(396)는, 논리 회로(392)로부터 생성되는 내부 제어 신호에 응답하여, LCD 드라이버(LCD_DR)의 게이트 선(GL)에 공급되는 게이트 선 구동 출력 신호를 생성한다. 소스선 출력 정전 보호 회로(397)는 소스선 출력 단자에 인가되는 외부 서지 전압에 의해 소스선 구동 출력 회로(395)의 MOS 트랜지스터가 파괴되는 것을 보호하는 것이며, 게이트선 출력 정전 보호 회로(398)는 게이트선 출력 단자에 인가되는 외부 서지 전압에 의해 게이트 선 구동 출력 회로(396)의 MOS 트랜지스터가 파괴되는 것을 보호한다.
또한 도 39와 도 41과 마찬가지로, 도 42 하부의 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 상부 긴 변을 따라, 표시 디바이스인 액정 표시 디바이스(LCD)를 구동하는 복수의 출력 단자(OUT…OUT)가 형성된다. 이 복수의 출력 단자(OUT…OUT)는, 소스선 출력 정전 보호 회로(397)의 소스선 출력 단자와 게이트선 출력 정전 보호 회로(398)의 게이트선 출력 단자를 포함한다. 도 42 하부의 LCD 드라이버(LCD_DR)의 직사각형의 반도체 칩의 상부 긴 변을 따라, 상술한 본 발명의 여러가지 실시 형태 중 어느 하나에 따라 구성되는 복수의 전원 간 클램프 회로(15)가 분산되어 형성된다.
도 42의 상부에는, 도 39와 도 41에 도시한 본 발명의 실시 형태 7의 반도체 집적 회로인 LCD 드라이버(LCD_DR)에 의해 구동되는 액정 표시 디바이스(LCD)의 액정 패널(LCD_PNL)이 도시되어 있다. 액정 패널(LCD_PNL)에는 복수의 액정 셀(LCD_Cell)이 가로 방향과 세로 방향에 매트릭스 형상으로 배치되고, 액정 패널(LCD_PNL)의 가로 방향에 배치된 복수의 게이트 선(GL)은 LCD 드라이버(LCD_DR)의 게이트 선 구동 출력 회로(396)의 게이트 선 구동 출력 신호에 의해 구동되고, 액정 패널(LCD_PNL)의 세로 방향에 배치된 복수의 소스선(SL)은 LCD 드라이버(LCD_DR)의 소스선 구동 출력 회로(395)의 소스선 구동 출력 신호에 의해 구동된다.
액정 셀(LCD_Cell)은, 박막 트랜지스터(TFT)(Q)와 액정 용량(LCD)을 포함하고, 박막 트랜지스터(Q)의 소스 전극과 게이트 전극과 드레인 전극은 각각 소스선(SL)과 게이트 선(SL)과 액정 용량(LCD)에 접속된다.
이상, 본 발명자에 의해 이루어진 발명을 여러 가지 실시 형태에 기초해서 구체적으로 설명했지만, 본 발명은 거기에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 드레인 불순물 영역의 표면과 소스 불순물 영역의 표면과 가드 링으로서 기능하는 P형 불순물 영역의 표면에 실리사이드를 형성하는 고융점 금속으로서는, 코발트(Co) 이외에 텅스텐(W)을 사용하고, 텅스텐 실리사이드(WSi)를 형성하는 것도 가능하다.
또한 반도체 집적 회로(1)의 기판으로서는, P형 기판(Psub)에만 한정되는 것은 아니고, 실리콘 온 인슐레이터(SOI) 기판이나 사파이어 기판을 사용하는 것도 가능하다.
또한, 전술한 설명에 있어서, 접지 단자에는 대응하는 전원 단자에 급전되는 전압보다 낮은 임의의 전압이 공급가능한 것은 물론이다.
또한 본 발명에 따른 반도체 집적 회로(1)에 있어서, 전원 단자(11)와 접지 단자(12) 사이에 접속되는 디커플링 용량(Cd)으로서는 도 38에 나타낸 본 발명의 실시 형태 7에 의한 MOS 용량에만 한정되는 것은 아니다. 이 디커플링 용량(Cd)의 다른 구성으로서는, 금속(M)과 절연막(I)과 금속(M)과의 적층 구조에 의한 MIM 용량이나 P형 불순물 영역과 N형 불순물 영역 사이의 PN 접합의 기생 용량 등을 사용하는 것이 가능하다. 또한, 본 발명의 실시 형태 7에 의한 MOS 용량의 구조에 있어서, 게이트와 웰 사이에서 용량으로서 기능하면, 그 구조는 도 38에 한정되는 것은 아니다. 또한, 이 MIM 용량이나 이 PN 접합의 기생 용량의 항복 파괴 전압보다, 전술한 대용 용량으로서 사용되는 전원 간 클램프 회로(15)를 구성하는 MOS 트랜지스터의 드레인에서의 클램프 항복 개시 전압 또는 전원 보호 회로(16)를 구성하는 제3 다이오드(D3)의 PN 접합에서의 클램프 항복 개시 전압을 낮게 설정한다.
또 도 39와 도 41과 도 42에 도시한 본 발명의 실시 형태 7에 의한 반도체 집적 회로에 의해 구동되는 표시 디바이스는 액정 표시 디바이스(LCD)에만 한정되는 것은 아니다. 그 밖의 표시 디바이스로서는, 유기 일렉트로루미네센스 표시 디바이스나 플라즈마 디스플레이 디바이스 등이 사용되는 것이 가능하다.
1… 반도체 집적 회로
10… 외부 단자
11… 전원 단자
12… 접지 단자
13… 정전 보호 회로
14… 출력 버퍼
15… 전원 간 클램프 회로
16… 전원 보호 회로
17… 스위치 회로
18… 입력 버퍼
19… 정전 보호 회로　
P－Well… P형 웰 영역　
N－Well… N형 웰 영역　
G… 게이트　
D… 드레인 불순물 영역　
S… 소스 불순물 영역　
Iso… 절연 분리층　
Grd_Rng… 가드 링　
Wk_Sp… 위크 스폿　
Del… 컨택트 생략 부분　
A… 애노드 영역　
K… 캐소드 영역

Claims (29)

  1. 정전 보호 회로를 구비하는 반도체 집적 회로로서,
    상기 반도체 집적 회로는, 상기 정전 보호 회로의 보호 소자를 형성하기 위해서, 제1 도전형의 반도체 영역과, 상기 제1 도전형과 반대 도전형인 제2 도전형의 제1 불순물 영역과, 상기 제1 도전형의 제2 불순물 영역에 의해 형성된 가드 링을 구비하고,
    상기 제1 불순물 영역은, 적어도 긴 변과 짧은 변을 갖는 직사각형 평면 구조로서 상기 반도체 영역의 내부에 형성되고,
    상기 제2 불순물 영역에 의해 형성된 상기 가드 링은, 상기 제1 불순물 영역 주변을 둘러싸도록 링형 평면 형상으로 상기 반도체 영역의 내부에 형성되고,
    상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에는, 파괴의 위험성이 다른 부분보다 높은 위크 스폿이 형성되고,
    상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 복수의 전기적 컨택트가 형성되고,
    상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제2 도전형의 상기 제1 불순물 영역은, 상기 짧은 변의 방향으로 반복해서 형성된 복수의 제1 불순물 영역을 포함하고,
    상기 복수의 제1 불순물 영역 사이에는, MOS 트랜지스터의 게이트 전극이 상기 긴 변의 방향을 따라서 형성되고,
    상기 복수의 제1 불순물 영역의 한쪽과 다른 쪽은, 상기 MOS 트랜지스터의 소스와 드레인으로서 각각 기능하는 것이며,
    상기 MOS 트랜지스터의 기판으로서 기능하는 상기 제1 도전형의 상기 반도체 영역은, 상기 가드 링을 통하여 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 전기적으로 접속되고,
    상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성되고,
    상기 가드 링의 내부에는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽이 형성되고,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 상기 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 상기 복수의 전기적 컨택트가 형성되고,
    상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽은 복수의 소스 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽은 복수의 드레인 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 게이트 전극은 복수의 게이트 전극을 포함하고,
    상기 가드 링의 상기 내부에는, 상기 복수의 소스 불순물 영역과 상기 복수의 게이트 전극과 상기 복수의 드레인 불순물 영역이 형성된 것을 특징으로 하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 MOS 트랜지스터의 상기 복수의 드레인 불순물 영역으로서의 상기 복수의 제1 불순물 영역의 복수의 상기 직사각형 평면 구조의 복수의 짧은 변에는, 복수의 위크 스폿이 형성되고,
    상기 복수의 상기 직사각형 평면 구조의 상기 복수의 짧은 변에 형성되는 상기 복수의 위크 스폿과 대향하는 상기 가드 링의 복수의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  5. 제2항에 있어서,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 제3 부분에서도, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서,
    상기 제2 불순물 영역에 의해 형성된 상기 가드 링 주변에는, 상기 제2 도전형의 제3 불순물 영역에 의해 형성된 다른 가드 링이 형성되고,
    상기 제1 도전형의 상기 반도체 영역 주변에서 상기 다른 가드 링의 바로 아래에는, 상기 제2 도전형의 다른 반도체 영역이 형성되고,
    상기 제2 도전형의 상기 다른 반도체 영역에는, 상기 다른 가드 링을 통하여, 소정의 전압이 공급 가능하게 된 것을 특징으로 하는 반도체 집적 회로.
  7. 제2항에 있어서,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 표면과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 표면에는, 각각 고융점 금속과 실리콘의 합금인 실리사이드가 형성되고,
    상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿에서는, 상기 실리사이드의 실리사이드 블록이 실질적으로 형성되어 있지 않거나, 상기 실리사이드의 실리사이드 블록의 폭이 다른 부분보다 작게 설정된 것을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서,
    상기 제2 도전형의 상기 제1 불순물 영역은 상기 보호 소자로서의 다이오드의 캐소드와 애노드의 한쪽으로서 기능하는 한편, 상기 제1 도전형의 상기 반도체 영역과 상기 제1 도전형의 상기 제2 불순물 영역에 의해 형성된 가드 링은 상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 상기 애노드의 다른 쪽으로서 기능하는 것이며,
    상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성되고,
    상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  9. 제8항에 있어서,
    상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역은, 복수의 제1 불순물 영역을 포함하고,
    상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성되고,
    상기 가드 링의 내부에는, 상기 보호 소자로서의 상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 복수의 제1 불순물 영역이 형성되고,
    상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  10. 제8항에 있어서,
    상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 제2 도전형의 상기 제1 불순물 영역의 표면에는, 고융점 금속과 실리콘의 합금인 실리사이드가 형성되고,
    상기 다이오드의 상기 캐소드와 상기 애노드의 상기 한쪽으로서 기능하는 상기 제1 불순물 영역의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿에서는, 상기 실리사이드의 실리사이드 블록이 실질적으로 형성되어 있지 않거나, 상기 실리사이드의 실리사이드 블록의 폭이 다른 부분보다 작게 설정된 것을 특징으로 하는 반도체 집적 회로.
  11. 제1항에 있어서,
    상기 제2 도전형의 상기 제1 불순물 영역은, 상기 짧은 변의 방향으로 반복해서 형성된 복수의 제1 불순물 영역을 포함하고,
    상기 복수의 제1 불순물 영역 사이에는, MOS 트랜지스터의 게이트 전극이 상기 긴 변의 방향을 따라서 형성되고,
    상기 복수의 제1 불순물 영역의 한쪽과 다른 쪽은, 상기 MOS 트랜지스터의 소스와 드레인으로서 각각 기능하는 것이며,
    상기 제2 불순물 영역에 의해 형성된 상기 가드 링 및 상기 MOS 트랜지스터의 기판으로서 기능하는 상기 제1 도전형의 상기 반도체 영역과, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과, 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽은, 각각 상위한 구동 전압에 의해 구동 가능하게 되고,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에는, 상기 위크 스폿이 형성되고,
    상기 가드 링의 내부에는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽이 형성되고,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 상기 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 상기 복수의 전기적 컨택트가 형성되고,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략되고,
    상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변에 형성되는 상기 위크 스폿과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  12. 제11항에 있어서,
    상기 가드 링 및 상기 기판과, 상기 소스와, 상기 드레인이, 상기 각각 상위한 구동 전압에 의해 구동가능한 상기 MOS 트랜지스터는, 상기 반도체 집적 회로의 외부에 배치되는 외부 용량을 사용한 스위치 회로에 사용되는 스위치인 것을 특징으로 하는 반도체 집적 회로.
  13. 제1항에 있어서,
    상기 반도체 집적 회로는, 외부 출력 단자와, 해당 외부 출력 단자를 구동하는 출력 버퍼를 더 구비하고,
    상기 정전 보호 회로는, 상기 반도체 집적 회로의 외부로부터 공급되는 서지 전압에 의해 상기 출력 버퍼가 파괴되는 것을 방지하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제1항에 있어서,
    상기 반도체 집적 회로는, 외부 입력 단자와, 해당 외부 입력 단자에 접속된 입력 버퍼를 더 구비하고,
    상기 정전 보호 회로는, 상기 반도체 집적 회로의 외부로부터 공급되는 서지 전압에 의해 상기 입력 버퍼가 파괴되는 것을 방지하는 것을 특징으로 하는 반도체 집적 회로.
  15. 정전 보호 회로를 구비하는 반도체 집적 회로로서,
    상기 반도체 집적 회로는, 상기 정전 보호 회로의 보호 소자를 형성하기 위해서, 제1 도전형의 반도체 영역과, 상기 제1 도전형과 반대 도전형인 제2 도전형의 제1 불순물 영역과, 상기 제1 도전형의 제2 불순물 영역에 의해 형성된 가드 링을 구비하고,
    상기 제1 불순물 영역은, 적어도 긴 변과 짧은 변을 갖는 직사각형 평면 구조로서 상기 반도체 영역의 내부에 형성되고,
    상기 제2 불순물 영역에 의해 형성된 상기 가드 링은, 상기 제1 불순물 영역 주변을 둘러싸도록 링형 평면 형상으로 상기 반도체 영역의 내부에 형성되고,
    상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 복수의 전기적 컨택트가 형성되고,
    상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  16. 제15항에 있어서,
    상기 제2 도전형의 상기 제1 불순물 영역은, 상기 짧은 변의 방향으로 반복해서 형성된 복수의 제1 불순물 영역을 포함하고,
    상기 복수의 제1 불순물 영역 사이에는, MOS 트랜지스터의 게이트 전극이 상기 긴 변의 방향을 따라서 형성되고,
    상기 복수의 제1 불순물 영역의 한쪽과 다른 쪽은, 상기 MOS 트랜지스터의 소스와 드레인으로서 각각 기능하는 것이며,
    상기 MOS 트랜지스터의 기판으로서 기능하는 상기 제1 도전형의 상기 반도체 영역은, 상기 가드 링을 통하여 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 전기적으로 접속되고,
    상기 가드 링의 내부에는, 상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽과 상기 MOS 트랜지스터의 상기 게이트 전극과 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽이 형성되고,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 긴 변과 대향하는 상기 가드 링의 상기 제1 부분에서는, 상기 긴 변의 방향을 따라서 배열된 상기 복수의 전기적 컨택트가 형성되고,
    상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 상기 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  17. 제16항에 있어서,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽은 복수의 소스 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 드레인으로서 기능하는 상기 복수의 제1 불순물 영역의 상기 다른 쪽은 복수의 드레인 불순물 영역을 포함하고, 상기 MOS 트랜지스터의 상기 게이트 전극은 복수의 게이트 전극을 포함하고,
    상기 가드 링의 상기 내부에는, 상기 복수의 소스 불순물 영역과 상기 복수의 게이트 전극과 상기 복수의 드레인 불순물 영역이 형성된 것을 특징으로 하는 반도체 집적 회로.
  18. 제17항에 있어서,
    상기 MOS 트랜지스터의 상기 복수의 드레인 불순물 영역으로서의 상기 복수의 제1 불순물 영역의 복수의 상기 직사각형 평면 구조의 복수의 짧은 변과 대향하는 상기 가드 링의 복수의 제2 부분에서는, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  19. 제16항에 있어서,
    상기 MOS 트랜지스터의 상기 소스로서 기능하는 상기 복수의 제1 불순물 영역의 상기 한쪽의 상기 직사각형 평면 구조의 상기 짧은 변과 대향하는 상기 가드 링의 제3 부분에서도, 복수의 전기적 컨택트의 형성이 생략된 것을 특징으로 하는 반도체 집적 회로.
  20. 제19항에 있어서,
    상기 제2 불순물 영역에 의해 형성된 상기 가드 링 주변에는, 상기 제2 도전형의 제3 불순물 영역에 의해 형성된 다른 가드 링이 형성되고,
    상기 제1 도전형의 상기 반도체 영역 주변에서 상기 다른 가드 링의 바로 아래에는, 상기 제2 도전형의 다른 반도체 영역이 형성되고,
    상기 제2 도전형의 상기 다른 반도체 영역에는, 상기 다른 가드 링을 통하여, 소정의 전압이 공급 가능하게 된 것을 특징으로 하는 반도체 집적 회로.
  21. 제2항에 있어서,
    상기 반도체 집적 회로는, 상기 반도체 집적 회로의 외부로부터 전원 전압과 접지 전위가 각각 공급되는 외부 전원 단자와 외부 접지 단자를 더 구비하고,
    상기 정전 보호 회로는, 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 접속된 전원 간 클램프 회로를 포함하는 것이며,
    상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터의 상기 드레인과 상기 소스 사이의 전류 경로는 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 접속된 것을 특징으로 하는 반도체 집적 회로.
  22. 제21항에 있어서,
    상기 반도체 집적 회로는, 상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터가 전원 간 클램프 동작을 개시하는 턴온 전압보다 높은 항복 파괴 전압을 갖는 디커플링 용량을 더 구비하고,
    상기 디커플링 용량은, 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 접속된 것을 특징으로 하는 반도체 집적 회로.
  23. 제22항에 있어서,
    상기 디커플링 용량은, 상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터와 상기 반도체 집적 회로의 반도체 제조 프로세스에 의해 동시 형성되는 MOS 용량인 것을 특징으로 하는 반도체 집적 회로.
  24. 제23항에 있어서,
    상기 반도체 집적 회로는, 서로 대향하는 제1 및 제2 긴 변과 서로 대향하는 제1 및 제2 짧은 변을 갖는 직사각형의 반도체 칩에 의해 형성되고,
    상기 직사각형의 상기 반도체 칩의 상기 제1 및 제2 긴 변과 상기 제1 및 제2 짧은 변을 따라, 간선 전원 배선과 간선 접지 배선이 각각 주회 배선 형상으로 형성된 것이며,
    상기 반도체 칩의 상기 제1 긴 변에는, 상기 반도체 집적 회로의 외부로부터 표시 정보 데이터가 공급되는 복수의 신호 단자와, 상기 전원 전압이 공급되는 상기 외부 전원 단자와, 상기 접지 전위가 공급되는 상기 외부 접지 단자가 형성되고,
    상기 반도체 칩의 상기 제2 긴 변에는, 상기 반도체 집적 회로의 외부의 표시 디바이스를 구동하기 위한 복수의 출력 신호를 생성하는 복수의 출력 단자가 형성되고,
    상기 직사각형의 반도체 칩의 내부에서, 상기 제2 긴 변으로부터 이격함과 함께 상기 제1 긴 변에 근접해서 상기 제1 긴 변과 실질적으로 평행한 배치 금지 영역이 설정되고,
    상기 배치 금지 영역의 내부 또는 근방에 있어서, 상기 간선 전원 배선과 상기 외부 전원 단자가 접속되고, 상기 간선 접지 배선과 상기 외부 접지 단자가 접속되고,　
    상기 배치 금지 영역의 상기 내부에서는, 상기 디커플링 용량의 배치가 금지된 것을 특징으로 하는 반도체 집적 회로.
  25. 제24항에 있어서,
    상기 직사각형의 반도체 칩의 상기 내부에서, 상기 배치 금지 영역 이외의 영역이 배치 허가 영역으로 설정되고,
    상기 배치 허가 영역의 내부에는, 상기 디커플링 용량이 배치된 것이며,
    상기 배치 허가 영역의 상기 내부에 배치된 상기 디커플링 용량은, 상기 전원 간 클램프 회로를 통하여 상기 외부 전원 단자 및 상기 외부 접지 단자와 접속된 것을 특징으로 하는 반도체 집적 회로.
  26. 제25항에 있어서,
    상기 반도체 집적 회로는, 지선 전원 배선과 지선 접지 배선을 더 구비하고,
    상기 지선 전원 배선과 상기 지선 접지 배선은, 상기 배치 허가 영역의 상기 내부에 배치된 내부 회로에 동작 전압을 공급하는 것이며,
    상기 지선 전원 배선의 일단과 상기 지선 접지 배선의 일단은 각각 상기 간선 전원 배선과 상기 간선 접지 배선에 접속되는 한편, 상기 지선 전원 배선의 타단과 상기 지선 접지 배선의 타단은 각각 상기 간선 전원 배선과 상기 간선 접지 배선에 비접속된 것이며,
    상기 지선 전원 배선의 상기 타단과 상기 지선 접지 배선의 상기 타단 사이에는, 적어도 상기 전원 간 클램프 회로가 접속된 것을 특징으로 하는 반도체 집적 회로.
  27. 제26항에 있어서,
    상기 지선 전원 배선의 상기 타단과 상기 지선 접지 배선의 상기 타단 사이에는, 상기 전원 간 클램프 회로와 병렬로, 상기 디커플링 용량이 접속된 것을 특징으로 하는 반도체 집적 회로.
  28. 제21항에 있어서,
    상기 전원 간 클램프 회로는, 상기 외부 전원 단자와 상기 외부 접지 단자 사이에 직렬 접속된 시상수 형성 저항과 시상수 형성 용량을 갖는 시상수 회로를 포함하고,
    상기 시상수 회로의 출력 신호는, 상기 전원 간 클램프 회로의 상기 보호 소자로서의 상기 MOS 트랜지스터의 상기 게이트 전극을 구동하는 것을 특징으로 하는 반도체 집적 회로.
  29. 제28항에 있어서,
    상기 전원 간 클램프 회로는, 상기 시상수 회로의 출력 단자와 상기 보호 소자로서의 상기 MOS 트랜지스터의 상기 게이트 전극에 입력 단자와 출력 단자가 각각 접속된 CMOS 인버터를 더 포함한 것을 특징으로 하는 반도체 집적 회로.
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