JPWO2013179593A1 - 半導体記憶装置および半導体記憶装置を搭載した半導体装置 - Google Patents

Abstract

一度だけ書き換え可能な不揮発デバイス（２１７）が行列状に配置された不揮発デバイスアレイ（１０１）を有する半導体記憶装置（１０）は、不揮発デバイスアレイ（１０１）が分割されてなる複数の不揮発デバイスサブアレイ（３１１）と、複数の不揮発デバイスサブアレイ（３１１）の間の少なくとも１つに配置され、不揮発デバイスアレイ（３１１）の上層に設けられた電源配線に接続される電源配線コンタクト領域（３３０）と、電源配線コンタクト領域（３３０）において、不揮発デバイス（２１７）に供給される、電源とグランドとの間に配置されたＥＳＤ保護回路（４０）とを備えている。

Description

本発明は、半導体装置に関し、特に電気ヒューズを備えた半導体記憶装置に関する。

近年、各種機器にはより一層の高機能化や高性能化が図られている。さらに、情報機器には、高いセキュリティーが求められる。高性能化や高機能化を実現するために、最先端の半導体デバイスでは、プロセスのさらなる微細化が行われている。特にシステムＬＳＩ（Large Scale Integration）のような最先端の半導体デバイスの分野では高度なセキュリティーへの需要があり、半導体デバイス内部に比較的ビット数が多い不揮発デバイスを埋め込む傾向がある。

一方、イメージセンサやアナログＬＳＩ等の半導体デバイスにおける半導体プロセスの金属配線の層数は、画質の向上および低コスト化を目的として、最先端の半導体プロセスよりも少なくなる場合が多い。また、高性能化の観点から、特にそのアナログ量の高精度化が求められ、搭載される要素技術である、メモリ、ＰＬＬ（Phase Locked Loop）回路、およびアナログ回路等では、それぞれ、メモリ欠陥救済回路、ＰＬＬ、アナログ量のチューニング等が実施される。

半導体デバイス内部には、ポリシリコン層とシリサイド層との積層構造からなる、簡易なプログラム素子としてのヒューズ素子（以下、電気ヒューズ）が多用される。この電気ヒューズの切断方法としては、例えば特許文献１に記載されるように、両端に所定のプログラム電位を印加してシリサイド層に電流を流すことでシリサイドを凝集させて電気ヒューズの抵抗を増大させる方法が知られている。

これら電気ヒューズを用いた半導体デバイスには、従来に比して大きなビット数が要求されつつある。ビット数が増加すると、半導体デバイスにおける面積増大を抑制する観点から、電気ヒューズを行列（アレイ）状に配置する構成が採用される。また、半導体デバイスには、内部回路を静電破壊（Electro-Static Discharge：以下、ＥＳＤと記す）から保護するための保護回路が設けられる。

ここで、アレイ状に配置された電気ヒューズの使用可能な配線層数が低下した場合、半導体デバイス内部で電気ヒューズに電源として接続可能な金属配線層数の低下を招く。その結果、配線の抵抗値が増大してしまい、配線に電流が流れにくくなるため、電気ヒューズの切断品質が低下するおそれがある。また、配線の抵抗値が増大することによって、保護回路が効果的に機能しなくなるおそれもある。

この課題を解決する手段の一つとして、例えば特許文献２に示すような電気ヒューズを備えた半導体装置が提案されている。具体的には、独立した１つの電源スイッチ回路に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子と、該ヒューズ素子の他端に接続された第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタとから構成される複数のヒューズビットセルを有し、更にＥＳＤ対策として接地電位と電源スイッチ回路の出力との間にダイオードが接続されている。

特表平１１−５１２８７９号公報 特開２００９−１７７０４４号公報

一方、特許文献２の特に図７，８に示すように、ＥＳＤ保護用のダイオードと電源スイッチ回路とを、電気ヒューズ部の外部に集中して配置する回路構成では、半導体デバイスを大容量化した場合に電気ヒューズ部の面積が大きくなってしまう。そのため、電気ヒューズ部の内部に供給できる電源が不十分になったり、ＥＳＤ保護が不十分になったりするという課題がある。これらのことは、電気ヒューズへの電源供給が、配線層数の低下に伴ってさらに高抵抗になった場合は、より顕著になる。

かかる点に鑑みて、本開示は、電気ヒューズなどの不揮発デバイスを備えた半導体記憶装置において、配線抵抗が増大しても、回路面積の増大を抑制しつつ、電気ヒューズの切断品質およびＥＳＤ保護の向上を実現することを課題とする。

上記課題を解決するため本開示によって次のような解決手段を講じた。すなわち、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有する半導体記憶装置は、前記不揮発デバイスアレイが分割されてなる複数の不揮発デバイスサブアレイと、前記複数の不揮発デバイスサブアレイの間の少なくとも１つに配置され、前記不揮発デバイスアレイの上層に設けられた電源配線に接続される電源配線コンタクト領域と、前記電源配線コンタクト領域において、前記不揮発デバイスに供給される、電源とグランドとの間に配置されたＥＳＤ保護回路とを備えていることを特徴とする。

これにより、半導体記憶装置における配線層数の低下に起因して配線の抵抗値が増大しても、電源配線から不揮発デバイスサブアレイ内の不揮発デバイスまでの配線の距離を短くすることができるため、配線の抵抗値が増大するのを抑制することができる。したがって、不揮発デバイスとしての例えば電気ヒューズへの十分な電源供給を確保することができるため、電気ヒューズの切断品質を高く維持することができる。また、配線の抵抗値の増大が抑制される上、保護される不揮発デバイスとＥＳＤ保護回路の距離が近いため、ＥＳＤ保護回路の機能を発揮することができ、ＥＳＤ保護の向上を図ることができる。さらに、電源配線コンタクト領域にＥＳＤ保護回路を設けることによって、ＥＳＤ保護回路を配置するための専用の領域が不要となるため、半導体記憶装置の面積が増大するのを抑制することができる。

あるいは、一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有する半導体記憶装置は、前記不揮発デバイスアレイの列に対応する１以上のコラム選択線と、少なくとも１つの前記不揮発デバイスを挟むように前記コラム選択線上に分散して設けられた複数の書込用ドライバ回路とを有することを特徴とする。

これにより、書込用ドライバ回路で挟まれた不揮発デバイスには、十分な電源が供給されるようになるため、不揮発デバイスとしての例えば電気ヒューズの切断品質を向上することができる。

本開示によれば、メモリセルアレイの大容量化に伴い、面積が大きくなるかあるいは配線そのものの抵抗値が増大する場合であっても、配線層数の低下に伴い、不揮発デバイスとしての例えば電気ヒューズへの電源供給がより高抵抗となった場合でも、面積増大の抑制が可能となり、かつ電気ヒューズへの切断品質のばらつきを抑制することができる。さらには、ＥＳＤ保護の観点からも品質の維持、向上を実現することができる。

図１は、第１の実施形態に係る半導体記憶装置の構成を模式的に示した図である。 図２は、図１における切断駆動回路の構成例を示した図である。 図３は、第２の実施形態に係る半導体記憶装置の構成を模式的に示した図である。 図４は、図３における複数のメモリセルサブアレイの一部と切断駆動回路の構成の一例を示した回路図である。 図５は、第２の実施形態の変形例に係る半導体記憶装置の構成を模式的に示した図である。 図６は、図５の半導体記憶装置の別の例を模式的に示した図である。 図７は、第２の実施形態に係るＥＳＤ保護回路の構成例を示す図である。 図８は、第２の実施形態に係るＥＳＤ保護回路の別の構成例を示す図である。 図９は、第３の実施形態に係る半導体装置を模式的に示した図である。 図１０は、図５の半導体記憶装置のＸ−Ｘ断面図である。

以下、本実施形態の半導体記憶装置について図面を用いて説明する。全ての図面において共通する構成要素には同じ符号を付し、適宜説明を省略する場合がある。

（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置の構成を模式的に示す図である。

図１に示す半導体記憶装置１０は、不揮発デバイスとしての電気ヒューズをアレイ状に配置した電気ヒューズアレイを有するメモリセルアレイ１０１と、メモリセルアレイ１０１に接続されたロウ制御回路１０２と、メモリセルアレイ１０１に接続された切断駆動回路１０３（書込用ドライバ回路）と、メモリセルアレイ１０１および切断駆動回路１０３に接続されたコラム／入出力制御回路１０４と、ロウ制御回路１０２およびコラム／入出力制御回路１０４に接続された制御回路１０５とを備える。より詳しくは、以下の構成をとる。

制御回路１０５は、メモリセルアレイ１０１を選択する選択信号であるチップイネーブル信号ＣＥと、制御信号であるプログラムイネーブル信号ＰＧを入力信号とし、同期信号ＦＣＬＫをクロック入力とする。制御回路１０５の出力信号は、コラム／入出力制御回路１０４と、ロウ制御回路１０２とにそれぞれ入力される。なお、本実施形態において、メモリセルアレイ１０１の選択は、内部に設けられた電気ヒューズアレイの選択を意味する。

ロウ制御回路１０２は、入力アドレス信号ＡＸ［０：ｍ］（ｍは正の整数）を入力とし、制御回路１０５からの出力信号を制御信号とし、メモリセルアレイ１０１に対してアドレス信号ＡＸをデコードしてロウ選択信号１１５を発生する。ロウ選択信号１１５はロウ選択線ＷＬを介してメモリセルアレイ１０１に送られ、これによってメモリセルアレイ１０１内の電気ヒューズアレイが選択される。

コラム／入出力制御回路１０４は、入力アドレス信号ＡＹ［０：ｎ］（ｎは正の整数）を入力とし、メモリセルアレイ１０１に含まれるメモリセルに対してデータの読み出しおよび書き込みを行う。コラム／入出力制御回路１０４は、データを読み出す場合、コラム選択信号１１４を発生し、メモリセル（電気ヒューズ）の読み出し結果としてコラム選択線ＢＬに出力されたデータをデータ出力信号ＤＯ［０：ｐ］（ｐは正の整数）として出力する。一方、コラム／入出力制御回路１０４は、データを書き込む場合、信号／ＣＳＥＬ［０：ｐ］を切断駆動回路１０３に出力する。

切断駆動回路１０３は、制御回路１０５の制御によってコラム／入出力制御回路１０４による書き込みが有効になった際、信号／ＣＳＥＬ［０：ｐ］に基づいて、メモリセルアレイ１０１のコラム選択線ＢＬに、電気ヒューズを切断するために必要な電位をドライブする。

図２は、図１におけるメモリセルアレイの一部と切断駆動回路の構成の一例を示した回路図である。

メモリセルアレイ２０１は、複数の単一のメモリセル２１０により構成されている。単一のメモリセル２１０は、例えばトランジスタのゲート材料で形成された電気ヒューズ２１７と、ロウ選択信号をゲートに受けるＮ型ＭＩＳトランジスタ２１９とを有する。

電気ヒューズ２１７の一端は、コラム選択線ＢＬに接続される。なお、図１のメモリセルアレイ１０１は、図２のメモリセルアレイ２０１が複数配置されたものであり、メモリセルがアレイ状に配置されて構成される。これにより、電気ヒューズアレイが構成される。

コラム選択線ＢＬの両端には、切断駆動回路であり、電気ヒューズ２１７のドライバ回路となるＰ型ＭＩＳトランジスタ２２０が各々配置される。それぞれのＰ型ＭＩＳトランジスタ２２０において、ソースは電気ヒューズの切断電源となるＶＤＤＨＥに接続され、ドレインはコラム選択線ＢＬの両端に各々接続される。また、各Ｐ型ＭＩＳトランジスタ２２０のゲートには、コラム選択信号ＣＳＥＬ［ｐ］の反転電位の信号／ＣＳＥＬ［ｐ］（コラム選択電位反転信号／ＣＳＥＬ［ｐ］）が共通に入力される。信号／ＣＳＥＬ［ｐ］は、メモリセルアレイ２０１の端部に配置された周辺回路（例えば、図１のコラム／入出力制御回路１０４）により生成され、メモリセルアレイ２０１の上部配線から供給されて、Ｐ型ＭＩＳトランジスタ２２０に入力される。

図２において、Ｎ型ＭＩＳトランジスタ２１９のゲート電位であるロウ選択線ＷＬの電位がハイレベルになって、信号／ＣＳＥＬ［ｐ］がロウレベルになると、コラム選択線ＢＬの両側から切断電流が供給される。

以上、本実施形態の半導体記憶装置１０によると、メモリセルアレイ１０１を挟むように分散して切断駆動回路１０３を配置しているため、半導体記憶装置の面積が増大するのを抑制でき、電気ヒューズの切断品質を向上することができる。

具体的に、コラム選択線の一端に電圧をドライブして、他端まで電流を流すためには、大きいサイズのトランジスタを用いることが考えられるが、その場合、半導体記憶装置の面積増大を招く。また、この場合、他端側近辺に配置されるメモリセルの電気ヒューズは、電源からの距離が遠いため、切断するのに十分な電流が流れにくくなるおそれがある。つまり、電気ヒューズの切断品質にばらつきが生じるおそれがある。

これに対して、本実施形態では、コラム選択線ＢＬの両端側から電圧をドライブすることができるため、小さいサイズのトランジスタを用いても、コラム選択線ＢＬに十分な電流を流すことができる。したがって、半導体記憶装置１０の面積が増大するのを抑制することができ、かつ電気ヒューズ２１７の切断品質を均一にすることができる。結果として、電気ヒューズ２１７の切断品質の向上を図ることができる。

なお、図２における電気ヒューズアレイおよびメモリセルアレイ２０１は、１の行と複数の列により構成されているが、本実施形態におけるアレイ状とはこれに限るものではなく、１以上の行と複数の列、または複数の行と１以上の列とにより構成されていればよい。

また、コラム選択線ＢＬ上において、メモリセルアレイ２０１の両端側に２つの切断駆動回路１０３を配置するのではなく、例えば、少なくとも１つの電気ヒューズを挟むようにして２つの切断駆動回路１０３を配置してもよい。

また、メモリセルアレイ２０１を行列方向に分割して複数のメモリセルサブアレイを構成してもよい。この場合、例えば、少なくとも１つのメモリセルサブアレイを挟むように切断駆動回路１０３を配置すればよい。つまり、メモリセルサブアレイおよび切断駆動回路１０３の個数は異なっていてもよい。

（第２の実施形態）
図３は、第２の実施形態に係る半導体記憶装置の構成を模式的に示す図である。

図１の半導体記憶装置１０は、メモリセルアレイ１０１が１ブロックであり、切断駆動回路１０３がメモリセルアレイ１０１の両端に配置された構成であるのに対して、図３に示す半導体記憶装置２０は、複数のメモリセルサブアレイ３１１と、各々のメモリセルサブアレイ３１１に対応した３以上の切断駆動回路３０３と、電源配線コンタクト領域３３０とを備える点において異なる。

より詳しくは、メモリセルサブアレイ３１１は、メモリセルアレイが複数に分割されて構成される。そして、メモリセルサブアレイ３１１と切断駆動回路３０３とが交互に複数配置されている。ここで、切断駆動回路３０３は、メモリセルサブアレイ３１１のコラム選択線ＢＬの両側から切断電位をドライブし、対応するメモリセルサブアレイ３１１内の電気ヒューズを切断する。

図３に示すように、電源配線コンタクト領域３３０は、複数のメモリセルサブアレイ３１１および複数の切断駆動回路３０３に囲まれるように配置されている。また、電源配線コンタクト領域３３０は、メモリセルサブアレイ３１１の上層に設けられる電源配線と接続されており、その直下にメモリセルサブアレイ３１１および切断駆動回路３０３に接続される、電源配線およびグランド配線間のＥＳＤ保護回路を有する。

なお、ＥＳＤ保護回路の具体例については後述する。

図４は、図３における複数のメモリセルサブアレイの一部と切断駆動回路の構成の一例を示した回路図である。

複数のメモリセルサブアレイ４１１は各々、複数の単一のメモリセルにより構成される。それぞれの単一のメモリセルは、電気ヒューズ２１７と、ロウ選択信号をゲートに受けるＮ型ＭＩＳトランジスタ２１９とを有し、電気ヒューズ２１７の一端は、コラム選択線ＢＬに接続される。

切断駆動回路であり、電気ヒューズ２１７のドライバ回路となるＰ型ＭＩＳトランジスタ４２０は、各メモリセルサブアレイ４１１の両端と接続するように複数配置される。それぞれのＰ型ＭＩＳトランジスタ４２０において、ドレインはコラム選択線ＢＬに、ソースは切断電源となるＶＤＤＨＥに接続され、ゲートには信号／ＣＳＥＬ［ｐ］が共通に入力される。この信号／ＣＳＥＬ［ｐ］は、例えば、メモリセルサブアレイ４１１の外部に配置された周辺回路（図示せず）により生成され、複数のメモリセルサブアレイ４１１の上部配線から供給され、Ｐ型ＭＩＳトランジスタ４２０に入力される。

以上、本実施形態に係る半導体記憶装置２０では、メモリセルアレイを分割してなる複数のメモリセルサブアレイ３１１を配置し、切断駆動回路３０３を、メモリセルサブアレイ３１１を挟むように分散して配置している。これにより、メモリセルサブアレイ３１１と切断駆動回路３０３との距離がより短くなるため、半導体記憶装置２０の面積増大を抑制しながらも、電気ヒューズの切断品質にばらつきが生じるのを抑制する効果を高めることができる。

また、電源配線コンタクト領域３３０から各メモリセルサブアレイ３１１に電源およびグランド電位を効率よく供給することができる。また、ＥＳＤ保護回路を電源配線コンタクト領域３３０に配置しているため、半導体記憶装置２０の面積が増大するのを抑制することができる。

なお、図３における半導体記憶装置２０では、全てのメモリセルサブアレイ３１１の両端に切断駆動回路３０３が配置、接続されているが、切断駆動回路３０３が片側にのみ配置、接続されるメモリセルサブアレイを含んでいてもよい。また、複数のメモリセルサブアレイ３１１のうち、少なくとも１つのメモリセルサブアレイ３１１を挟むように、コラム選択線ＢＬ上に切断駆動回路３０３が配置されていてもよい。

−変形例−
図５および図６は、第２の実施形態の変形例に係る半導体記憶装置の構成を模式的に示す図である。なお、図５における破線Ｘ−Ｘは、後述する図１０に示す断面図の切断箇所を示す。

第１の実施形態では、半導体記憶装置１０のメモリセルアレイ１０１は、１ブロックのメモリセルアレイ１０１として構成されていたが、図５および図６に示す半導体記憶装置３０は、複数のメモリセルサブアレイ５１１と、複数の電源配線コンタクト領域５３０とを備える点において、第１の実施形態と異なる。

より詳しくは、図５において、メモリセルサブアレイ５１１は、メモリセルアレイが複数に分割されて構成される。それぞれのメモリセルサブアレイ５１１の間には、電源配線コンタクト領域５３０が配置されている。それぞれの電源配線コンタクト領域５３０は、その上層に設けられる電源配線と接続されているとともに、その直下において、メモリセルサブアレイ５１１および切断駆動回路１０３に接続される、電源配線およびグランド配線間のＥＳＤ保護回路を有する。

なお、図５において、複数のメモリセルサブアレイ５１１と、ＥＳＤ保護回路を含む複数の電源配線コンタクト領域５３０とが交互に配列される方向は、コラム選択線ＢＬが延伸する方向と直交しているが、図６に示すように、複数のメモリセルサブアレイ５１１と、ＥＳＤ保護回路を含む複数の電源配線コンタクト領域５３０とが配列される方向が、ロウ選択線ＷＬが延伸する方向と直交していてもよい。つまり、電源配線コンタクト領域５３０は、複数のメモリセルサブアレイ５１１の間の少なくとも１つに配置されていればよい。これにより、電源配線コンタクト領域５３０の電源配線およびグランド配線を用いることができるため、メモリセルサブアレイ５１１に含まれるメモリセルに電流が流れやすくなる。

また、図５および図６において、１つの切断駆動回路１０３が設けられていてもよい。

図７および図８はそれぞれ、第２の実施形態に係る半導体記憶装置に設けられるＥＳＤ保護回路の一例を示す図である。

図７のＥＳＤ保護回路４０は、拡散層で構成するＰ型とＮ型の半導体拡散層で構成されたダイオード７１２を備える。ダイオード７１２のアノードはグランドに、カソードは電気ヒューズの切断電源となる電圧ＶＤＤＨＥに接続され、逆方向サージをグランド配線から切断電源ＶＤＤＨＥに対して逃がすように動作する。

図８のＥＳＤ保護回路５０は、図７のダイオード７１２に加え、トランジスタで構成する容量素子８０１と、非シリサイド等のゲート材料に用いるポリシリコンで構成される抵抗素子８０２と、Ｎ型ＭＩＳトランジスタ８０３とを備え、正方向サージを吸収するように構成される。

より詳しくは、容量素子８０１の一端は電圧ＶＤＤＨＥに、他端は抵抗素子８０２に接続され、容量素子８０１と抵抗素子８０２とが接続されたノードは、Ｎ型ＭＩＳトランジスタ８０３のゲートに、抵抗素子８０２の他端はグランドに接続される。さらに、Ｎ型ＭＩＳトランジスタ８０３は、ドレインが電圧ＶＤＤＨＥに接続され、ソースがグランド電位に接続される。

このようなＥＳＤ保護回路５０において、電圧ＶＤＤＨＥへのサージ印加の際、電圧ＶＤＤＨＥの電位が上昇すると共にＮ型ＭＩＳトランジスタ８０３のゲート電位が上昇する。その結果、電圧ＶＤＤＨＥとグランド電位とが接続されるようになり、正方向サージを吸収することが可能になる。上述したＥＳＤ保護回路の各要素はすべて、電源配線層よりも低位の層で構成される。なお、Ｎ型ＭＩＳトランジスタ８０３のゲートは、電圧ＶＤＤＨＥが立ち上がる際、０Ｖ以上の高電位となる。

以上、本変形例に係る半導体記憶装置３０では、メモリセルアレイを複数に分割してなるメモリセルサブアレイ５１１を分散して配置し、切断駆動回路１０３を、コラム選択線ＢＬ上においてメモリセルアレイの両端に分散して配置する構成により、面積増大を抑制する効果や、切断品質のばらつき抑制の効果をさらに発揮することが可能になる。

さらに、複数のメモリセルサブアレイ５１１の間に電源配線コンタクト領域５３０を配置し、電源配線コンタクト領域５３０の直下にＥＳＤ保護回路を配置する構成により、ＥＳＤ保護の機能を効果的に発揮することができる。したがって、電気ヒューズの切断電流を流す電流経路の寄生抵抗の影響を充分抑制することができるため、切断品質を高く維持することが可能となる。

また、本変形例のようにＥＳＤ保護回路を電源配線の直下に配置する構成により、ＥＳＤ保護回路を外部に配置する場合に比べて、電源配線直下の空き領域を有効に活用することができ、回路面積の増大をさらに抑制することができる。

（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の構成を模式的に示す図である。

図９に示す半導体装置９００は、被写体像を光電変換する撮像領域であり、アレイ状に配置された複数の画素からなる画素アレイ領域９０１と、画素アレイ領域９０１の行を順に選択する行走査を行う行走査回路９０２とを有する。画素アレイ領域９０１からは、行走査回路９０２により選択された行に属する画素部からアナログ画素データが出力される。

また、本実施形態に係る半導体装置９００は、画素アレイ領域９０１の出力信号（アナログ量）を受けてデジタル変換するＡ／Ｄ変換回路９０６と、外部からの制御信号に基づいて、出力信号を行走査回路９０２あるいはＡ／Ｄ変換回路９０６に供給し、行走査回路９０２のアナログ量あるいはＡ／Ｄ変換回路９０６で使用するアナログ量をトリミングするメモリ回路９０７を備える。

行走査回路９０２やＡ／Ｄ変換回路９０６のアナログ量のトリミングは画質向上の観点から特に重要であり、その画質向上のためにメモリ回路９０７の金属配線層の層数は少なく、また各配線膜厚は薄く形成される。すなわち、電源配線の抵抗が高く、メモリセルへの電源供給も高抵抗となる傾向にある。

ここで、メモリ回路９０７としては、図１、図３、図５および図６に示す半導体記憶装置を用いることが可能である。本実施形態では、図５に示す半導体記憶装置３０を用いた場合として説明する。すなわち、メモリ回路９０７は、図５に示す半導体記憶装置と、電気ヒューズアレイを有するメモリセルサブアレイ５１１と切断駆動回路１０３、ＥＳＤ保護回路などの配置が同様の構成である。

図１０は、図５の半導体記憶装置のＸ−Ｘ断面図であり、トランジスタから最上層配線までの断面を模式的に示した図である。なお、図１０では、図５に示すＥＳＤ保護回路として、図７に示すＥＳＤ保護回路４０を用いている。

図１０に示すように、メモリセルサブアレイ領域１９０１（図５の符号５１１に相当）と電源配線コンタクト（ＥＳＤ保護回路）領域１９０２（図５の符号５３０に相当）とが交互に配置されている。

メモリセルサブアレイ領域１９０１において、下層から順に、トランジスタ部１１００と、コンタクト１２００と、第１金属層１３００と、コンタクト１４００と、第２金属層１５００と、コンタクト１６００と、第３金属層１７００とが積層されている。コンタクト１２００は、トランジスタ部１１００と第１金属層１３００とを接続し、コンタクト１４００は、第１金属層１３００と第２金属層１５００とを接続し、コンタクト１６００は、第２金属層１５００と第３金属層１７００とを接続している。なお、図１０では、図５に示すメモリセルアレイの一部の断面図を示しているため、ｅＦｕｓｅデバイス等のメモリセルを割愛している。

電源配線コンタクト（ＥＳＤ保護回路）領域１９０２において、下層から順に、ＥＳＤ保護ダイオードのＮ型拡散層１９０３およびＥＳＤ保護ダイオードのＰ型拡散層１９０４と、コンタクト１２００と、第１金属層１３００と、コンタクト１４００と、第２金属層１５００と、コンタクト１６００と、第３金属層１７００と、コンタクト１８００と、最上層金属層１９００とが積層されている。コンタクト１２００は、ＥＳＤ保護ダイオードのＮ型拡散層１９０３およびＥＳＤ保護ダイオードのＰ型拡散層１９０４と第１金属層とをそれぞれ接続し、コンタクト１４００は、第１金属層１３００と第２金属層１５００とを接続し、コンタクト１６００は、第２金属層１５００と第３金属層１７００とを接続している。そして、コンタクト１８００は、第３金属層１７００と最上層金属層１９００とを接続している。なお、図１０において、最上層金属層１９００および第２金属層１５００は、グランド配線であるとする。

ここで、図９に示すメモリ回路９０７に含まれるメモリセルサブアレイ５１１に相当する構成は、第３金属層１７００以下の層を使用して形成され、メモリ回路９０７やメモリセルサブアレイ５１１への電源配線は、第３金属層１７００よりも上層に形成された最上層金属層１９００により形成される。

以上、本実施形態の半導体装置では、第１および第２の実施形態に係る半導体記憶装置のいずれをメモリ回路９０７として適用してもよく、その出力信号を行走査回路９０２あるいはＡ／Ｄ変換回路９０６に供給することができる。

この構成により、メモリ回路９０７に含まれる電気ヒューズが切断される際のばらつきを抑制することが可能になり、切断後は低い抵抗値がもたらされるため、メモリ回路９０７からの出力信号の読出動作時に発生する消費電力を低くすることができる。

また、本実施形態の半導体装置では、メモリ回路９０７を第３金属層１７００以下の層で形成し、メモリ回路９０７への電源配線は、最上層金属層１９００で形成される。この構成により、メモリ回路９０７への電源供給を、下層の配線に比べて電源配線抵抗が低い最上層金属層１９００から行うことができ、電気ヒューズの安定した切断品質を維持することができる。また、切断後は低い抵抗値がもたらされるため、メモリ回路９０７からの出力信号の読出動作時に発生する消費電力を低くすることができる。

以上により、画素アレイ領域９０１の画素部を制御する行走査回路９０２あるいはＡ／Ｄ変換回路９０６におけるノイズを抑制することが可能になり、ひいては、撮像領域を備えた半導体装置における画質の向上、アナログ特性の向上に寄与する。

なお、本実施形態では、図５に示す半導体記憶装置３０を、撮像領域を有する、特に固体撮像センサ等に適用したが、適用の対象はこれに限るものではない。

また、上記各本実施形態において、不揮発デバイスとして、電気ヒューズを用いた場合について説明したが、一度だけ書き換えが可能な不揮発デバイスであればよい。例えば、金属配線溶断型ヒューズ、金属配線層間のコンタクトを破壊するヒューズ、トランジスタのゲート部を破壊するアンチヒューズ、およびトランジスタに過大電流を流して劣化させるトランジスタ劣化型ヒューズを用いてもよく、フローティングゲートを有するＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）型セルを用いてもよい。

以上、本開示に係る半導体記憶装置について、上記各実施形態に基づいて詳細に説明したが、本開示に係る半導体記憶装置の構成は上記各実施形態等に制限されるものではない。つまり、本発明の主旨を逸脱しない限りにおいて変形や変更が可能であり、例えば、構成要素の一部を実施形態に記載されていない代替物に置き換えたものも本発明の範疇とする。

本発明によれば、微細化が進む先端プロセスで製造された半導体装置や、配線層が少なく配線抵抗の大きな半導体装置の回路技術として有用であり、そのような半導体装置を用いた幅広い電子機器に適用できる。

１０，２０，３０ 半導体記憶装置
４０，５０ ＥＳＤ保護回路
９０ 半導体装置
１０１，２０１ メモリセルアレイ
１０２ ロウ制御回路
１０３，３０３ 切断駆動回路（書込用ドライバ回路）
１１４ コラム選択信号
１１５ ロウ選択信号
２１７ 電気ヒューズ（不揮発デバイス）
２２０，４２０ Ｐ型ＭＩＳトランジスタ
３１１，４１１，５１１ メモリセルサブアレイ（不揮発デバイスサブアレイ）
３３０，５３０ 電源配線コンタクト領域
７１２ ダイオード
８０１ 容量素子
８０２ 抵抗素子
８０３ Ｎ型ＭＩＳトランジスタ
９００ 半導体装置
９０１ 画素アレイ領域
９０２ 行走査回路
９０６ Ａ／Ｄ変換回路
９０７ メモリ回路
ＢＬ コラム選択線
ＷＬ ロウ選択線

Claims (12)

1. 一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有する半導体記憶装置であって、
   前記不揮発デバイスアレイが分割されてなる複数の不揮発デバイスサブアレイと、
   前記複数の不揮発デバイスサブアレイの間の少なくとも１つに配置され、前記不揮発デバイスアレイの上層に設けられた電源配線に接続される電源配線コンタクト領域と、
   前記電源配線コンタクト領域において、前記不揮発デバイスに供給される、電源とグランドとの間に配置されたＥＳＤ保護回路とを備えている
   ことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記ＥＳＤ保護回路は、前記電源にカソードが接続され、前記グランドにアノードが接続されたダイオードを有する
   ことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置において、
   前記ＥＳＤ保護回路は、前記電源にドレインが接続され、前記グランドにソースが接続されたＮ型ＭＩＳトランジスタを有するものであり、
   前記Ｎ型ＭＩＳトランジスタのゲート電位は、前記電源が立ち上がる際、０Ｖ以上となる
   ことを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、
   前記ＥＳＤ保護回路は、
   一端が前記Ｎ型ＭＩＳトランジスタのゲートに接続され、他端が前記グランドに接続された抵抗素子と、
   一端が前記Ｎ型ＭＩＳトランジスタのゲートに接続され、他端が前記電源に接続された容量素子とを有する
   ことを特徴とする半導体記憶装置。
5. 一度だけ書き換え可能な不揮発デバイスが行列状に配置された不揮発デバイスアレイを有する半導体記憶装置であって、
   前記不揮発デバイスアレイの列に対応する１以上のコラム選択線と、
   少なくとも１つの前記不揮発デバイスを挟むように前記コラム選択線上に分散して設けられた複数の書込用ドライバ回路とを備えている
   ことを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置において、
   前記複数の書込用ドライバ回路は、前記不揮発デバイスアレイを挟むように前記コラム選択線の両端部に設けられている
   ことを特徴とする半導体記憶装置。
7. 請求項５に記載の半導体記憶装置において、
   前記不揮発デバイスアレイが分割されてなる複数の不揮発デバイスサブアレイを有し、
   前記複数の書込用ドライバ回路は、少なくとも１つの前記不揮発デバイスサブアレイを挟むように配置されている
   ことを特徴とする半導体記憶装置。
8. 請求項５に記載の半導体記憶装置において、
   前記書込用ドライバ回路は、ソースが前記不揮発デバイスに供給される電源に接続され、ドレインが前記コラム選択線に接続されたＰ型ＭＩＳトランジスタである
   ことを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置において、
   前記Ｐ型ＭＩＳトランジスタのゲート電位は、前記不揮発デバイスアレイに配置された周辺回路により生成され、前記不揮発デバイスアレイの上層の配線から供給される
   ことを特徴とする半導体記憶装置。
10. 請求項１に記載の半導体記憶装置と、
    行列状に配置された複数の画素を有する撮像領域と、
    前記撮像領域の行に対応する複数の画素に行走査を順次行う行走査部と、
    前記行走査の対象となる複数の画素から出力されるそれぞれのアナログ画素信号を同時にデジタルの画素データに変換するアナログ−デジタル変換部とを備え、
    前記半導体記憶装置の出力信号が、前記行走査部あるいは、前記アナログ−デジタル変換部に供給される
    ことを特徴とする半導体装置。
11. 請求項５に記載の半導体記憶装置と、
    行列状に配置された複数の画素を有する撮像領域と、
    前記撮像領域の行に対応する複数の画素に行走査を順次行う行走査部と、
    前記行走査の対象となる複数の画素から出力されるそれぞれのアナログ画素信号を同時にデジタルの画素データに変換するアナログ−デジタル変換部とを備え、
    前記半導体記憶装置の出力信号が、前記行走査部あるいは、前記アナログ−デジタル変換部に供給される
    ことを特徴とする半導体装置。
12. 請求項１０に記載の半導体装置において、
    前記半導体記憶装置に供給される前記電源配線は、当該半導体装置の最上層配線である
    ことを特徴とする半導体装置。

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