CN112863584A - 一次可编程存储器的读写电路 - Google Patents

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Abstract

本公开提供一种一次可编程存储器的读写电路，包括：反熔丝阵列，包括：n*n个反熔丝单元，耦接在第一节点和第二节点之间，反熔丝单元中的开关元件的控制端分别耦接于不同字线信号和位线信号的与信号；并联在第二节点和第二电压源之间的第一开关元件和第一电容；基准阵列，包括串联在第一节点和第三节点之间的基准电阻和基准开关元件，基准开关元件的控制端耦接于n*n个与信号的或信号；并联在第三节点和第二电压源之间的第二开关元件和第二电容；比较电路，第一输入端耦接于第二节点，第二输入端耦接于第三节点。本公开实施例具有较简洁的电路连接、较小的电路面积、较高的电路可靠性。

Description

一次可编程存储器的读写电路
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种一次可编程存储器的读写电路。
背景技术
一次可编程(One Time Programmable，OTP)存储器可将数据存储在均具有未编程状态或已编程状态的多个OTP单元中。OTP单元通常包括熔丝元件或反熔丝元件，熔丝元件或反熔丝元件被编程后，处于不可恢复状态，这种状态不受断电影响，从而可以稳定地存储数据。
在DRAM(Dynamic Random Access Memory，动态随机存取存储器)中，通常使用OTP单元来控制冗余(redundancy)存储单元的打开或关断。例如，当有一个字线对应的存储单元区域的存储单元有缺陷时，对应的OTP单元将被编程(OTP单元的输出状态由“0”到“1”)，DRAM的控制电路将关闭对这个存储单元区域的存储单元的读写，打开冗余区域的一个存储单元的读写，用冗余区域对应的存储单元取代有缺陷的存储单元区域的存储单元，修复DRAM缺陷。
图1是相关技术中OTP单元的读写电路的示意图。从图1可以看出，每个存储单元均连接有对应的反熔丝元件与检测元件，这种连接方式在大规模集成电路中，会造成电路面积大、连线复杂的问题。由于元件众多、连线复杂，电路可靠性也会相应降低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种一次可编程存储器的读写电路，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的读写电路面积大、电路复杂、可靠性低等问题。
根据本公开的一个方面，提供一种一次可编程存储器的读写电路，包括：
反熔丝阵列，包括：
n*n个反熔丝单元，每个所述反熔丝单元包括耦接的反熔丝元件和开关元件，所述反熔丝单元的第一端耦接于第一节点，第二端耦接于第二节点，每个反熔丝单元中的开关元件的控制端分别耦接于不同字线信号和位线信号的与信号，其中，所述第一节点耦接于镜像电流源，所述镜像电流源电连接于第一电压源；
并联在所述第二节点和第二电压源之间的第一电容和第一开关元件，所述第一开关元件的控制端耦接于第一控制信号；
基准阵列，包括：
串联在所述第一节点和第三节点之间的基准电阻和基准开关元件，所述基准开关元件的控制端耦接于n*n个所述与信号的或信号；
并联在所述第三节点和所述第二电压源之间的第二电容和第二开关元件，所述第二开关元件的控制端耦接于第二控制信号；
比较电路，第一输入端耦接于所述第二节点，第二输入端耦接于所述第三节点，用于根据所述第二节点和所述第三节点的电压比较结果判断反熔丝是否发生编程操作。
在本公开的一种示例性实施例中，在写状态时，所述第一开关元件导通，所述第二开关元件关断；在读状态时，所述第一控制信号和所述第二控制信号为相位相同的脉冲信号。
在本公开的一种示例性实施例中，在读状态时，在所述脉冲信号的半个周期内，所述第二节点的电压与所述第三节点的电压的比值大于第一预设值，或者，所述第二节点的电压与所述第三节点的电压的比值小于第二预设值。
在本公开的一种示例性实施例中，在读状态时，一个字线为使能状态且一个位线为使能状态时，所述第一开关元件和所述第二开关元件同时导通。
在本公开的一种示例性实施例中，在写状态时，所述第一电压源为第一电平，在读状态时，所述第一电压源为第二电平，所述第一电平大于所述第二电平。
在本公开的一种示例性实施例中，所述第一开关元件、所述第二开关元件、所述基准开关元件均为NMOS开关管。
在本公开的一种示例性实施例中，所述基准电阻的阻值小于所述反熔丝元件的阻断阻值，大于所述反熔丝元件的导通阻值。
在本公开的一种示例性实施例中，所述基准电阻的阻值小于等于所述反熔丝元件的阻断阻值的十分之一，大于等于所述反熔丝元件的导通阻值的十倍。
在本公开的一种示例性实施例中，所述基准电阻为可变电阻。
在本公开的一种示例性实施例中，所述第一电容与所述第二电容的容值相等。
本公开实施例中通过将n*n个反熔丝单元均连接在第一节点与第二节点之间，通过一个控制信号控制一个反熔丝单元的开合状态，并在第二节点连接并联的第一开关元件和第一电容，将第二节点连接到比较器的输入端，使用一个基准阵列实现对第二节点电压的比较，可以在较少的元件数量和较小的电路面积下实现对熔丝状态的检测，提高电路可靠性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中OTP单元的读写电路的示意图。
图2是本公开示例性实施例中的结构示意图。
图3是图2所示电路中反熔丝单元的信号连接示意图。
图4是本公开实施例中读写电路的控制信号时序图。
图5A～图5C是图4所示控制时序对应的电路状态示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图2是本公开示例性实施例中的结构示意图。
参考图2，读写电路100可以包括：
反熔丝阵列21，包括：
n*n个反熔丝单元21xy，每个所述反熔丝单元21xy包括耦接的反熔丝元件C_x_y(其中x对应的写信号线的序号，y为对应的读信号线的序号，x≤n，y≤n)和开关元件MN_x_y，反熔丝元件的第一端均通过第一节点N1耦接于镜像电流源MP1，镜像电流源MP1电连接于第一电压源VDD_W/R；开关元件的第一端分别与每个反熔丝元件的第二端耦接，第二端均耦接于第二节点N2，控制端分别耦接于不同字线信号WL_x和位线信号BL_y的与信号WL_x&BL_y；
第一开关元件MN1，耦接在第二节点N2和第二电压源VSS之间，控制端耦接于第一控制信号V_CTRL1；
第一电容C1，并联于第一开关元件MN1；
基准阵列22，包括：
基准电阻R1，基准电阻R1的第一端通过第一节点N1耦接于镜像电流源MP1；
基准开关元件MN3，基准开关元件MN3的第一端耦接于基准电阻R1的第二端，第二端耦接于第三节点N3，控制端耦接于n*n个与信号WL_x&BL_y的或信号WL_BL，即WL_BL＝WL_0&BL_0+WL_0&BL_1+…+WL_n-1&BL_n-2+WL_n-1&BL_n-1；
第二开关元件MN2，耦接于第三节点N3和第二电压源VSS之间，控制端耦接于第二控制信号V_CTRL2；
第二电容C2，并联于第二开关元件MN2；
比较电路23，第一输入端耦接于第二节点N2，第二输入端耦接于第三节点N3，用于根据第二节点N2和第三节点N3的电压比较结果判断反熔丝阵列中对应的某个反熔丝元件是否发生编程操作。
其中，反熔丝元件可以由MOS管构成，等效为电容，在被编程之前均为关断状态，被编程之后呈导通状态。
图3是图2所示电路中反熔丝单元的信号连接示意图。
参考图3，在本公开实施例中，每个反熔丝单元32只连接一条控制信号线，该控制信号线连接逻辑电路31的输出端，用于输出不同字线信号WL_x和位线信号BL_y的与信号WL_x&BL_y。逻辑电路31的输入端连接全部字线和位线，在字线和位线数量较多时，可以通过逻辑电路31将m+n个字线/位线信号转化为m*n个控制信号，相比于图1中复杂的电路连接(一个熔丝/反熔丝单元需要连接三条信号线)，本公开实施例的反熔丝单元的电路连接更简单，占用面积更少。
图4是本公开实施例中读写电路的控制信号时序图。
图5A～图5C是图4所示控制时序对应的电路状态示意图。
在图4实施例中，第一开关元件MN1、第二开关元件MN2、基准开关元件MN3以及各反熔丝单元中的开关元件均为NMOS开关管。此时，各开关元件高电平导通，低电平关断。在其他实施例中，各开关元件也可以为PMOS开关管，此时控制信号可以根据PMOS开关管的开关特性适应性调整，本公开不以此为限。
参考图4和图5A，在本公开实施例中，在写状态(即对反熔丝单元进行编程)时，第一电压源VDD_W/R为第一电平，在读状态(即对反熔丝单元的状态进行检测)时，第一电压源VDD_W/R为第二电平。在一些实施例中，第一电平为高电压(例如5～6V)，第二电平为低电压(例如1.0～1.2V)。
在写状态时，第一控制信号V_CTRL1为高电平，第一开关元件导通，第二控制信号V_CTRL2为低电平，第二开关元件关断。此时，如果任意字线信号为使能状态且任意位线信号为使能状态，某一个反熔丝单元的开关管导通，某一个反熔丝元件的两端分别连接第一电压源和第二电压源，实现熔断，状态发生不可逆改变。
参考图4和图5B、图5C，在读状态时，第一控制信号V_CTRL1和第二控制信号V_CTRL2为相位相同的脉冲信号，一个脉冲对应一个读信号(一个字线为使能状态且一个位线为使能状态)的输出，因此，在脉冲信号的一个周期内，第一开关元件和第二开关元件经历一次同时开启和同时关断。
在读取对应字线x、位线y(其中x和y可以为任意小于n的正整数)的反熔丝单元的状态时，字线x为使能状态，位线y为使能状态，基准元件MN3的控制信号为使能状态，基准开关元件MN3导通。因此，在读状态，只要反熔丝阵列中任一个反熔丝单元为使能状态，基准开关元件MN3就导通，同样的，如果反熔丝阵列中的反熔丝单元全都不使能，那么基准开关元件MN3则关断。
参考图5B，当第一开关元件MN1和第二开关元件MN2均导通(对应时序图中的T1、T3、T5阶段)时，第二节点的电压为零，第一电容C1通过第一开关元件MN1放电；第三节点N3的电压为零，第二电容C2通过第二开关元件MN2放电。因此，在此区间内，第一电容C1和第二电容C2上的电压均为零，为充电做准备。
参考图5C，当第一开关元件MN1和第二开关元件MN2均关断(对应时序图中的T2、T4阶段)时，第一电压源通过镜像电流源MP1、基准电阻R1和基准开关元件MN3对第二电容C2充电，第三节点N3的电压取决于第二电容C2的充电速度。
此时，如果被读取字线x和被读取位线y对应的反熔丝元件C_x_y为未被编程状态(阻断状态)，第一电压源通过镜像电流源MP1、反熔丝元件C_x_y的阻断电阻和开关元件MN_x_y对第一电容C1充电，第二节点N2的电压取决于第一电容C1的充电速度；如果被读取字线x和被读取位线y对应的反熔丝元件C_x_y为已被编程状态(导通状态)，则第一电压源通过镜像电流源MP1、反熔丝元件C_x_y的导通电阻和开关元件MN_x_y对第一电容C1充电，第二节点N2的电压取决于第一电容C1的充电速度。图4中的T2阶段的Vn2信号对应的是编程状态(使能状态)的反熔丝单元的充电状态(电阻小所以C1充电速度较快)，T4阶段的Vn2信号对应的是未编程状态(未使能状态)的反熔丝单元的充电状态(电阻大所以C1充电速度较慢)。
比较电路23通过比较第二节点N2和第三节点N3的电压来判断当前读取的反熔丝单元是否被编程。例如，在图4中的T2阶段，由于Vn2在一段时间内明显大于Vn3，因此可以判断当前读取的反熔丝单元为使能状态；在图4中的T4阶段，由于Vn2在一段时间内明显小于Vn3，因此可以判断当前读取的反熔丝单元为未使能状态。
在本公开实施例中，通过控制第一电容与第二电容的充电速度来保持一定时间内第一电容和第二电容具有电压差，从而实现电压比较。
控制第一电容和第二电容的充电速度的方法包括降低整体充电速度和通过电阻差值控制充电速度差值较为明显。在本公开实施例中，为了控制便于计算，可以设置第一电容和第二电容容值相等。
降低整体充电速度的方法例如为通过控制镜像电流源MP1的栅极电压来实现。在本公开实施例中，镜像电流源MP1的控制端连接控制信号V_MIR，控制信号V_MIR由电压源/电流源模块提供，通过设置V_MIR的电压值，可以设置镜像电流源MP1导通时的镜像电流大小。镜像电流源MP1导通时的电流大小可以根据第一电容C1和第二电容C2的容值(充电时间)来确定，例如，当第一电容与第二电容的容值相等，且第一电容与第二电容的容值为1～1000fF时，可以将镜像电流大小设置为1～100nA。
通过电阻差值控制充电速度差值的方法，例如可以为根据反熔丝元件在编程前和编程后的电阻，即阻断阻值和导通阻值，来设置基准电阻R1的阻值。
具体的，记反熔丝元件未击穿时的阻断阻值为R_NP，击穿后的导通阻值为R_P，电阻R1的阻值应该大于R_P且小于R_NP，即设置基准电阻的阻值大于反熔丝元件的导通阻值，小于反熔丝元件的阻断阻值。
由于通常情况下，R_P比R_NP小两个数量级或更小，因此在本公开的实施例中，设定R1比R_P大一个数量级，R_NP比R1大一个数量级，即基准电阻的阻值可以被设置为小于等于反熔丝元件的阻断阻值的十分之一，大于等于反熔丝元件的导通阻值的十倍。
此后，基准电阻R1的阻值可以进一步根据设计需要，由电容C1与C2的预设充电时间的比值确定，最终当第一电容C1和第二电容C2的容值为1～1000fF时，基准电阻R1的阻值可以设置为1KΩ～100KΩ。
在上述实施例中，基准电阻R1既可以为固定电阻，也可以为可调电阻。由于固定电阻的阻值通常存在误差，将基准电阻R1设置为可调电阻有助于提供更精确的电容充电时间控制。
以反熔丝元件C_0_0为例，记其未被编程时电阻为R001、被编程之后电阻为R002，假设R001＝100*R002＝10*R1，C1＝C2，在读C_0_0的状态时，即字线0为使能状态，位线0为使能状态时，需要分两种情况考虑。
如果C_0_0未被编程，第一电压源VDD_W/R通过镜像电流源MP1、反熔丝元件C_x_y的阻断电阻和开关元件MN_x_y对第一电容C1充电，通过镜像电流源MP1、基准电阻R1、基准开关元件MN3对第二电容C2充电。
设第一节点电压为Vn1，第一电容C1的容值为C1，充电时间为t1，第二电容C2的容值为C2，充电时间为t2，则有：
((Vn1-Vn2)/R001)*t1＝C1*Vn2…………………………(1)
((Vn1-Vn3)/R1)*t2＝C2*Vn3…………………………(2)
即：
Vn2＝(t1*Vn1)/(t1+R001*C1)…………………………(3)
Vn3＝(t2*Vn1)/(t2+R1*C2)…………………………(4)
在C1＝C2＝c，即t1＝t2＝t条件下，得出：
Vn3/Vn2＝(t+R001*c)/(t+R1*c)…………………………(5)
当R001＝100K，R1＝10K，c＝1000f，t＝1us时，Vn3/Vn2≈10。
即当第一电阻R1的阻值是反熔丝元件的阻断阻值的十分之一时，在一段时间内，第三节点N3的电压Vn3是第二节点N2的电压Vn2的10倍。
如果C_0_0已被编程，第一电压源VDD_W/R通过镜像电流源MP1、反熔丝元件C_x_y的导通电阻和开关元件MN_x_y对第一电容C1充电，通过镜像电流源MP1、基准电阻R1、基准开关元件MN3对第二电容C2充电。将上述公式(1)、(3)、(5)中的R001(阻断电阻)替换成R002(导通电阻)后，当R002＝1K，R1＝10K，c＝1000f，t＝1us时，Vn3/Vn2≈0.1。
即当第一电阻R1的阻值是反熔丝元件的导通阻值的十倍时，在一段时间内，第三节点N3的电压Vn3是第二节点N2的电压Vn2的十分之一。
通过上述设置方法，无论反熔丝元件是已被编程还是未被编程，第二节点的电压与第三节点的电压在一段时间内均具有较大差值，因此，比较器23无需高灵敏度即可实现对反熔丝单元状态的判定，可以极大降低元件成本。
综上所述，本公开实施例不但能够简化电路连接、减少元件数量，从而提高电路可靠性，还可以降低对元件的参数要求，进一步降低制造成本。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (10)

1.一种一次可编程存储器的读写电路，其特征在于，包括：
反熔丝阵列，包括：
n*n个反熔丝单元，每个所述反熔丝单元包括耦接的反熔丝元件和开关元件，所述反熔丝单元的第一端耦接于第一节点，第二端耦接于第二节点，每个反熔丝单元中的开关元件的控制端分别耦接于不同字线信号和位线信号的与信号，其中，所述第一节点耦接于镜像电流源，所述镜像电流源电连接于第一电压源；
并联在所述第二节点和第二电压源之间的第一电容和第一开关元件，所述第一开关元件的控制端耦接于第一控制信号；
基准阵列，包括：
串联在所述第一节点和第三节点之间的基准电阻和基准开关元件，所述基准开关元件的控制端耦接于n*n个所述与信号的或信号；
并联在所述第三节点和所述第二电压源之间的第二电容和第二开关元件，所述第二开关元件的控制端耦接于第二控制信号；
比较电路，第一输入端耦接于所述第二节点，第二输入端耦接于所述第三节点，用于根据所述第二节点和所述第三节点的电压比较结果判断反熔丝是否发生编程操作。
2.如权利要求1所述的读写电路，其特征在于，在写状态时，所述第一开关元件导通，所述第二开关元件关断；在读状态时，所述第一控制信号和所述第二控制信号为相位相同的脉冲信号。
3.如权利要求2所述的读写电路，其特征在于，在读状态时，在所述脉冲信号的半个周期内，所述第二节点的电压与所述第三节点的电压的比值大于第一预设值，或者，所述第二节点的电压与所述第三节点的电压的比值小于第二预设值。
4.如权利要求2或3所述的读写电路，其特征在于，在读状态时，一个字线为使能状态且一个位线为使能状态时，所述第一开关元件和所述第二开关元件同时导通。
5.如权利要求1所述的读写电路，其特征在于，在写状态时，所述第一电压源为第一电平，在读状态时，所述第一电压源为第二电平，所述第一电平大于所述第二电平。
6.如权利要求1所述的读写电路，其特征在于，所述第一开关元件、所述第二开关元件、所述基准开关元件均为NMOS开关管。
7.如权利要求1所述的读写电路，其特征在于，所述基准电阻的阻值小于所述反熔丝元件的阻断阻值，大于所述反熔丝元件的导通阻值。
8.如权利要求2所述的读写电路，其特征在于，所述基准电阻的阻值小于等于所述反熔丝元件的阻断阻值的十分之一，大于等于所述反熔丝元件的导通阻值的十倍。
9.如权利要求7或8所述的读写电路，其特征在于，所述基准电阻为可变电阻。
10.如权利要求1所述的读写电路，其特征在于，所述第一电容与所述第二电容的容值相等。
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