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Die vorliegende Erfindung betrifft
Schaltungen, die in Speicherzell-Bauelementen enthalten und darin
integriert sind, und insbesondere eine Schaltung zum Lesen von Speicherzellen
mittels eines Verfahren, das Vergleichszellen verwendet.
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Um dem ständig steigenden Bedarf des Markts
nach einer höheren
Verarbeitungskapazität nachzukommen,
sind die Hersteller von Computern und peripheren Geräten bemüht, einen
schnelleren Zugang zu den Daten zu ermöglichen, die in den Speichern
sowohl der flüchtigen
als auch nicht flüchtigen
Bauart gespeichert werden. Darüber
hinaus gibt es einen Bedarf an niedrigeren Versorgungsspannungen,
um den Energieverbrauch zu reduzieren, während die Entwicklung von Speicherzellen
der mehrstufigen Bauart eine bessere Diskrimierfähigkeit und ein genaueres Lesen
fordert.
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Es ist daher ein dringendes Problem,
einen Schaltungsaufbau zur Verfügung
zu stellen, der Zugriff auf gespeicherte Informationen in kürzerer Zeit ermöglichen
kann und dafür
weniger Energie benötigt,
während
er ein äußerst zuverlässiges Lesen
der gespeicherten Daten sicherstellt, um so den Anforderungen des
Markts nachzukommen.
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Das Problem beim Hochgeschwindigkeitslesen
oder -abtasten ist auf verschiedene Arten angegangen worden.
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Das Lesen durch Vergleichszellen
erfordert das Verwenden einer nicht flüchtigen Speicherzelle, die
mit der durch die Dekodierblöcke
ausgewählten Speicherzelle
identisch ist; un geachtet dessen, ob die ausgewählte Zelle beschrieben ist
oder nicht (d. h. eine hohe oder niedrige Schwelle aufweist), wird die
Vergleichszelle immer gelöscht
(niedrige Schwelle). Auf diese Weise vergleicht die Leseschaltung eine
Zelle mit niedriger Schwelle (wodurch ein nominaler Strom gezogen
wird, der für
die physikalischen Kenngrößen der
Zelle typisch ist) mit einer Zelle, deren Schwelle hoch oder niedrig
sein kann, je nachdem, wie sie programmiert wurde. Die ausgewählte Zelle
zieht im Wesentlichen denselben Strom wie die Vergleichszelle, wenn
die Schwelle niedrig ist, und keinen Strom, wenn die Schwelle hoch
ist.
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Eine Leseschaltung sollte die Datenausgangsstufen
entweder mit einem hohen oder einem niedrigen logischen Wert liefern,
je nachdem, ob die Schwelle der ausgewählten Zelle dieselbe wie die
der Vergleichszelle oder eine andere ist.
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Eine allgemeine Leseanordnung, die
auf der Verwendung einer Vergleichszelle beruht, ist in der 1 gezeigt. Ihre Wirkungsweise
ist der Vergleich einer allgemeinen ausgewählten Zelle (die eine hohe oder
eine niedrige Schwelle haben kann) mit einer konstant jungfräulichen
Zelle, die als solche immer den nominalen Strom, der sie charakterisiert,
zieht.
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Der Grund, das Lesen durch Vergleichen
einer ausgewählten
Zelle mit einer Vergleichszelle durchzuführen, ist es, dadurch eine
immer jungfräuliche
Zelle zur Verfügung
zu stellen, die in der Lage ist, die Verfahrensänderungen der Speicherzellen
die ganze Fertigung der integrierten Schaltung hindurch aufzunehmen.
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Das Lesen mittels des Vergleichszellenverfahrens
wird eigentlich nicht durch ein Vergleichen einer ausgewählten Zel- le mit einer Vergleichszelle
bewirkt, sondern vielmehr dadurch, dass die Bitleitung, die die
zu lesende Zelle enthält,
mit der Vergleichsbitleitung in Beziehung gesetzt wird. Daher führt das Dekodieren
dazu, dass zwei Zellen in derselben Reihe der Anordnung ausgewählt werden,
nämlich
die zu lesende Zelle und die Vergleichszelle. Obwohl der Vergleich
mit nur einer Vergleichszelle erfolgt, ist der Begriff Vergleichsbitleitung
passender.
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Die Vergleichsbitleitung löst die aus
Verfahrensänderungen
entstandenen Probleme. Der Ansatz über die Vergleichsbitleitung
verringert tatsächlich
die Änderungsrate
aus Verfahrenstoleranzen in den physikalischen und elektrischen
Parametern zwischen Zellen, die aufgrund der Tatsache, dass die Speicheranordnung über eine
ziemlich große
Fläche verteilt
ist, entstehen. Wenn einmal die Reihe (Wortleitung) ausgewählt ist,
werden die Vergleichsbitleitungszelle und die ausgewählte Speicherzelle
derselben Achse zugeordnet.
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Der Vorteil des Vergleichszellenleseverfahrens
gegenüber
dem Leseverfahren für
Differentialzellen (wobei Daten in zwei Speicherzellen in gerader und
negierter Form gespeichert werden) liegt in seinen reduzierten Siliziumflächeanforderungen.
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Wie oben erwähnt sind mit den Bitleitungen insbesondere
in hoher Speicherkapazität
(4 Mbit, 16 Mbit) Bauelemente, nämlich
die Drains von mehreren Tausend Speicherzellen, verbunden. Die Kapazitäten der
mit den Drains solcher Zellen verbundenen Knotenpunkte summieren
sich zu einer kapazitiven Gesamtlast von mehreren Pikofarad. Wieder
muss die hohe Bitleitungskapazität
die tastende Geschwindigkeit jedes Leseschemas begrenzen, das auf
der Verstärkung
eines an dem Drain der ausgewählten
Zelle (Spannungsmodusbetrieb) entwickelten Spannungssignals beruht.
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Daher scheint das Stromabtasten bevorzugt zu
sein. Die Datendiskrimierschaltungsaufbauten (Abtastverstärker) sollte
eine niedrige Eingangsimpedanz haben und auf Strom- nicht aber auf
Spannungssignale ansprechen. Der Vorteil dieses Verfahrens beruht
im Wesentlichen auf seiner niedrigen Eingangsimpedanz, die es dem
Zellenstrom ermöglicht,
in den Abtastverstärker
eingeführt
zu werden, ohne dass die Bitleitungsspannung eine wesentliche Änderung
erfährt.
Mit anderen Worten ermöglicht
es das Stromverfahren, die Bitleitungskapazität einem Knoten zuzuordnen,
der wenig oder keinen Einfluss auf die Abtastgeschwindigkeit der
gespeicherten Daten hat. Gewöhnlich
wird vor dem Leseschritt selbst auch ein "Vorladungs"-Schritt durchgeführt, um
zum Durchführen
des Lesens eine optimale Spannung an dem Bitleitungsknoten zu erreichen.
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Das Lesen einer Zelle, die dieselbe
Schwellenspannung wie die Vergleichszelle hat, umfasst ein bevorzugtes
Lesen und ein schwieriges Lesen. Wenn die ausgewählte Zelle eine hohe Schwellenspannung aufweist
(und daher kein Strom hindurchströmt), wird der Vergleich mit
der Vergleichszelle leicht durchgeführt. Wenn zwei Zellen eine
niedrige Schwelle haben, wird andererseits der Vergleich schwieriger;
der Strom, der durch die beiden Zellen fließt, ist derselbe und der Abtastschaltungsaufbau
soll diesen Zustand erfassen.
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Aus der Literatur sind viele Schaltungen
zum Lesen von Speicherzellen auf der Grundlage des Vergleichszehlenverfahrens
bekannt, und ihre mögliche
Verwendung ist an die Versorgungsspannung gekoppelt, deren Wert
bei den heutigen Anwendungen tendenziell, wie oben erwähnt, verringert
wird.
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Das technische, der vorliegenden
Erfindung zugrunde liegende Problem besteht darin, eine neuartige
Leseschaltung für
Halbleiterspeicherzellen zur Verfügung zu stellen, die auf dem
Vergleichszellenverfahren beruht und zusätzlich dazu, dass es die besten
Merkmale herkömmlicher
Schaltungen aufweist, eine verbesserte Genauigkeit beim Diskriminieren
von in einer Zelle enthaltenen Daten zeigt, während sie für die Verwendung bei mehrstufigen Zellspeicher-Bauelementen
besonders geeignet ist.
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Dieses technische Problem wird durch
eine Leseschaltung gelöst,
wie sie oben angegeben und in den Kennzeichnungsteilen der beigefügten Ansprüche zu dieser
Beschreibung festgelegt ist.
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Die Merkmale und Vorteile einer Leseschaltung
nach der Erfindung sind aus der nachfolgenden Beschreibung einer
Ausführungsform
ersichtlich, die beispielhaft und in nicht beschränkender
Weise mit Bezug auf die beigefügten
Zeichnungen angegeben wird.
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Die Zeichnungen zeigen:
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1 ein
Blockschaltbild einer herkömmlichen
Speicherzellen-Leseschaltung, die die Vergleichszellen-Verfahrenstechnik
anwendet;
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2 ein
Diagramm einer Speicherzellen-Leseschaltung nach der Erfindung;
und
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3 eine
Anwendung zum Lesen mehrstufiger Zellen, insbesondere vierstufiger
Zellen.
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In der 2 wird
eine Leseschaltung für nicht
flüchtige
Speicherzellen gezeigt, die darauf beruht, dass Kondensatoren durch
Stromspiegel geladen werden, und bei der der Strom der Vergleichszelle(n)
und der Speicherzelle auf die Kondensatoren gespiegelt wird.
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Das dieser Lesetechnik zugrunde liegende Prinzip
ist es, dafür
zu sorgen, das Kondensatoren geladen werden, nachdem sie während des
Schritts des Vorladens der Bitleitungen, die die Vergleichszellen
und die Speicherzellen in der Anordnung enthalten, entladen wurden.
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Wie der Fachmann weiss, weist der
Lesebetrieb zwei unterschiedliche Schritte auf: ein erster Schritt
ist der sogenannte Vorladungsschritt, wodurch die Vergleichsbitleitung
und die Speicheranordnungs-Bitleitung auf eine Spannung von 1 Volt
geladen werden, um die zu lesende Speicherzelle auf einen optimalen
Stromversorgungszustand zu bringen; der zweite Schritt ist der eigentliche
Leseschritt und kann nach dem verwendeten Verfahren entweder in
einem Spannungs- oder in einem Strommodus durchgeführt werden.
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Eine Schaltung nach der Erfindung
verwendet dieses Verfahren, insofern als der Strom der Speicherzelle
und der Vergleichszelle auf zwei Kondensatoren CR und CM gespiegelt
werden, die nach dem bekannten Gesetz des Kondensatorladens anfangen,
abhängig
von dem durch die beiden Zellen gelieferten Stromwert steigende
Spannungen an den Knoten outref und outsel zu erzeugen (siehe die 1).
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Während
des Vorladungsschritts (Signal CK "hoch") verhindert die Schaltung
den Abtastaufbau, dessen P-Kanaltransistor M1 und
N-Kanaltransistoren MPR und MPM tatsächlich als
Schalter dienen, um für
die Knoten outref und outsel zu demselben Zeitpunkt, zu dem die
Ströme
von den Bitleitungen während
des Vorladungsschritts gespiegelt werden, eine Masseverbindung zu
liefern.
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Am Ende des Vorladungsschritts fängt der Leseschritt
(Signal ck niedrig) an; die Abtastschaltung wird freigegeben und
die Transistoren MSR und MSM, die durch MI freigegeben werden, können die Ströme Iref und Icell von
den jeweiligen Vergleichs- und Speicherzweigen spiegeln. Das Laden
der beiden Kondensatoren beginnt und gemäß dem Stromwert, der von den
Spiegeln geliefert wird, steigen ihre Spannungswerte in unterschiedlichen
Arten und Weisen an. Daher wird, wenn von der Speicherseite ein größerer Strom
Icell als der Strom Iref von
der Vergleichsseite geliefert wird, die Spannung am Knoten outsel
schneller als die am Knoten outref steigen. Diese Entwicklung des
Signals ermöglicht
die Verwendung eines ziemlich einfachen Ausgangsaufbaus AMP out,
wie beispielsweise eines Differentialverstärkers oder dergleichen, der
eine größere Schaltungskompaktheit
mit entsprechend hoher Genauigkeit und Betriebsgeschwindigkeit kombiniert.
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Vom Schaltungsstandpunkt aus ist
die Größe der Kondensatoren
CR und CM äußerst wichtig; tatsächlich führt ein
zu niedriger Kondensatorwert zu einem übermäßig schnellen und daher inhärent ungenauen
Laden aufgrund der Empfindlichkeit gegenüber Änderungen des Integrationsverfahrens.
Umgekehrt führen
hohe Kondensatorwerte nicht nur zu einem zu niedrigen Lesebetrieb
sondern auch zu einer unannehmbar hohen Siliziumflächebelegung.
Demgemäß muss ein
Kompromiss zwischen der Geschwindigkeit und den Integrationsflächeanforderungen
einerseits und der Genauigkeit andererseits gefunden werden.
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Das Konzept des Ladens der Kondensatoren bei
unterschiedlichen Neigungen stellt ein einfaches und ziemlich sicheres Verfahren
dar, ist aber eine Technik, die, wenn einmal die Kondensatoren,
die geladen werden, die Asymptote erreichen, keine nützliche
Information für
die nächste
Differentialstufe AMP liefern kann. Tatsächlich würde ohne die N-Kanaltransistoren
MLR und MLM die Schaltung eine "Sättigung" der Knoten outref
und outsel an der Versorgungsspannung entwickeln, so dass es am
Ende des Einschwingvorgangs nicht länger möglich wäre, die Strome von den Vergleichszellen
und dem Speicher zu unterscheiden.
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Deshalb ist ein wichtiges Merkmal
der Erfindung das Bereitstellen der Transistoren MLR und MLM in
der in der 2 gezeigten
Schaltung. Von dem Zeitpunkt an, wo die abfallende Flanke des Signals
ck den Leseschritt initiiert, fängt
das Laden der Kondensatoren an, und die Spannung der Knoten outref
und outsel beginnt zu steigen; natürlich sind die Zeiten des Ansteigens
unterschiedlich und einer der beiden Knoten wird zuerst eine Spannung (Schwellenspannung)
erreichen, die den mit dem gegenüberliegenden
Zweig verbundenen Transistor ansteuert, um das langsamere Schaltungsgegenstück zu entladen.
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Beispielsweise angenommen, die Speicherzelle
erzeugt gerade einen größeren Strom
als die Vergleichszelle, dann wird der Kondensator CM mit einer
höheren
Geschwindigkeit als der Kondensator CR geladen, was zu einem schnelleren
Ansteigen der Spannung am Knoten outsel als am outref führt. Wenn
der Knoten outsel die Schwellenspannung des Transistors MLR erreicht,
hat letzterer die Tendenz, weiterzumachen und den Kondensator CR
zu entladen. Da CR wegen des geringeren, durch die Vergleichszelle
gespiegelten Stroms bereits mit einer niedrigeren Geschwindigkeit
geladen wird, wird das Verfahren durch CR, der über MR entladen wird, weiter
verlangsamt.
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In der Zwischenzeit wird allerdings
Cm weiter gemäß dem Kondensatorladungsgesetz
geladen und demgemäß steigt
auch die Spannung am Knoten outsel weiter an; allerdings bedeutet
dies ein verstärktes "Übersteuern"
des Transistors MLR, wobei der Transistor an einem bestimmten Punkt
beginnt, nicht nur das Entladen von CR zu stören, sondern ihn auch zurück auf den
Massepegel zu entladen.
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Daher befinden sich die beiden Knoten
im stationären
Zustand bei Logikwerten der Potentiale Vdd und gnd, wobei der große Vorteil
darin besteht, dass die nächste
in Kaskade geschaltete Differentialstufe in der Lage ist, die Daten
stabil auszugeben, ohne zu Aufbauten zum Speichern des durchgeführten Lesens
und der damit im Zusammenhang stehenden Lese- oder Ausblendsignale
zum Ansteuern derselben zu greifen.
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Es ist hervorzuheben, dass diese
Art des Abtastens eher auf dem Kondensatorladen als dem Kreuzstrukturbetrieb
der Transistoren MLR und MLM beruht. Das Abtasten selbst wird während des
Ladens durchgeführt.
Die Transistoren MLR und MLM dienen dazu, die Daten stabil zu halten,
und verhindern, dass der Kondensator, der mit einer niedrigeren Geschwindigkeit
entladen wird, die Ladungsasymptote erreicht.
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Praktische Anwendungen
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Die vorgeschlagene Schaltung kann
mit zweistufigen Zellen der Standard-Bauart sowie mit Zellen der
neuen mehrstufigen Bauart verwendet werden. Bei einer zweistufigen
Technik wird der Vergleichswert durch eine Speicherzelle dargestellt,
wodurch ein Zwischenstrom zwischen dem maximalen, von der Zelle
gelieferten Wert und Null fließt;
auf diese Weise wird, wenn ein Vergleich zwischen einer Zelle, die
keinen Strom liefert, und der Vergleichszelle gezogen wird, letztere
die Tendenz haben, den Vergleichskondensator CR mit einer höheren Geschwindigkeit
zu laden, während
der stationäre
Kondensator CM sich in einem entladenen Zustand befindet. Andererseits
wird, wenn die Speicherzelle jungfräulich ist, sie die Tendenz
haben, den Kondensator CM mit einer höheren Geschwindigkeit zu entladen, was
zu der gegenteiligen Situation bezüglich der vorher beschriebenen
führt.
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Für
Speicherzellen der mehrstufigen Bauart mit vier Stufen und einer
parallelen Technik [C. Calligaro, V. Daniele, E. Castaldi, A. Manstretta,
N. Telecco, C. Torelli, "Reading circuit for multilevel non-volatile
memory cell devices", Patentabteilung SGS-Thomson, Europe (FR DE
GB IT), Nr. 95830127.7 (1995)], werden drei Vergleichswerte für den Lesebetrieb
benötigt,
und der Zellenstrom muss nicht nur gespiegelt, sondern auch dreimal
dupliziert werden, so dass er mit den oben beschriebenen Vergleichswerten
durch drei Schaltungen der Bauart der 2 verglichen
werden kann.
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Natürlich sollten die Vergleichswerte
mit geeigneten Schwellenwerten programmiert werden, so dass die
zu ihnen geführten
Zellen Ströme
mit Zwischenwerten im Vergleich zu den Werten, die die allgemeine
Speicherzelle aufnehmen kann, liefern können.
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Ein praktisches Beispiel für eine Mehrfachstufe
aus vier Stufen ist folgende:
| 1.
Zellenstufe (jungfräulich) | 100 μA |
| 2.
Zellenstufe | 70 μA |
| 3.
Zellenstufe | 40 μA |
| 4.
Zellenstufe | 0 μA |
hingegen für
die Vergleichswerte:
| 1.
Vergleichswert | 85 μA |
| 2.
Vergleichswert | 55 μA |
| 3.
Vergleichswert | 25 μA |
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Auf diese Weise sind alle Ströme unterschiedlich,
und ungeachtet der ausgewählten
Zelle wird diese immer zwischen einem oberen und einem unteren Vergleichswert
liegen. Die Kondensatoren werden daher immer mit unterschiedlichen
Zeiten geladen, und dies bewirkt, dass die mit den Knoten outref
und outsel verbundenen Differentialstufen eindeutige Bedingungen
für die
zu lesende Zelle ausgeben.
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In der 3 ist
der Schaltungsaufbau der vorliegenden Erfindung für dieses
Beispiel eines vierstufigen Lesens gezeigt.
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Die vorliegende Abtastschaltung kann
auch für
mehrstufiges Lesen der seriellen und seriellen dichotomen Bauart
angewendet werden [C. Calligaro, V. Daniele, R. Gastaldi, A. Manstretta,
C. Torelli, "Serial dichotomic method for sensing multiple levels non-volatile
memory cells, and sensing circuit acting such method"; C. Calligaro,
V. Daniele, R. Gastaldi, N. Telecco, A. Manstretta, C. Torelli,
"Sensing cirucit for serial dichotomic sensing of multiple levels non-volatile
memory cells"; Patentabteilung SGS-Thomson, Europe (FR DE GB IT),
Nr. 95830110.3 (1995)], obwohl das gerade beschriebene parallele
Verfahren das natürlichste
ist.
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Zusammenfassend weist die vorgeschlagene
Schaltung die folgenden neuen Merkmale auf: die Verwendung von geladenen
Kondensatoren als Leseelemente; die Verwendung von Transistoren
mit ihren Gates, die durch Ausgangsknoten angesteuert werden, um
den Knoten zu entladen, der mit dem am langsamsten geladenen Kondensator
verbunden ist, und so den langsamen Kondensator zuerst zu verlangsamen
und dann völlig
zu entladen.
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Natürlich kann der Fachmann bei
der erfindungsgemäßen oben
beschriebenen Schaltung Änderungen
und einen Austausch vornehmen.