TWI402847B - 相變化記憶體之感測電路 - Google Patents

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Description

相變化記憶體之感測電路
本發明係有關於相變化記憶體，特別是有關於相變化記憶體之感測/讀取電路。
第1圖為一傳統的相變化記憶體之感測電路圖，於第1圖中，一電流IR 流過一相變化記憶元115，由於相變化記憶元115之電阻值隨其儲存狀態而不同，因此電流IR 於相變化記憶元115兩端所產生的壓降也不同，將該電壓送至一比較器130，並與一參考電壓VREF 進行比較，則可判斷出相變化記憶元115之儲存狀態，一般而言，該比較器130為一類比式的電路，透過設計可判辨出細微的差異，不過由於位元線上的電阻電容負載會延遲電流轉換成電壓的充電時間，因此讀取速度較慢。
第2圖為美國專利US5787042所揭露的相變化記憶體之感測電路圖，於第2圖中，其先將資料位元線充電至Vdd/2，再斷開等化器，讓兩資料位元線電壓從預充電電位開始往反方向移動，然後慢讀出資料的邏輯值，由於其感測放大器為一閂鎖器，因此兩輸入端分別耦接至互補的位元線，並接收互補信號，以提供足夠的感測邊限(sensing margin)，如此需耗費兩個記憶元來儲存一個資料位元，使得記憶元陣列面積為一記憶元儲存一資料位元此架構的兩倍大。
一種相變化記憶體之感測電路，該感測電路包括一儲存電容與一參考電容、一儲存記憶元件與一參考記憶元件、一儲存放電開關與一參考放電開關以及一判斷裝置，該儲存電容與該參考電容之第一端分別透過一第一開關耦接至一預充電壓，該儲存記憶元件與該參考記憶元件之第一端分別透過一第二開關耦接至該儲存電容與該參考電容之該第一端，該儲存放電開關與該參考放電開關分別耦接至該儲存記憶元件與該參考記憶元件之第二端，該判斷裝置耦接至該儲存記憶元件與該參考記憶元件之該第一端，並提供一輸出作為該儲存記憶元件記憶狀態之讀取結果。
一種相變化記憶體之感測方法，其包括對一儲存電容與一參考電容進行充電，透過一儲存記憶元件與一參考記憶元件將該儲存電容與該參考電容放電，以及以一判斷裝置偵測該儲存記憶元件與該參考記憶元件之一端電壓的轉態時間點，並以其轉態時間點之先後判斷該儲存記憶元件之儲存狀態。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
第3A與3B圖所示為依據本發明一實施例之相變化記憶體之感測電路，該感測電路300包括一儲存電容Cst_DAT與一參考電容Cst_REF、一儲存記憶元件PCR_DAT與一參考記憶元件PCR_REF、一儲存放電開關SW_DAT與一參考放電開關SW_REF以及一判斷裝置310，該儲存電容Cst_DAT與該參考電容Cst_REF之第一端分別透過一第一開關SW1耦接至一預充電壓Vpre，且其第二端耦接至接地端，該儲存記憶元件PCR_DAT與該參考記憶元件PCR_REF之第一端分別透過一第二開關SW2耦接至該儲存電容Cst_DAT與該參考電容Cst_REF之該第一端，更明確地說，該儲存記憶元件PCR_DAT與該參考記憶元件PCR_REF皆為相變化記憶元，該儲存放電開關SW_DAT與該參考放電開關SW_REF分別耦接至該儲存記憶元件PCR_DAT與該參考記憶元件PCR_REF之第二端，該儲存放電開關SW_DAT與該參考放電開關SW_REF可為金氧半電晶體、雙載子電晶體、二極體或諸如此類之開關，較佳而言，該儲存放電開關SW_DAT與該參考放電開關SW_REF為金氧半電晶體，該判斷裝置310耦接至該儲存記憶元件PCR_DAT與該參考記憶元件PCR_REF之該第一端，並分別接收該等第一端之電位Vdat與Vref，此外提供一輸出Vout作為該儲存記憶元件PCR_DAT記憶狀態之讀取結果，較佳而言，該判斷裝置310為一數位電路。
第3A與3B圖所示之感測電路300之操作可分為兩個階段，第一階段為預充電階段，如第3A圖所示，於預充電階段時，該等第一開關SW1為閉路，該等第二開關SW2為斷路，且該儲存放電開關SW_DAT與該參考放電開關SW_REF為斷路，此時，該儲存電容Cst_DAT與該參考電容Cst_REF連接於預充電電位Vpre與接地之間，該儲存電容Cst_DAT與該參考電容Cst_REF此刻處於充電狀態。第二階段為判讀階段，如第3B圖所示，於判讀階段時，該等第一開關SW1為斷路，該等第二開關SW2為閉路，且該儲存放電開關SW_DAT與該參考放電開關SW_REF為閉路，此時，該儲存電容Cst_DAT與該參考電容Cst_REF會分別透過該儲存記憶元件PCR_DAT與該參考記憶元件PCR_REF進行放電，由於相變化記憶元於不同記憶狀態下會有不同的電阻值，因此，該儲存電容Cst_DAT與該參考電容Cst_REF的放電速率會因其阻值(記憶狀態所決定)不同而有所差異，換句話說，該儲存電容Cst_DAT與該參考電容Cst_REF之第一端電位Vdat與Vref由高電位掉至低電位的轉態時間點會有所差異，利用判斷裝置310偵測該第一端電位Vdat與Vref之轉態時間點的先後，便可判別出該儲存記憶元件PCR_DAT的記憶狀態。
更明確地說，該判斷裝置310為一SR閂鎖器(SR latch)，如第3C圖所示，其真值表如下：
當Vdat與Vref之邏輯狀態為1時，Vout之輸出邏輯狀態為0，當Vdat與Vref之邏輯狀態分別為0與1時，Vout之輸出邏輯狀態為0，當Vdat與Vref之邏輯狀態分別為1與0時，Vout之輸出邏輯狀態為1，而當Vdat與Vref之邏輯狀態為0時，Vout之輸出邏輯狀態維持前次之輸出狀態。
第3D圖為在不同Vdat與Vref之輸入狀態下，第3C圖所示之SR閂鎖器的輸出狀態圖，不管儲存記憶元件PCR_DAT的儲存狀態為何，參考記憶元件PCR_REF的狀態與電阻值都是固定的，因此Vref的轉態時間點是固定的，當儲存記憶元件PCR_DAT為低電阻狀態時，其造成儲存電容Cst_DAT的放電電流較大，因此Vdat的轉態時間較早，當Vdat一進行轉態，SR閂鎖器根據Vdat與Vref之邏輯狀態分別為0與1，因此Vout之輸出邏輯狀態為0，因此可得知儲存記憶元件PCR_DAT為低電阻狀態；而當儲存記憶元件PCR_DAT為高電阻狀態時，其造成儲存電容Cst_DAT的放電電流較小，因此Vdat的轉態時間較晚，當Vref一進行轉態，SR閂鎖器根據Vdat與Vref之邏輯狀態分別為1與0，因此Vout之輸出邏輯狀態為1，因此可得知儲存記憶元件PCR_DAT為高電阻狀態。
第4圖所示為依據本發明一實施例之相變化記憶體之感測方法流程圖，該感測方法包括對一儲存電容與一參考電容進行充電(步驟410)，透過一儲存記憶元件與一參考記憶元件將該儲存電容與該參考電容放電(步驟420)，以及以一判斷裝置偵測該儲存記憶元件與該參考記憶元件之一端電壓的轉態時間點，並以其轉態時間點之先後判斷該儲存記憶元件之儲存狀態(步驟430)。
IR ．．．讀取電流
VREF ．．．參考電壓
115．．．相變化記憶元
130．．．比較器
300．．．感測電路
Cst_DAT．．．儲存電容
Cst_REF．．．參考電容
PCR_DAT．．．儲存記憶元件
PCR_REF．．．參考記憶元件
SW_DAT．．．儲存放電開關
SW_REF．．．參考放電開關
SW1．．．第一開關
SW2．．．第二開關
Vpre．．．預充電壓
Vdat．．．儲存記憶元件PCR_DAT之第一端電位
Vref．．．參考記憶元件PCR_REF之第一端電位
410．．．對一儲存電容與一參考電容進行充電
420．．．透過一儲存記憶元件與一參考記憶元件將該儲存電容與該參考電容放電
430．．．以一判斷裝置偵測該儲存記憶元件與該參考記憶元件之一端電壓的轉態時間點，並以其轉態時間點之先後判斷該儲存記憶元件之儲存狀態
第1圖所示為一傳統的相變化記憶體之感測電路圖。
第2圖所示為美國專利US5787042所揭露的相變化記憶體之感測電路圖。
第3A與3B圖所示為依據本發明一實施例之相變化記憶體之感測電路。
第3C圖所示為第3A與3B圖中判斷裝置之一實施例。
第3D圖為在不同Vdat與Vref之輸入狀態下，第3C圖所示之SR閂鎖器的輸出狀態圖。
第4圖所示為依據本發明一實施例之相變化記憶體之感測方法流程圖。
300．．．感測電路
Cst_DAT．．．儲存電容
Cst_REF．．．參考電容
PCR_DAT．．．儲存記憶元件
PCR_REF．．．參考記憶元件
SW_DAT．．．儲存放電開關
SW_REF．．．參考放電開關
SW1．．．第一開關
SW2．．．第二開關
Vpre．．．預充電壓
Vdat．．．儲存記憶元件PCR_DAT之第一端電位
Vref．．．參考記憶元件PCR_REF之第一端電位
Vout．．．輸出

Claims (8)

  1. 一種相變化記憶體之感測電路，包括：複數個第一及第二開關；一儲存電容與一參考電容，其第一端分別透過該等第一開關其中之一耦接至一預充電壓；一儲存記憶元件與一參考記憶元件，其第一端分別透過該等第二開關其中之一耦接至該儲存電容與該參考電容之該第一端；一儲存放電開關與一參考放電開關，分別耦接至該儲存記憶元件與該參考記憶元件之第二端；以及一判斷裝置，耦接至該儲存記憶元件與該參考記憶元件之該第一端，並提供一輸出作為該儲存記憶元件記憶狀態之讀取結果。
  2. 如申請專利範圍第1項所述之相變化記憶體之感測電路，其中該儲存記憶元件與該參考記憶元件為相變化元件。
  3. 如申請專利範圍第1項所述之相變化記憶體之感測電路，其中該判斷裝置為一數位電路。
  4. 如申請專利範圍第3項所述之相變化記憶體之感測電路，其中該數位電路為一SR閂鎖器(SR latch)。
  5. 如申請專利範圍第1項所述之相變化記憶體之感測電路，其中該儲存放電開關與該參考放電開關為金氧半電晶體。
  6. 如申請專利範圍第1項所述之相變化記憶體之感測 電路，其中，於讀取該儲存記憶元件之一第一階段中，該等第一開關為閉路，該等第二開關為斷路，且該儲存放電開關與該參考放電開關為斷路。
  7. 如申請專利範圍第1項所述之相變化記憶體之感測電路，其中，於讀取該儲存記憶元件之一第二階段中，該等第一開關為斷路，該等第二開關為閉路，且該儲存放電開關與該參考放電開關為閉路。
  8. 如申請專利範圍第1項所述之相變化記憶體之感測電路，其中該儲存電容與該參考電容之第二端接地。
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