JP4374539B2 - 強誘電体メモリ装置 - Google Patents
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- “0”データ又は“1”データである記憶データを記憶する強誘電体キャパシタ、及び当該強誘電体キャパシタに接続されたビット線を備えた強誘電体メモリ装置であって、
前記強誘電体キャパシタにかかる電圧を制御して、当該強誘電体キャパシタに蓄積された電荷を前記ビット線に放出させる制御部と、
データ線に接続されており、前記強誘電体キャパシタに蓄積された電荷が前記ビット線に放出されたときに、当該電荷を前記ビット線から前記データ線に転送する電荷転送部と、
前記データ線に転送された電荷を蓄積する第1のキャパシタ及び第2のキャパシタと、
前記第1のキャパシタ及び前記第2のキャパシタに蓄積された電荷に基づいて、前記記憶データを判定する判定部と、
を備え、
前記制御部は、前記記憶データが“0”データである場合も“1”データである場合も前記強誘電体キャパシタのヒステリシス特性が所定の点に移動するように、前記強誘電体キャパシタにかかる電圧を、第1の電圧から第2の電圧に変化させて、さらに前記第2の電圧から前記第1の電圧に変化させることにより、前記強誘電体キャパシタに蓄積された、前記記憶データに基づく第1の蓄積電荷を前記ビット線に放出させて、前記強誘電体キャパシタから前記記憶データを読み出し、
前記電荷転送部は、前記第1の蓄積電荷を、前記ビット線から前記データ線に転送して前記第1のキャパシタに蓄積させ、
前記制御部は、ヒステリシス特性が前記所定の点に移動した前記強誘電体キャパシタにかかる電圧を前記第1の電圧から前記第2の電圧に変化させて、前記強誘電体キャパシタに蓄積された第2の蓄積電荷を前記ビット線に放出させ、
前記電荷転送部は、前記第2の蓄積電荷を前記ビット線から前記データ線に転送して前記第2のキャパシタに蓄積させ、
前記判定部は、前記第1のキャパシタに蓄積された前記第1の蓄積電荷、及び前記第2のキャパシタに蓄積された前記第2の蓄積電荷に基づいて、前記記憶データを判定することを特徴とする強誘電体メモリ装置。 - 前記電荷転送部は、入力が前記ビット線に接続され、出力が前記データ線に接続された積分回路を有することを特徴とする請求項1に記載の強誘電体メモリ装置。
- 前記センスアンプの出力と前記ビット線とを接続するか否かを切り換えるスイッチをさらに備えたことを特徴とする請求項1又は2に記載の強誘電体メモリ装置。
- 前記第1のキャパシタが前記第1の蓄積電荷を蓄積したときに、前記データ線を接地する接地部をさらに備え、
前記制御部は、前記データ線が接地されたときに、前記強誘電体キャパシタにかかる電圧を制御して、前記第2の蓄積電荷を前記ビット線に放出させることを特徴とする請求項1から3のいずれか1項に記載の強誘電体メモリ装置。 - 前記接地部は、前記データ線を接地するとともに、前記ビット線を接地することを特徴とする請求項1から4のいずれか1項に記載の強誘電体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004279880A JP4374539B2 (ja) | 2004-09-27 | 2004-09-27 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004279880A JP4374539B2 (ja) | 2004-09-27 | 2004-09-27 | 強誘電体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
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JP2006092704A JP2006092704A (ja) | 2006-04-06 |
JP4374539B2 true JP4374539B2 (ja) | 2009-12-02 |
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ID=36233519
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Application Number | Title | Priority Date | Filing Date |
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JP2004279880A Expired - Fee Related JP4374539B2 (ja) | 2004-09-27 | 2004-09-27 | 強誘電体メモリ装置 |
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JP (1) | JP4374539B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4996177B2 (ja) * | 2006-08-30 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体記憶装置、およびデータ読み出し方法 |
US10074422B1 (en) * | 2017-06-13 | 2018-09-11 | Cypress Semiconductor Corporation | 2T1C ferro-electric random access memory cell |
US10395715B2 (en) * | 2017-08-25 | 2019-08-27 | Micron Technology, Inc. | Self-referencing memory device |
US10446232B2 (en) * | 2017-12-19 | 2019-10-15 | Micron Technology, Inc. | Charge separation for memory sensing |
US10403336B2 (en) * | 2017-12-28 | 2019-09-03 | Micron Technology, Inc. | Techniques for precharging a memory cell |
US10388353B1 (en) * | 2018-03-16 | 2019-08-20 | Micron Technology, Inc. | Canceling memory cell variations by isolating digit lines |
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JP2006092704A (ja) | 2006-04-06 |
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