JP2007109330A - 強誘電体メモリ装置 - Google Patents

Abstract

【課題】再書き込み動作の短い強誘電体メモリ装置を提供する。
【解決手段】複数のビット線と、複数のビット線に接続され、所定のデータを記憶する複数のメモリセルと、複数のビット線にそれぞれ対応して設けられた複数のラッチ回路と、複数のメモリセルに記憶された複数のデータを順次読み出し、対応するラッチ回路に順次保持させる読み出し手段と、複数のラッチ回路に保持された複数のデータを、一括して複数のメモリセルに再度記憶させる再書き込み手段と、を備えたことを特徴とする強誘電体メモリ装置。
【選択図】図１

Description

本発明は、強誘電体メモリ装置に関する。本発明は、特に、再書き込み時間が短い強誘電体メモリ装置に関する。

従来の強誘電体メモリとして、特開２００４−２８１０１９号公報（特許文献１）に開示されたものがある。上記従来の強誘電体メモリは、論理１を記憶するセルキャパシタの出力電荷量よりも論理０を記憶するセルキャパシタの出力電荷量の方が多くなる現象を利用し、この状態をセンシングし、直ちに再書き込みを行って、データ読み出しの高速化を図っている。また、従来の半導体集積回路として、特開平７-７８４６５号公報（特許文献２）に開示されたものがある。上記従来の半導体集積回路は、２本のビット線に対して時分割でセンス動作を行い、１つのセンスアンプでビット線の共有を可能としている。
特開２００４−２８１０１９号公報 特開平７−７８４６５号公報

しかしながら、特に上記従来の強誘電体メモリにおいて、上記従来の半導体集積回路と同様に、所定のワード線に接続された多数のメモリセルに記憶されたデータを時分割で読み出すときには、メモリセルからデータを読み出す度に当該メモリセルに当該データを再度記憶させなければならいため、再書き込み時間が極めて長くなってしまうという問題が生じていた。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するため、本発明の一形態によれば、複数のビット線と、複数のビット線に接続され、所定のデータを記憶する複数のメモリセルと、複数のビット線にそれぞれ対応して設けられた複数のラッチ回路と、複数のメモリセルに記憶された複数のデータを順次読み出し、対応するラッチ回路に順次保持させる読み出し手段と、複数のラッチ回路に保持された複数のデータを、一括して複数のメモリセルに再度記憶させる再書き込み手段と、を備えたことを特徴とする強誘電体メモリ装置を提供する。

上記形態によれば、複数のメモリセルに記憶されたデータを時分割で読み出した後、当該複数のメモリセルに当該データを一括して再度記憶させるので、強誘電体メモリ装置における再書き込み時間を短縮させることができる。

上記強誘電体メモリ装置において、読み出し手段は、複数のビット線と複数のラッチ回路との間に設けられ、複数のビット線に順次読み出されたデータを順次増幅し、対応するラッチ回路に順次保持させるセンスアンプと、複数のビット線とセンスアンプとの間に設けられ、当該複数のビット線のいずれかを当該センスアンプに接続する複数の第１スイッチと、センスアンプと複数のラッチ回路との間に設けられ、当該センスアンプを当該複数のラッチ回路のいずれかに接続する複数の第２スイッチと、を有し、再書き込み手段は、複数のビット線と複数のラッチ回路との間に設けられた複数の第３スイッチを有し、当該複数の第３スイッチをオンして、複数のラッチ回路に保持された複数のデータを、一括して複数のメモリセルに再度記憶させることが好ましい。

上記形態によれば、読み出し手段及び再書き込み手段を簡易な構成とすることができ、また、複数のビット線でセンスアンプを共有させることができるので、高速に読み出し動作を行う事ができる。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の強誘電体メモリ装置の一実施形態を示す図である。強誘電体メモリ装置は、メモリセルアレイ１１０と、ワード線制御回路１２０と、プレート線制御回路１３０と、センスアンプ１４０と、ラッチ回路１５０と、ｎ型ＭＯＳトランジスタ１４２−１〜ｎ、１４４−１〜ｎ及び１５２−１〜ｎとを備える。また、強誘電体メモリ装置は、ｍ本（ｍは正の整数）のワード線ＷＬ１〜ｍ及びプレート線ＰＬ１〜ｍと、ｎ本（ｎは正の整数）のビット線ＢＬ１〜ｎとを備える。

メモリセルアレイ１１０は、アレイ状に配置されたｍ×ｎ個のメモリセル１１２を有する。メモリセル１１２は、強誘電体キャパシタ１１６と、ｎ型ＭＯＳトランジスタ１１４とを有する。

ｎ型ＭＯＳトランジスタ１１４は、ゲートがワード線ＷＬ１〜ｍのいずれかに接続され、ソースがビット線ＢＬ１〜ｎのいずれかに接続され、ドレインが強誘電体キャパシタ１１６の一方端に接続されている。すなわち、ｎ型ＭＯＳトランジスタ１１４は、ワード線ＷＬ１〜ｍの電圧に基づいて、強誘電体キャパシタ１１６の一方端を、ビット線ＢＬ１〜ｎに接続するか否かを切り換える。

強誘電体キャパシタ１１６は、他方端がプレート線ＰＬ１〜ｍのいずれかに接続されている。そして、その一方端と他方端との電圧差に基づいて、所定のデータが強誘電体キャパシタ１１６に記憶され、また、強誘電体キャパシタ１１６に記憶されたデータがビット線ＢＬ１〜ｎに読み出される。本実施形態において、強誘電体キャパシタ１１６は、一方端の電圧に対して、他方端の電圧が、その抗電圧より高くなった場合に“１”を記憶し、他方端の電圧に対して、一方端の電圧が、その抗電圧より高くなった場合に“０”を記憶する。

ワード線制御回路１２０は、ワード線ＷＬ１〜ｍに接続されており、ワード線ＷＬ１〜ｍの電圧を制御する。具体的には、ワード線制御回路１２０は、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１〜ｍのうちの所定のワード線ＷＬの電圧を、他のワード線ＷＬの電圧より高くして、当該所定のワード線ＷＬに接続されたｎ個のメモリセル１１２を選択する。

プレート線制御回路１３０は、プレート線ＰＬ１〜ｍに接続されており、プレート線ＰＬ１〜ｍの電圧を制御する。具体的には、プレート線制御回路１３０は、アドレス信号に基づいて、プレート線ＰＬ１〜ｍのうちの所定のプレート線ＰＬの電圧を、他のプレート線ＰＬの電圧より高くして、当該所定のプレート線ＰＬを選択する。そして、プレート線制御回路１３０は、当該所定のプレート線ＰＬを選択する。

センスアンプ１４０は、各メモリセル１１２からビット線ＢＬ１〜ｎに読み出されたデータを増幅する。具体的には、センスアンプ１４０は、ビット線ＢＬ１〜ｎとラッチ回路１５０−１〜ｎとの間に設けられており、ビット線ＢＬ１〜ｎに読み出されたデータを増幅して、ラッチ回路１５０−１〜ｎに供給する。センスアンプ１４０は、ビット線ＢＬ１〜ｎ及びラッチ回路１５０−１〜ｎに対して共通に設けられている。

また、センスアンプ１４０には、信号ＳＡ及びＳＡＥＱが供給されている。信号ＳＡは、センスアンプ１４０の動作を制御する信号であり、信号ＳＡＥＱは、センスアンプ１４０をリセットする信号である。なお、本実施形態ではセンスアンプ１４０は１つしか設けられていないが、強誘電体メモリ装置は、ビット線ＢＬ１〜ｎ及びセンスアンプ１４０を含む単位を、複数単位備えてもよい。

ｎ型ＭＯＳトランジスタ１４２−１〜ｎは、第１スイッチの一例であって、ビット線ＢＬ１〜ｎとセンスアンプ１４０との間にそれぞれ設けられており、ビット線ＢＬ１〜ｎとセンスアンプとを接続するか否かを切り換える。具体的には、ｎ型ＭＯＳトランジスタ１４２−１〜ｎは、ソース及びドレインの一方がそれぞれビット線ＢＬ１〜ｎに、他方がセンスアンプ１４０に接続され、ゲートに信号ＳＲ１〜ｎが供給されている。そして、ｎ型ＭＯＳトランジスタ１４２−１〜ｎは、信号ＳＲ１〜ｎの電圧に基づいて、ビット線ＢＬ１〜ｎのいずれかをセンスアンプ１４０に接続する。

ｎ型ＭＯＳトランジスタ１４４−１〜ｎは、第２スイッチの一例であって、センスアンプ１４０とラッチ回路１５０−１〜ｎとの間にそれぞれ設けられており、センスアンプ１４０とラッチ回路１５０−１〜ｎとを接続するか否かを切り換える。具体的には、ｎ型ＭＯＳトランジスタ１４４−１〜ｎは、ソース及びドレインの一方がセンスアンプ１４０に、他方がそれぞれラッチ回路１５０−１〜ｎに接続され、ゲートに信号ＳＬ１〜ｎが供給されている。そして、ｎ型ＭＯＳトランジスタ１４４−１〜ｎは、信号ＳＬ１〜ｎの電圧に基づいて、センスアンプ１４０をラッチ回路１５０−１〜ｎのいずれかに接続する。

ラッチ回路１５０−１〜ｎは、ビット線ＢＬ１〜ｎのそれぞれに対応して設けられており、対応するビット線ＢＬ１〜ｎに読み出されたデータを保持する。ラッチ回路１５０−１〜ｎは、保持されたデータを、例えば、表示装置等の強誘電体メモリ装置の外部に出力する。

ｎ型ＭＯＳトランジスタ１５２−１〜ｎは、第３スイッチの一例であって、ビット線ＢＬ１〜ｎとラッチ回路１５０−１〜ｎとの間にそれぞれ設けられており、ビット線ＢＬ１〜ｎとラッチ回路１５０−１〜ｎとを接続するか否かを切り換える。具体的には、ｎ型ＭＯＳトランジスタ１５２−１〜ｎは、ソース及びドレインの一方がビット線ＢＬ１〜ｎに、他方がラッチ回路１５０−１〜ｎに接続され、ゲートに信号ＲＷが供給されている。そして、ｎ型ＭＯＳトランジスタ１５２−１〜ｎは、信号ＲＷの電圧に基づいて、ビット線ＢＬ１〜ｎをそれぞれラッチ回路１５０−１〜ｎに接続する。

図２は、本実施形態の強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。図１及び図２を参照して、本実施形態の強誘電体メモリ装置において、ワード線ＷＬ１及びプレート線ＰＬ１に接続されたｎ個のメモリセル１１２からデータを読み出し、当該データをセンスアンプ１４０によって増幅してラッチ回路１５０−１〜ｎに保持させ、さらにラッチ回路１５０−１〜ｎに保持されたデータを当該ｎ個のメモリセル１１２に再度記憶させる動作について説明する。なお、説明の便宜上、ワード線ＷＬ１及びプレート線ＰＬ１に接続されたｎ個のメモリセルを、ビット線ＢＬ１〜ｎと対応づけてメモリセル１１２−１〜ｎという。

また、以下の例において各信号は、Ｌ論理又はＨ論理を示すディジタル信号である。以下の例において、各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号電圧は、強誘電体メモリ装置の駆動電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。

まず、ワード線制御回路１２０が、強誘電体メモリ装置の外部から供給されたアドレス信号に基づいて、ワード線ＷＬ１の電圧をＶＰＰに上昇させて、ワード線ＷＬ１を選択する。これにより、ワード線ＷＬ１に接続されたｎ個のメモリセル１１２−１〜ｎのｎ型ＭＯＳトランジスタ１１４がオンし、ｎ個の強誘電体キャパシタ１１６の一方端が、０Ｖにプリチャージされたビット線ＢＬ１〜ｎにそれぞれ接続される。

次に、プレート線制御回路１３０が、プレート線ＰＬ１の電圧をＶＣＣに上昇させる。これにより、プレート線ＰＬ１に接続されたｎ個の強誘電体キャパシタ１１６には、ビット線ＢＬ１〜ｎの電圧を基準として＋ＶＣＣの電圧がかかる。そして、強誘電体キャパシタ１１６に記憶されたデータに応じた量の電荷が、対応するビット線ＢＬ１〜ｎに放出され、ビット線ＢＬ１〜ｎの電圧が、当該データに応じて上昇する。

次に、信号ＳＡＥＱをＨ論理としてセンスアンプ１４０をリセットした後、信号ＳＲ１をＨ論理として、ｎ型ＭＯＳトランジスタ１４２−１をオンさせて、ビット線ＢＬ１をセンスアンプ１４０に接続させる。そして、信号ＳＡをＨ論理として、センスアンプ１４０を動作させると、ビット線ＢＬ１に読み出されたデータが増幅される。

次に、信号ＳＬ１をＨ論理として、ｎ型ＭＯＳトランジスタ１４４−１をオンさせて、センスアンプ１４０によって増幅されたデータを、ラッチ回路１５０−１に供給する。これにより、メモリセル１１２−１から読み出されたデータが、ラッチ回路１５０−１に保持される。そして、信号ＳＡ及びＳＬ１をＬ論理とし、信号ＳＡＥＱをＨ論理として、センスアンプ１４０をリセットする。

次に、上記と同様の動作を、ｎ型ＭＯＳトランジスタ１４２−２〜ｎ及び１４４−２〜ｎに対して順次行い、メモリセル１１２−２〜ｎからビット線ＢＬ２〜ｎに読み出されたデータをセンスアンプ１４０によって順次増幅して、ラッチ回路１５０−２〜ｎに順次保持させる。

そして、メモリセル１１２−１〜ｎに記憶されたデータが、全て読み出され、ラッチ回路１５０−１〜ｎに保持された後、プレート線ＰＬ１の電圧を０Ｖとし、さらに、信号ＲＷをＨ論理とする。これにより、ｎ型ＭＯＳトランジスタ１５２−１〜ｎがオンし、ラッチ回路１５０−１〜ｎに保持されたデータに応じて、対応するビット線ＢＬ１〜ｎの電圧が０Ｖ又はＶＣＣとなる。従って、ラッチ回路１５０−１〜ｎに保持されたデータに応じて、対応するｎ型ＭＯＳトランジスタ１１４に、ビット線ＢＬ１〜ｎの電圧を基準として０Ｖ又は−ＶＣＣの電圧がかかるので、ラッチ回路１５０−１〜ｎに保持されたデータが、一括して、それぞれメモリセル１１２−１〜ｎに再度記憶される。

以上の動作により、メモリセル１１２−１〜ｎに記憶されたデータが順次増幅されて、ラッチ回路１５０−１〜ｎに順次保持され、さらに、ラッチ回路１５０−１〜ｎに保持されたデータが、メモリセル１１２−１〜ｎに再度記憶される。

本実施形態によれば、複数のメモリセル１１２に記憶されたデータを時分割で読み出した後、当該複数のメモリセル１１２に当該データを一括して再度記憶させるので、強誘電体メモリ装置における再書き込み時間を短縮させることができる。特に、強誘電体メモリ装置においては、プレート線ＰＬに付加される容量が大きく、プレート線ＰＬの電圧を上昇させるためには一定の時間を要するが、本実施形態の強誘電体メモリ装置では、メモリセル１１２−１〜ｎに記憶されたデータをラッチ回路１５０−１〜ｎに保持させるために、プレート線ＰＬ１の電圧を変動させる必要がないので、再書き込み時間を大幅に短縮させることができる。

また、本実施形態の強誘電体メモリ装置は、例えば表示装置駆動ＩＣ等といった、メモリ装置に記憶されたデータを、駆動対象となる装置に順次供給するような半導体装置に用いられると好適である。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の強誘電体メモリ装置の一実施形態を示す図である。 本実施形態の強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。

符号の説明

１１０・・・メモリセルアレイ、１１２・・・メモリセル、１１４・・・ｎ型ＭＯＳトランジスタ、１１６・・・強誘電体キャパシタ、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、１４０・・・センスアンプ、１４２、１４４・・・ｎ型ＭＯＳトランジスタ、１５０・・・ラッチ回路、１５２・・・ｎ型ＭＯＳトランジスタ、ＢＬ・・・ビット線、ＰＬ・・・プレート線、ＷＬ・・・ワード線

Claims (2)

1. 複数のビット線と、
   前記複数のビット線に接続され、所定のデータを記憶する複数のメモリセルと、
   前記複数のビット線にそれぞれ対応して設けられた複数のラッチ回路と、
   前記複数のメモリセルに記憶された複数のデータを順次読み出し、対応するラッチ回路に順次保持させる読み出し手段と、
   前記複数のラッチ回路に保持された前記複数のデータを、一括して前記複数のメモリセルに再度記憶させる再書き込み手段と、
   を備えたことを特徴とする強誘電体メモリ装置。
2. 前記読み出し手段は、
   前記複数のビット線と前記複数のラッチ回路との間に設けられ、前記複数のビット線に順次読み出されたデータを順次増幅し、対応するラッチ回路に順次保持させるセンスアンプと、
   前記複数のビット線と前記センスアンプとの間に設けられ、当該複数のビット線のいずれかを当該センスアンプに接続する複数の第１スイッチと、
   前記センスアンプと前記複数のラッチ回路との間に設けられ、当該センスアンプを当該複数のラッチ回路のいずれかに接続する複数の第２スイッチと、
   を有し、
   前記再書き込み手段は、前記複数のビット線と前記複数のラッチ回路との間に設けられた複数の第３スイッチを有し、当該複数の第３スイッチをオンして、前記複数のラッチ回路に保持された前記複数のデータを、一括して前記複数のメモリセルに再度記憶させることを特徴とする請求項１記載の強誘電体メモリ装置。

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