DE3038641A1 - Halbleiter-speicherschaltung - Google Patents
Halbleiter-speicherschaltungInfo
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Description
Die Erfindung betrifft eine Halbleiter-Speicherschaltung für die statische Datenspeicherung.
In den letzten Jahren sind verschiedene Verbesserungen an Halbleiter-Speichervorrichtungen angestrebt worden, mit
dem Ziel, einen Hochgeschwindigkeitsbetrieb, hohe Integrationsdichte* und niedrigen Strombedarf zu realisieren. Halbleiter-Speichervorrichtungen
lassen sich grob in statische und dynamische Speicher einteilen. Beim dynamischen Speicher
fließt ein Streustrom durch die die Speicherzellen bildenden Halbleiterelemente. Da die in den Speicherzellen gespeicherten
Daten verlorengehen können, ist es erforderlich, die gespeicherten Daten nach einer vorbestimmten Zeitspanne periodisch
aufzufrischen. Im Gegensatz dazu gewährleistet der
statische Speicher die sichere Datenspeicherung, solange eine Stromquellenspannung am Speicher anliegt. Die statische Speicherzelle
muß jedoch mit einer bistabilen Schaltung versehen werden, um diese stabile Speicherwirkung zu erhalten. Aus
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diesem Grund wird eine größere Zahl von Halbleiterelementen für die Anordnung einer Speicherzelle benötigt, was zu
Schwierigkeiten bezüglich der Herstellung einer hochintegrierten Ausführungsform einer Halbleiter-Speichervorrichtung
führt.
Die Figo 1 und 2 veranschaulichen die Anordnung von bei
den bisherigen statischen Speicherzellenvorrichtungen verwendeten Widerstands-NMOS-Speicherzellen. Bei diesen sind
MOS-Transistoren 2 und 4 zur Bildung eines Flip-Flops geschaltet, dessen bistabile Ausgangsklemmen über zugeordnete
Transistoren 6 bzw. 8 mit Datenleitungen DL bzw. DL verbunden
sind. Die Speicherzelle gemäß Fig. 2 is't mit hochbelastbaren bzw. Hochlast-Widerständen 14 und 16 aus z.B. polykristallinem
Silizium versehen, die anstelle der MOS-Lasttransistoren 10, 12 bei der Speicherzelle nach Fig. 1 vorgesehen
sind. Die Speicherzelle gemäß Fig. 2 ist derjenigen nach Fig. 1 insofern überlegen, als der Hochlast-Widerstand
einen Streustromfluß zwischen Stromquellenklemme Vn und
Masse weitgehend verringert und zudem nur vier MOS-Transistoren nötig sind. Dennoch ist auch die Speicherzelle gemäß
Fig. 2 mit dem Nachteil behaftet, daß mindestens vier MOS-Transistoren
verwendet und außerdem fünf Verbindungsleitungen vorgesehen werden müssen, nämlich zwei Stromversorgungsleitungen,
zwei Datenleitungen und eine Wortleitungj aufgrund dieser Ausbildung ergeben sich erhebliche Schwierigkeiten
bei der Herstellung einer solchen Halbleiter-Speichervorrichtung mit hoher Integrationsdichte.
Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleiter-Speicherschaltung, die eine Verkleinerung
der Zahl der für die Herstellung einer Halbleiter-Speichervorrichtung benötigten MOS-Transistoren und Leitungen
zuläßt.
Diese Aufgabe wird durch die in den beigefügten Patentansprüchen
gekennzeichneten Merkmale gelöst.
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Die erfindungsgemäße Halbleiter-Speicherschaltung kennzeichnet
sich durch mindestens eine Wortleitung, mindestens eine Datenleitung, mindestens eine Steuerspannungsleitung
und mindestens eine Speicherzelle mit einem ersten MOS-Transistor, dessen Source-Elektrode mit der Steuerspannungsleitung
verbunden ist, einem zweiten MOS-Transistor, dessen Drain- und Gate-Elektroden mit denen des ersten MOS-Transistors
verbunden sind und dessen Source-Elektrode an die Steuerspannungsleitung angeschlossen ist, einem ersten und einem zuzeiten
Lastwiderstandselement, die mit den Drain-Elektroden von erstem und zweitem MOS-Transistor verbunden sind, sowie einem
dritten MOS-Transistor, dessen Gate-Elektrode mit der Wortleitung verbunden ist und dessen Stromstrecke zwischen die
Drain-Elektrode des ersten MOS-Transistors und die Datenleitung eingeschaltet ist.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten
Zeichnung näher erläutert. Es zeigen:
Fig. 1 und 2 Schaltbilder bisheriger Flip-Flopschaltungen, die jeweils eine Halbleiter-Speicherzelle
bilden,
Fig. 3 ein Schaltbild einer Halbleiter-Speicherschaltung mit. Merkmalen nach der Erfindung,
Fig. 4A bis graphische Darstellungen vor Spannungs-
4E
wellenformen zur Verdeutlichung des Lesebetriebs bei der Halbleiter-Speicherschaltung
nach Fig. 3,
Fig. 5A bis graphische Darstellungen von Spannungswellenformen zur Verdeutlichung des Einschreibbetriebs
bei der Halbleiter-Speicher (zellen)schaltung nach Fig. 3,
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Fig. 6 ein Schaltbild einer Abwandlung der Speicherschaltung nach Fig. 3 und
Fig. 7 ein Schaltbild einer Halbleiter-Speicherzellenschaltung,
die durch Verbindung mehrerer Speicherzellen nach Fig» 3 in Matrixform gebildet wurde«
Die Fig. 1 und 2 sind eingangs bereits erläutert worden.
Fig. 3 veranschaulicht die Anordnung einer Halbleiter-Spevicherschsltung
gemäß der Erfindung, Diese Speicherschaltung weist n-Kanal-MOS-Transistoren 32 und 3.4 auf, deren
Soürce-Elektroden mit einer Einschreib-Steuerleitung WCL
verbunden sind. Der MOS-Transistor 32 ist mit seiner Drain-Elektrode
unmittelbar an die Gate-Elektrode des MOS-Transistors 34 und außerdem über einen Widerstand 36 an die Stromversorgungsklemme
Vp. angeschlossen. Die Gate-Elektrode des MOS-Transistors
34 ist mit einer Datenleitung DL über die Stromstrecke (current path) eines MOS-Schalttransistors 38 verbunden,
dessen Gate-Elektrode an eine Wortleitung WL angeschlossen i6t. Die Drain-Elektrode des MOS-Transistors 34 ist mit
der Gate-Elektrode des Transistors 32 und außerdem.über einen
Lastwidersta'nd 40 mit der Stromversorgungsklemme Vp. verbunden.
Die Widerstände 36 und 40 werden jeweils z.B. durch eine polykristalline Siliziumschicht gebildet.
Im folgenden ist die Arbeitsweise der Halbleiter-Speicherschaltung
nach Fig. 3 anhand der Fig. 4A bis 4E beschrieben. Es sei angenommen, daß eine den MOS-Transistoren 32, 34 und
38 aufgeprägte Schwellenwertspannung mit VT„ ausgedrückt ist
und die Wortleitung WL, wenn sie an Spannung liegt, durch eine Bootstrap-Wirkung einer externen Schaltung auf einen
hohen Spannungspegel (VD + V,) eingestellt ist. In diesem
Fall sei V1 > VTU vorausgesetzt.
JL I Π
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Im folgenden ist der Lesebetrieb bei der erfindungsgemäßen
Halbleiter-Speicherschaltung für den Fall erläutert, daß Daten mit dem logischen Pegel "1" in der Speicherschaltung gespeichert
sind, nämlich, daß der MOS-Transistor 32 sperrt und der MOS-Transistor 34 durchgeschaltet ist. In der Lesebetriebsart
wird die Lesesteuerleitung UCL gemäß Fig, 4A auf einen niedrigen Potentialpegel gesetzt, während die
Datenleitung DL gemäß Fig. 4B auf einen hohen Potentialpegel vorgespannt (precharged) ist0 Wenn unter diesen Bedingungen
der Wortleitung VJL eine Hochpegelspannung (Fig„ 4C) aufgeprägt
u/ird, schaltet der MOS-Transistor 38 durch. Da hierbei
Daten des logischen Pegels "1" in der Speicherzelle gespeichert sind, ist die Drain-Spannung des Transistors 32 dem
hohen Spannungspegel Vr* gleich» Infolgedessen wird die Datenleitung
DL auf dem hohen Spannungspegel Vp. gehalten» Mit
anderen Worten; die Datenleitung DL wird auch nach der Aufprägung einer hohen Spannung auf die Wortleitung WL auf dem
hohen Spannungspegel V^ (Fig„ 4B) gehalten» Infolgedessen
wird eine Dateneinheit mit dem logischen Pegel "1" aus der Speicherzelle ausgelesen«
Wenn andererseits Daten mit dem logischen Pegel "0" in der Speicherzelle gemäß Fig. 3 gespeichert sind und eine
hohe Spannung (Fig. 4C) zum Durchschalten des MOS-Transistors 38 an die Wortleitung WL angelegt wird, fließen die auf der
Datenleitung DL vorhandenen elektrischen Ladungen über die MOS-Transistoren 38 und 32 zur Einschreibsteuerleitung WCLo
Hierdurch wird die Datenleitung DL auf einen niedrigen Potentialpegel (Fig. 4D) gebracht, und die Daten(einheiten) mit
dem logischen Pegel "0" werden aus der Speicherzelle ausgelesen. Wenn die der Datenleitung DL aufgedrückten elektrischen
Ladungen über die M05-Transistoren 38 und 32 zur Einschreibsteuerleitung
WCL fließen, steigt die Drain-Spannung des Transistors 32 (Fig. 4E) auf einen maximalen Potentialpegel
VM an, um anschließend wieder auf das vorgeschriebene
Potential zurückzukehren. Diese maximale Spannung V„ v/ird
der Gate-Elektrode des MOS-Transistors 34 aufgeprägt, so daß dieser durchzuschalten bestrebt ist. Zur Vermeidung eines
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Abfalls der Drain-Spannung des Transistors 34 wird bevorzugt ein Anstieg der maximalen Spannung V.. über die Schwellenwertspannung
des Transistors 34 hinaus verhindert, so daß diese maximale oder Höchstspannung V.. den Transistor 34 nicht
zum Durchschalten bringt. Dieses Erfordernis läßt sich einfach durch entsprechende Wahl des Verhältnisses zwischen den
Konduktanzen bzw. Leitwerten des MOS-Transistors und des MOS-Transistors 38 erfüllen. Insbesondere dann, wenn der
Lastwiderstand 40 mit hohem Widerstandswert gewählt ist, bildet er einen Zeitkonstantenkreis mit vergleichsweise großer
Zeitkonstante im Zusammenwirken mit einer zwischen der Drain-Elektrode des MOS-Transistors 34 und Masse gebildeten parasitären
Kapazität. Aus diesem Grund ist es wichtig, einen Abfall der Drain-Spannung des MOS-Transistors 34 zu verhindern,
um diese Spannung ständig auf dem konstanten Pegel zu halten.
Nachstehend ist der Einschreibbetrieb der Halbleiter-Speicherschaltung
gemäß Fig. 3 anhand von Fig. 5A bis 5L erläutert. In der Einschreibbetriebsart wird die Einschreibsteuerleitung
WCL während einer vorgeschriebenen Zeitspanne auf einen hohen Potentialpegel gebracht (Fig. 5A). Die Datenleitung
DL wird auf einen hohen Potentialpegel vorgespannt (Fig. 5B). E.S sei angenommen, daß eine Dateneinheit des logischen
Pegels "1" in Nder betreffenden Speicherzelle gespeichert
ist, d.h. daß der MOS-Transistor 32 sich im Sperrzustand befindet und der MOS-Transistor 34 durchgeschaltet ist. In diesem
Fall steigt gemäß Fig. 5C die Drain-Spannung des Transistors 32 durch kapazitive Ankopplung aufgrund des Gate-Kondensators
des MOS-Transistors stufenweise vom Spannungspegel V0 auf
den Spannungspegel (Vn + V„) an, und zwar proportional zum
Spannungsanstieg auf der Einschreibsteuerleitung WCL vom Bezugsspannungspegel Vg auf den hohen Spannungspegel V^.
Dabei erhöht sich gemäß Fig. 5D die Drain-Spannung des MOS-Transistors 34 vom Bezugsspannungspegel VS auf die hohe
Spannung V^. Wenn unter diesen Bedingungen eine hohe Spannung
(Vpj + V,) der Wortleitung WL aufgeprägt wird (vgl. Fig. 5E),
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ORIGINAL INSPECTS)
um den MOS-Transistor 38 durchzuschalten, fällt die Drain-Spannung
des MOS-Transistors 32 vom Spannungspegel (V + V„)
gemäß Fig. 5C auf den Spannungspegel Vp. ab» Unter diesen Bedingungen
bestimmt sich das Potential der Datenieitung DL entsprechend dem logischen Pegel der in die Speicherzellenschaltung
einzuschreibenden Daten(einheit)„ Wenn die Datenleitung DL auf den hohen Potentialpegel VQ (FIg0 5B) gesetzt
ist und das Potential auf der Einschreibsteuerleitung WCL auf das Bezugspotential νς zurückgeführt wirds wird der MOS-Transistor
32 zum Sperren gebracht, während der MOS-Transistor 34 durchschaltet, so daß Daten mit dem logischen Pegel "1"
in der Speicherzelle gespeichert werden.
Das Potential auf der Einschreibsteuerleitung WCL u/ird
auf das Bezugspotential V_ zurückgeführt, sobald oder nachdem das Potential auf der Datenleitung DL entsprechend dem
logischen Pegel der in die Speicherschaltung eingeschriebenen Daten bestimmt worden ist.
Wenn sich das Potential der Datenleitung DL zum Einschreiben von Daten des logischen Pegels "0" von einem hohen Pegel
Vp auf einen niedrigen Pegel V5 ändert (Fig. 5F)5 fallen
die Drain-Spannung des MOS-Transistors 32 und die Gate-Spannung des MOSTTransistors 34 auf das Bezugspptential V_ ab,
so daß der Transistor 34 sperrt. Wenn sich daher die Einschreibsteuerspannung auf das niedrige Potential V5 (Fig» 5A)
verringert, verringert sich die Drain-Spannung des Transistors 34 geringfügig vom Potential V0 auf einen Pegel (V~ - V,)
gemäß Fig. 5H, weil die Drain-Elektrode des Transistors kapazitiv an die Einschreibsteuerleitung WCL angekoppelt ist,
die durch die Gate-Kapazität des Transistors 32 auf dem Bezugspotential gehalten wird. Die Spannung (Vp - V5) bleibt
jedoch hoch genug, um den MOS-Transistor 32 durchschalten zu lassen. Die Drain-Spannung des MOS-Transistors 34 wird
durch den Widerstand 40 stufenweise erhöht und nach einer vorbestimmten Zeitspanne auf einen dem Potential Vp entsprechenden
Pegel gebracht.
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Wenn eine Dateneinheit des logischen Pegels "0" in der Speicherzelle gemäß Fig. 3 gespeichert werden soll, erfolgt
der Einschreibvorgang im wesentlichen auf die vorstehend beschriebene Weise. Wenn nämlich die Einschreibsteuerleitung
WCL gemäß Fig» 5A mit einem hohen Potentialpegel Vn beaufschlagt ist, erhöht sich die Drain-Spannung
des MOS-Transistors 34 gemäß Fig. 51 vom Pegel VQ auf den
Pegel (Vn + V?). Die Drain-Spannung des MOS-Transistors 32
steigt (dann) vom Bezugsspannungspegel \1~ gemäß Fig. 53
auf den hohen Pegel Vn an. Auch wenn unter den angegebenen
Bedingungen eine hohe Spannung (Vn + V1) der Wortleitung
WL aufgeprägt wird, um den MOS-Transistor 38 durchzuschalten, bleibt die Drain-Spannung des MOS-Transistors 32 auf
dem hohen Pegel Vn. Dabei wird das Potential der Datenleitung
DL entsprechend dem logischen Pegel der in die Speicherschaltung einzuschreibenden Daten bestimmt. Wenn
beispielsweise das Potential der Datenleitung DL gemäß Fig. 5B auf dem hohen Pegel Vn gehalten wird und die
Einschreibsteuerspannung gemäß Fig, 5D vom hohen Pegel Vn
auf den niedrigen Pegel V1- abfällt, wird die Drain-Spannung
des MOS-Transistors 32 gemäß Fig. 5J zwangsweise auf dem hohen Pegel Vn gehalten. Gemäß Fig. 51 verringert sich die
Drain-Spannung des MOS-Transistors 34 allmählich auf den niedrigen Pegel V_. Infolgedessen werden der Transistor
32 in den Sperrzustand und der Transistor 34 in den Durchschaltzustandversetzt,
so daß Daten mit dem logischen Pegel "1" in der Halbleiter-Speicherzelle gespeichert werden,
Für das Einschreiben von Daten des logischen Pegels "0"
wird die Wortleitung WL auf den hohen Pegel (VQ + V,) eingestellt;
anschließend verringert sich gemäß Fig. 5F das Potential der Datenleitung DL vom hohen Pegel Vn auf den
niedrigen Pegel V_, und die Einschreibsteuerspannung wird
gemäß Fig. 5D auf ähnliche Weise vom hohen Pegel V0 auf den
niedrigen Pegel V5 verringert. In diesem Zustand fällt die
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Drain-Spannung des MOS-Transistors 32 gemäß Fig. 5K vom hohen Pegel VQ auf den niedrigen Pegel U_ ab, um
zwangsweise auf dem niedrigen Pegel Vq gehalten zu werden.
Dabei ändert sich die Drain-Spannung des MOS-Transistors 34 gemäß Fig. 5L worn Pegel (VD + V„) auf den
Pegel 1/β. Der MOS-Transistor 32 bleibt also durchgeschaltet,
während der MOS-Transistor 34 im Sperrzustand bleibt, so daß Daten des logischen Pegels "0" in der Speicherzelle
gespeichert werden.
Fig. 6 veranschaulicht eine Abwandlung der Speicherschaltung nach Fig. 3, bei welcher die Widerstände 36 und
40 gemäß Fig. 3 durch Lasttransistoren 42 bzw. 44 ersetzt sind. Die Abwandlung gemäß Fig. 6 arbeitet unter
Gewährleistung derselben angestrebten Wirkung im wesentlichen auf dieselbe Weise wie die Speicherschaltung
gemäß Fig. 3.
Fig. 7 veranschaulicht die Anordnung einer Halbleiter-Speicherschaltung
aus einer Anzahl von in Matrixanordnung vorgesehenen Speicherzellen MC-Il bis MC-MN, von denen
jede, entsprechend der Speicherschaltung nach Fig. 3, aus MOS-Transistoren 32, 34 und 38 sowie Widerständen 36,
besteht. Die in einer vorgegebenen Zeile angeordneten Speicherzellen sind gemeinsam an eine zugeordnete Wortleitung
WLl - WLM angeschlossen. Die in einer vorgegebenen Spalte angeordneten Speicherzellen sind gemeinsam
an eine zugeordnete Datenleitung DLl - DLN angeschlossen» Die Arbeitsweise dieser Wortleitungen WLl - WLM, Datenleitungen
DLl - DLN sowie von Einschreibsteuerleitungen WCLl - WCLN wird auf ähnliche Weise wie bei den betreffenden
Leitungen WL, DL bzw. WCL bei der Speicherschaltung nach Fig. 3 durch eine an sich bekannte, nicht dargestellte
Steuerschaltung gesteuert.
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Es sei angenommen, daß bei der Speicherschaltung gemäß Fig. 7 beispielsweise eine Speicherzelle MC-Il aus der
Matrixanordnung angewählt ist. Zum Auslesen von Daten aus der Speicherzelle MC-Il \i/ird eine Datenleitung DLl
auf ein hohes Potential vorgespannt (precharged), und einer Wortleitung WLl wird eine hohe Spannung (Vn + V1 )
aufgeprägt. Hierbei werden die in den anderen Speicherzellen gespeicherten Daten durch die Anlegung der hohen
Spannung (Vn + V.) nicht beeinflußt. Andererseits werden
für das Einschreiben von Daten in die gewählte Speicherzelle MC-Il die hohe Spannung (Vn +V,) an die Wortleitung
WLl angelegt, eine hohe Spannung VD zur Datenleitung
DLl geliefert und die hohe Spannung Vn. an die Einschreibsteuerleitung
WCLl angelegt. In diesem Falle werden die Potentiale an den Einschreibsteuerleitungen, mit Ausnahme
der Einschreibsteuerleitung WCLl, sämtlich auf dem Bezugspotentialpegel V_ gehalten. Die jeweils mit der Wortleitung
WLl verbundenen und in einer anderen Spalte als die Speicherzelle MC-Il angeordneten Speicherzellen werden
mit der hohen Spannung (Vn + V,) gespeist. Infolgedessen
werden diese Speicherzellen in denselben Zustand versetzt wie beim Auslesen von Daten aus der Speicherzelle MC-Il,
so daß die in diesen Speicherzellen enthaltenen Daten nicht verlorengehen bzw. gelöscht werden. Außerdem werden
die in diesen Speicherzellen, die in anderen Zeilen und Spalten als die Speicherzelle MC-Il angeordnet sind,
gespeicherten Daten während des Einschreibvorgangs für die Speicherzelle MC-Il in keiner Weise beeinflußt. Weiterhin
wird die niedrige Spannung V5 den mit den anderen
Speicherzellen als der gewählten Speicherzelle MC-H, die jedoch in derselben Spalte wie letztere angeordnet sind,
verbundenen Wortleitungen aufgeprägt. Hierbei werden die Drain-Spannungen der in jeder dieser anderen Speicher-
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zellen enthaltenen MOS-Transistoren 32 und 34 infolge der Aufprägung der Einschreibsteuerspannung Un kurzfristig
erhöht (stepped up). Danach wird die Einschreibsteuerspannung wieder auf den niedrigen Pegel zurückgeführt,
so daß die Drain-Spannungen der MOS-Transistoren 32 und 34 auf die Anfangswerte zurückgeführt werden. Die
in den anderen Speicherzellen enthaltenen Daten werden also nicht beeinflußt.
Obgleich die Erfindung vorstehend nur in einigen bevorzugten Ausführungsformen dargestellt und beschrieben
ist, ist sie keineswegs hierauf beschränkt, sondern innerhalb des erweiterten Schutzumfangs zahlreichen
weiteren Abwandlungen zugänglich.
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Claims (4)
- Henkel, Kern, Feiler & Hänzel PatentanwälteRegistered Representativesbefore theEuropean Patent OfficeTokyo Shibaura Denki nÄ!-l α«Kabushiki Kaisha D-8000München 80TeL: 089/982085-87Kawasaki, Japan Telex: 0529802 hnkl dTelegramme: eliipsoidSS-55P663-313. Oktober 1980PatentansprücheJ Halbleiter-Speicherschaltung, bestehend aus mindestens einer Wortleitung, mindestens einer Datenleitung und mindestens einer Speicherzelle mit einem ersten MOS-Transistor, einem zweiten MOS-Transistor, dessen Source-, Gate- und Drain-Elektroden mit Source-, Drain- bzw. Gate-Elektrode des ersten MOS-Transistors verbunden sind, einem ersten und einem zweiten Last-Widerstandselement, die mit den Drain-Elektroden des ersten bzw. des zweiten MOS-Tran*sistors verbunden sind, und einem dritten MOS-Transistor, dessen Gate-Elektrode mit der Wortleitung verbunden ist und dessen Stromstrecke (current path) zwischen die Drain-Elektrode des ersten MOS-Transistors und die Datenleitung geschaltet ist, dadurch gekennzeichnet, daß weiterhin eine Steuerspannungsleitung (WCL) vorgesehen ist, die gemeinsam an die Source-Elektroden von erstem und zweitem MOS-Transistor (-32, 34) angeschlossen ist und deren Potential in Abhängigkeit von jeweils einer gewählten Betriebsart auf jeweils einen unterschiedlichen Pegel einstellbar ist.130018/0760
- 2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Last-Widerstandselemente aus MOS-Transistoren gebildet sind.
- 3. Speicherschaltung nach Anspruch 1» dadurch gekennzeichnet, daß die beiden Last-Widerstandselemente jeweils aus einer polykristallinen Siliziumschicht gebildet sind.
- 4. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Drain-Elektroden von erstem und zweitem MOS-Transistor an eine über das zugeordnete erste bzw. zweite Widerstandselement mit einer hohen Spannung beaufschlagte Stromversorgungsklemme angeschlossen sind und daß die• Steuerspannungsleitung in der Einschreibbefcriebsart auf einer hohen Spannung haltbar und in der Lesebetriebsart auf eine niedrige Spannung bringbar ist.130018/0760
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