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Die Erfindung betrifft einen Drainspannungs-Begrenzer für einen elektrisch
programmierbaren und löschbaren Speicher mit kleiner Kapazität, der äußerst schnell
lesbar ist.
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Die elektrisch programmierbaren Speicherzellen werden von einem Transistor mit
schwebendem Gate gebildet, dessen Steuergate mit einer Wortleitung verbunden ist,
dessen Drain mit einer Bitleitung verbunden ist und dessen Source mit einem
Referenzpotential verbunden ist, das im allgemeinen die elektrische Masse der Schaltung
ist.
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Der Aufbau der Zellen ist matrixförmig: die Transistoren (oder Speicherpunkte) sind in
Zeilen und Spalten angeordnet. Die Transistoren derselben Zeile sind mit ihren Steuergates
mit derselben Wortleitung verbunden; die Transistoren derselben Spalte sind mit ihren
Drains mit derselben Bitleitung verbunden. Die Adressierung eines Speicherpunkts
geschieht durch Adressierung einer Bitleitung und einer Wortleitung.
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Die Programmierung und die Löschung eines Speicherpunkts besteht darin, elektrische
Ladungen in das schwebende Gate einzuleiten bzw. diese zum Verlassen desselben zu
veranlassen, indem beispielsweise hohe Potentiale angelegt werden, die Löschung durch
ultraviolette Strahlen vorgenommen werden usw. Dies sind wohlbekannte Verfahren.
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Die Menge der auf dem schwebenden Gate gespeicherten Ladungen legt die
Schwellenspannung Vs des Transistors fest: als Absolutwert ist dies die mindestens
zwischen dem Gate und der Source anzulegende Spannung, damit die Zelle leitend wird.
Für einen N-Kanal-Transistor kann die Schwellenspannung für einen gelöschten Zustand
beispielsweise 2 Volt und für einen programmierten Zustand 8 Volt betragen. Wenn daher
zwischen der Source und dem Drain eine Lesespannung in der Größenordnung von 5 Volt
angelegt wird, leitet die Zelle einen Strom von einigen hundert Mikroampère, wenn sie
gelöscht ist, während sie nichtleitend ist, wenn sie programmiert ist.
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Der Strom, den die Zelle leitet, ist sehr gering. Außerdem ist zum Lesen des Zustandes
der Zelle eine Strom-Spannungs-Umformung erforderlich. Eine einfache, wohlbekannte
Verwirklichung besteht in der Vorladung der Bitleitung durch ein Stromgenerator, der den
Drain auf einem Potential in der Nähe von Vcc hält. Der Stromgenerator wird
herkömmlicherweise durch einen ohm'schen Transistor mit Schwellenspannung Null
verwirklicht, dessen Gate und dessen Source kurzgeschlossen sind. Wenn zwischen die
Source und das Gate der Zelle eine Lesespannung angelegt wird, zieht sie ihren Drain auf
0 Volt, falls sie leitend ist. Wenn sie nicht leitet, bleibt der Drain auf derselben
Vorladungsspannung in der Nähe von Vcc. Ein Leseverstärker, der auf eine
Erfassungsschwelle zwischen 0 und 5 Volt zentriert ist, kann dann einen gelöschten
Zustand oder einen programmierten Zustand erfassen.
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Aufgrund des matrixförmigen Aufbaus der Speicher sind die Bitleitungen, die viele Zellen
enthalten und die sämtlich mit dem Leseverstärker verbunden sind, stark kapazitiv: die
äquivalente Kapazität C kann parallel zum Drain und zur Source (zur Masse) dargestellt
werden. Die Zelle ist sehr hochohmig: der umlaufende Strom ist sehr gering. Daraus
folgt, daß die Herstellung der Dateneinheit eines Speicherpunkts auf der Bitleitung sehr
lange dauert. Vor allem, wenn ein Zustand gelesen werden muß, der demjenigen
entgegengesetzt ist, der auf der Bitleitung im voraus positioniert worden ist, also ein
gelöschter Zustand, während die Bitleitung im voraus durch die Vorladungsschaltung
(Stromgenerator) auf einen programmierten Zustand positioniert worden ist.
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Außerdem erfährt der Drain der Zelle große Spannungsveränderungen: einen Übergang
von Vcc von einem im voraus positionierten programmierten Zustand auf 0 Volt durch das
Lesen eines gelöschten Zustandes. Die wiederholten Lesevorgänge neigen dann dazu, die
Menge der auf dem schwebenden Gate gespeicherten Ladungen zu verändern; die Zelle
neigt zu einem programmierten Zustand. Ihre Lebensdauer wird geringer; dies ist ein
Streß-Phänomen der Zelle. Sie ist besonders empfindlich, wenn die Gatelängen gering sind
(im Submikrometerbereich). Aus dem Patent US 4,843,594 ist ein Generator mit geringer
Polarisationsspannung für die Verringerung dieses Stresses bekannt.
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Es ist außerdem, wie in der Anmeldung EP-A-0329 141 gezeigt, eine Schaltung bekannt,
die zwischen der Bitleitung und dem Drain der Zelle eingefügt ist und deren Funktion
darin besteht, die Spannungsdifferenz zu absorbieren, die durch das Lesen eines gelöschten
Zustandes hervorgerufen wird, wobei die Bitleitung für einen programmierten Zustand im
voraus positioniert ist: das Potential des Drains der Speicherzelle verändert sich sehr
wenig. Diese Schaltung für die Begrenzung der Veränderung der Drainspannung ist
bekanntermaßen mittels eines Transistors aufgebaut, der mit Kompensationstransistor
bezeichnet wird und der zwischen der Bitleitung und dem Drain der Speicherzelle in Reihe
geschaltet ist. Die Source dieses Transistors ist daher mit den Drain der Zelle verbunden.
Sie ist außerdem mit dem Eingang eines Invertierer-Folgers verbunden, dessen Ausgang
mit dem Gate des Transistors verbunden ist, der Drain des Transistors ist mit dem Eingang
der Leseschaltung und mit dem Ausgang der Vorladungsschaltung verbunden.
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Dieser Kompensationstransistor ist hochohmiger als die Speicherzelle, jedoch
niederohmiger als der Transistor oder die Vorladungsschaltung.
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Wenn daher die Zelle im gelöschten Zustand ist und wenn an das Gate die Lesespannung
angelegt wird, wird der Strom der Zelle groß und neigt dazu, deren Drainspannung Vd zu
verringern. Aufgrund des Invertierer-Folgers wird die Gatespannung des
Kompensationstransistors größer: er wird wie bei einem Kurzschluß mehr und mehr
leitend.
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Wenn die Zelle dagegen im programmierten Zustand ist, wird sie sehr hochohmig. Da der
Kompensationstransistor hochohmiger ist und aufgrund des Vorhandenseins des
Invertierers wird der Kompensationstransistor sehr hochohmig, mehr als die Zelle, und
weist an seinen Anschlüssen die Spannungsdifferenz auf: Vd bewegt sich daher sehr
wenig.
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Obwohl auf diese Weise die Streßwirkung begrenzt worden ist, ist dafür das Problem der
Zugriffszeit beim Lesen, die aufgrund der Kapazität lang ist, nicht gelöst, selbst wenn bei
geringer Spannungsänderung die Zugriffszeit ebenfalls kürzer ist (CdV = idt).
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Ein Gegenstand der Erfindung besteht darin, einen solchen Aufbau mit einem
Kompensationstransitor für eine kleine Anzahl von Zellen zu verwenden, um einen beim
Lesen sehr schnellen Speicher zu erhalten. Die eingeführte Kapazität ist geringer, weil
weniger Zellen vorhanden sind, es ist jedoch die Übertragungszeit des Invertierers, die
eine schnelle Umschaltung behindert: die Kompensation folgt nicht, ferner treten in der
Praxis am Drain Spannungsspitzen auf, weil die eingeführte Kapazität zu gering ist. Daher
tritt hier wieder das Problem des Zellenstresses auf.
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Die Erfindung hat daher einen elektrisch progammierbaren und löschbaren Speicher zum
Gegenstand, der matrixförmig in Zeilen und Spalten aufgebaut ist, wobei jede Spalte durch
eine Bitleitung gewählt wird und mehrere Speicherzellen umfaßt, wobei jede Bitleitung
eine Vorladungsschaltung aufweist, wobei zwischen der Bitleitung und jeder der Zellen der
entsprechenden Spalte eine Kompensationsschaltung in Reihe geschaltet ist, wobei die
Kompensationsschaltung versehen ist mit einem Kompensationstransistor, dessen Drain mit
dem Ausgang der Vorladungsschaltung verbunden ist und dessen Source mit dem Drain
der Speicherzellen der Spalte verbunden ist, und einen Invertierer, dessen Ausgang das
Gate des Kompensationstransistors steuert und dessen Eingang mit der Source des
Kompensationstransistors verbunden ist, dadurch gekennzeichnet, daß die Gatespannung
des Kompensationstransistors außerdem durch einen Spannungsbegrenzer begrenzt wird.
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Die Merkmale und Vorteile der Erfindung werden in der folgenden Beschreibung
dargelegt, die die Erfindung erläutert und nicht einschränt und die mit Bezug auf die
beigefügten Zeichnungen gegeben wird, von denen:
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- die Fig. 1 ein elektrisches Schaltbild einer Leseschaltung einer Zelle gemäß der
Erfindung ist;
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- die Fig. 2 ein Pegelhubdiagramm der Drainspannung ist.
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Die Fig. 1 zeigt ein Ausführungsbeispiel einer Leseschaltung einer Speicherzelle, mit der
eine schnelle Umschaltung der Daten auf der Bitleitung möglich ist, ohne die
Speicherzellen stark zu beanspruchen.
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Eine Speicherzelle C besitzt ein Gate G, einen Drain D und eine Source S. Das Potential
des Drain ist Vd, das Potential des Gates Vg und das Potential der Source Vss, der
elektrischen Masse der Schaltung.
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Ein Kompensationstransistor Tco besitzt ein Gate Gco, einen Drain Dco und eine Source
Sco. Er ist hochohmiger als die Speicherzelle C.
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Ein Vorladungstransitor Tch besitzt ein Gate Gch, einen Drain Dch und eine Source Sch.
Das Potential des Drain Dch ist Vcc, die Versorgung der Schaltung. Wenn die Bitleitung
beim Lesen gewählt wird, wird das Potential des Gates Gch auf elektrische Masse der
Schaltung, Vss, gesetzt. Der Vorladungstransistor Tch ist hochohmiger als der
Kompensationstransistor Tco.
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Der Vorladungstransistor, der Kompensationstransistor und die Speicherzelle sind
zwischen Vcc und Masse in Reihe geschaltet: die Source Sch ist mit den Draln Dco
verbunden. Die Source Sco ist mit den Drain D verbunden; de Drain Dch und die Source
S sind andererseits wie bereits gesehen mit Vcc bzw. mit Vss verbunden.
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Der Verbindungspunkt B zwischen der Source Sch des Vorladungstransistors und dem
Drain Dco des Kompensationstransistors bildet den Ausgang Vout, der vom Leseverstärker
Al gelesen wird.
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Die Source Sco des Kompensationstransistors Tco ist andererseits mit dem Eingang eines
Invertierer-Folgers Inv verbunden, dessen Ausgang A mit dem Gate Gco desselben
Transistors verbunden ist. Der Transistor Tco und der Invertierer-Folger Inv bilden eine
Kompensationsschaltung Cco.
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Der Ausgang A des Invertierers Inv der Kompensationsschaltung Cco ist mit einem
Spannungsbegrenzer Lim verbunden. Dieser Begrenzer verhindert, daß die Spannung im
Punkt A und daher die Spannung des Gates Gco über die Grenzspannung ansteigt, die sie
zuweist.
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Dieser Begrenzer ist in dem Beispiel aus zwei als Diode geschalteten Transistoren
aufgebaut: Td1 besitzt ein Gate G1, einen Drain D1 und eine Source S1. Td2 besitzt ein
Gate G2, einen Drain D2 und eine Source S2. Die jeweiligen Gates G1 und G2 eines jeden
Transistors sind mit den jeweiligen Drains D1 bzw. D2 verbunden. Die beiden
Transistoren Td1 und Td2 sind zwischen dem Punkt A und der elektrischen Masse der
Schaltung, Vss, in Reihe geschaltet: der Drain D1 (und daher das Gate G1) ist mit dem
Punkt A verbunden, dem Ausgang des Invertierer-Folgers Inv; die Source SI ist mit dem
Drain D2 verbunden; die Source S2 ist mit der elektrischen Masse der Schaltung, Vss,
verbunden. Da die beiden Transistoren als Diode geschaltet und in Durchlaßrichtung
vorgespannt sind, ist die maximale Spannung zwischen den Drain und der Source eines
jeden von ihnen gleich ihrer jeweiligen Schwellenspannung. Insgesamt ist daher die
maximale Spannung zwischen A und Vss gleich der Summe der Schwellenspannungen V1
und V2 eines jeden dieser Transistoren Td1 und Td2, beispielsweise 2,5 Volt.
Entsprechend dem Wert der gewünschten Grenzspannung können mehr oder weniger auf
diese Weise als Diode geschaltete Transistoren verwendet werden.
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Nun wird angenommen, daß die Zelle C in einem gelöschten Zustand ist. Die vorgeladene
Bitleitung ist für einen programmierten Zustand positioniert: Vout hat im wesentlichen den
Wert Vcc. Wenn eine Lesespannung von beispielsweise 5 Volt an das Gate G der Zelle
angelegt wird (Vg = 5 V), wird die Zelle leitend; sie zieht ihr Drainpotential Vd zur
Masse Vss.
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Am Ausgang des Invertierers neigt die Gatespannung Gco mit einer gewissen Verzögerung
aufgrund der Durchlaufzeit des Invertierers zu einem Anstieg. Der
Kompensationstransistor Tco wird mehr und mehr leitend, seine Impedanz wird kleiner: er
strebt zu einem Kurzschluß, während Vout zur Masse Vss strebt.
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Die Spannung des Gates Gco steigt jedoch nicht mehr an: sobald die Spannung die vom
Begrenzer zugewiesene Spannung erreicht, bleibt sie auf diesem Wert. Die Spannung Vd
wird bis zum Ende des Lesevorgangs ebenfalls auf dem entsprechenden inversen Wert
blockiert.
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Wenn die Zelle im programmierten Zustand ist, wird die gelesene Zelle sehr hochohmig.
Sie läßt nur einen sehr geringen Strom hindurch, ferner neigt ihr Drainpotential Vd zur
einem Anstieg. Die Spannung des Gates Gco wird umgekehrt sehr gering. Da der
Widerstand Tco hochohmiger als die Zelle ist, verhindert er, daß die Drainspannung Vd
ansteigt, ferner ist er es, der die größere Spannungsdifferenz absorbiert. Vd bewegt sich
daher sehr wenig. Aufgrund dieses Aufbaus, der den Wert der Drainspannung und deren
Veränderung begrenzt, werden somit die Pegelhübe beim schnellen Umschalten
programmierter Zustand/gelöschter Zustand verringert. Dies ist in Fig. 2 gezeigt, in der
die Kurven 1 und 3 der Spannungsveränderungen des Drains D der Zelle und des Gates
Gco des Kompensationstransistors mit durchgezogenen Linien dargestellt sind. Außerdem
sind die Kurven 2 und 4 gestrichelt dargestellt, die ohne Begrenzer Lim erhalten werden.
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Wenn von einem gelöschten Zustand (E) ausgegangen wird, liegt eine große Spannung
Vgco des Gates Gco vor, wahrend die Spannung Vd klein ist. Wenn in einen
programmierten Zustand P umgeschaltet wird, werden Vd groß und Vgco klein. Je kleiner
Vgco im gelöschten Zustand ist, desto weniger Zeit bleibt für einen Anstieg von Vd,
wobei der Kompensationstransistor hochohmiger als die Zelle ist. Der Hub von Vd wird
daher begrenzt, wenn ein Begrenzer der Spannung Vgco verwendet wird: dann wird ein
Speicher mit geringer Kapazität geschaffen, d.h. mit wenigen Speicherzellen, mit einem
äußerst schnellen Zugriff ohne Abnahme der Zuverlässigkeit, weil die Zellen nicht gestreßt
sind.