DE3925153C2 - - Google Patents

Description

Die Erfindung betrifft einen Permanentspeicher zur Speicherung von Mehr-Zustands-Daten nach dem Oberbegriff des Patentanspruchs 1 und betrifft insbesondere einen zum Speichern von Mehr-Zustands-Daten und zur Verbesserung des Integrationsgrades geeigneten Permanentspeicher.

Fig. 1 stellt ein vereinfachtes Blockdiagramm einer herkömmlichen EEPROM-Anordnung dar.

Diese Anordnung wird im folgenden unter Bezug auf diese Zeichnung erläutert.

Das EEPROM enthält ein Speicherzellenfeld 8 mit einer Spei­ cherzelle 7, einen Adressenpuffer 14 zum Ablegen von von außen eingegebenen Adreßdaten, einen X-Decoder 16, der mit einem Signal des Adressenpuffers 14 eine Wortleitung 1 auswählt, einen Y-Decoder 18, der mit einem Signal des Adres­ senpuffers 14 Transistoren 20 und 22 in einer Y-Gate-Schal­ tung 12 auswählt, ein den Speicherbetrieb steuerndes Steuer­ signal 24, eine Lese-/Schreib-Standby-Steuerschaltung 26, welche die Vorbereitung des Lese-/Schreibbetriebes auf der Basis des Steuersignals 24 steuert, eine ein Schreibsignal erzeugende Schreibschaltung 28, eine ein Lesesignal erzeu­ gende Leseschaltung 32, eine Verstärkerschaltung und eine Zeitgeberschaltung 30, die eine an das Speicherzellenfeld 8 in Antwort auf ein Signal der Schreibschaltung 28 anzule­ gende hohe Spannung erzeugen, einen Hochspannungsschalter 10 zum Anlegen einer hohen Spannung an eine ausgewählte Wort­ leitung 1, eine Spaltenverriegelung und einen Hochspannungs­ schalter 8, die eine hohe Spannung an eine Bitleitung 6 und eine Steuergateleitung 5 anlegen, welche vom Y-Decoder 18 ausgewählt wurden,und den Hochspannungszustand verriegeln, eine Steuergateschaltung 46, die die Steuergateleitung 5 auf der Basis eines Signals der Schreibschaltung 28 steuert, eine Schreibtreiberschaltung 48, die ein Spannungssignal einer Bitleitung 6 auf der Basis eines Signals der Schreib­ schaltung 28 steuert, einen Leseverstärker 50, der die Daten der ausgewählten Bitleitung 6 verstärkt, einen ein Eingangs-/ Ausgangssignal haltenden Eingangs-/Ausgangspuffer 34, einen ein Eingangssignal haltenden Eingangspuffer 36, sowie einen Ausgangspuffer 38, der ein Ausgangssignal in Antwort auf die Ausgangsdaten der Leseschaltung 32 und des Leseverstär­ kers 50 hält.

In der Figur ist eine Schaltungsanordnung einer 1-Bit-Lei­ tungs-Speicherzelle 7 im Speicherzellenfeld 8 gezeigt. Diese Anordnung ist im folgenden beschrieben.

Die mit einem Transistor 22 in einer Y-Gate-Schaltung 12 zu verbindende Bitleitung 6 ist mit dem Spaltenverriegelungs- und Hochspannungsschalter 9 verbunden; ein Transistor 2, ein Speichertransistor 3 und ein Transistor 72 sind in Serie zwischen den oben genannten Verbindungspunkt und Massepoten­ tial geschaltet. Eine mit einem Transistor 20 in der Y-Gate- Schaltung 12 zu verbindende Steuerleitung 5 ist mit dem Spal­ tenverriegelungs- und Hochspannungsschalter 9 verbunden, und der Verbindungspunkt ist mit dem Steuergate des Speicher­ transistors 3 mittels einer Steuergateleitung 54 über einen Transistor 4 verbunden. Das Gate des Transistors 72 ist mit der Schreibschaltung 28 über eine Verbindungsleitung 70 ver­ bunden.

Fig. 2 stellt ein um einen Speichertransistor angeordnetes Schaltungsdiagramm äquivalent zu 1 Bit eines herkömmlichen EEPROM dar.

In der Figur sind die folgenden Bauteile in Serie zwischen dem Leseverstärker 50 und Massepotential (GRD) verbunden: der in der Y-Gate-Schaltung 12 enthaltene Transistor 22, der vom X-Decoder 16 auszuwählende Transistor 2, der Spei­ chertransistor 3, der eine elektrische Ladung wahlweise spei­ chert oder entfernt, und der von dem Signal der Schreibschal­ tung 28 EIN- oder AUSzuschaltende Transistor 72. Eine Signal­ leitung 52 vom Y-Decoder 18 ist mit dem Gate des Transistors 22 verbunden; eine mit dem X-Decoder 16 zu verbindende Wort­ leitung 1 ist mit dem Gate des Transistors 2 verbunden; der Speichertransistor 3 enthält ein Steuergate 56 und ein schwebendes Gate 58, und eine Steuergateleitung 54 ist mit dem Steuergate 56 verbunden; eine Verbindungsleitung 70 von der Schreibschaltung 28 ist mit dem Transistor 72 verbunden; eine Verbindungsleitung vom Hochspannungsschalter 9a ist mit dem Verbindungspunkt zwischen dem Transistor 22 und dem Transistor 2 verbunden. Die Anordnung des Hochspannungsschal­ ters 9a ist wie folgt dargestellt: ein Transistor Q₃ und ein Kondensator C₁ sind in Serie zwischen die Quellspannung V_cc und ein verstärktes Impulssignal Φ₁ geschaltet; ein Tran­ sistor Q₄ ist zwischen den Verbindungspunkt des Transistors Q₃ mit dem Kondensator C₁ und den Verbindungspunkt des Tran­ sistors 22 mit dem Transistor 2 (Knoten N1) geschaltet; das Gate des Transistors Q₃ ist zwischen den Knoten N1 und den Transistor Q₄ geschaltet; das Gate des Transistors Q₄ ist mit einem Verbindungspunkt zwischen dem Transistor Q₄ und einem Knoten N2 verbunden.

Funktionen des Hochspannungsschalters 9a werden nunmehr ver­ einfacht erläutert. Die Quellenspannung V_cc wird an den Kno­ ten N2 beim "EIN" des Transistors Q₃ angelegt, und ferner wird mit dem Verstärkerimpuls Φ₁ eine verstärkte Spannung am Knoten N2 überlagert; durch Anlegen der verstärkten Spannung an das Gate des Transistors Q₄ ist der Transistor Q₄ leitend, und die verstärkte Spannung wird an den Knoten N1 angelegt. Dadurch wird die verstärkte Spannung durch den Transistor 2, der durch Wahl der Wortzeile 1 in den "EIN"-Zustand ge­ bracht ist, an ein Drain-Gebiet des Speichertransistors 3 angelegt.

Fig. 3 stellt einen vereinfachten Schnitt um einen Speicher­ transistor eines herkömmlichen EEPROM dar.

Die Anordnung wird im folgenden erläutert. Auf einer Haupt­ fläche eines Halbleitersubstrats 74 werden ein N⁺-Drain-Dif­ fusionsgebiet 78 und ein N⁺-Source-Diffusionsgebiet 76 in vorbestimmtem Abstand gebildet. Auf dem oberen Teil des Gebietes auf dem Halbleitersubstrat 74, das als Kanalgebiet zwischen dem Source-Diffusionsgebiet 76 und dem Drain-Diffu­ sionsgebiet 78 gedacht ist, wird durch eine Gateoxidschicht 82 ein schwebendes Gate 58 gebildet. Ein Steuergate 56 ist auf dem schwebenden Gate 58 durch eine Gateoxidschicht 80 gebildet. Das Steuergate 56 und das schwebende Gate 58 werden derart verformt, daß sie im oberen Teil des Drain-Diffusions­ gebiets 78 näher am Halbleitersubstrat 74 liegen, wie in der Figur dargestellt ist. Dadurch wird die Dicke eines Tei­ les zwischen dem schwebenden Gate 58 und dem Drain-Diffu­ sionsgebiet 78 dünner als die Dicke der Gateoxidschicht 82, und dieses Teil wird eine Tunneloxidschicht 84.

Der Betrieb eines EEPROMs wird im folgenden erläutert.

Zunächst wird der Löschbetrieb erläutert. Eine positive hohe Spannung (zum Beispiel 20 V) wird an das Steuergate 56 an­ gelegt, und ein Massepotential wird an das Drain-Diffusions­ gebiet 78, das Source-Diffusionsgebiet 76 und das Halbleiter­ substrat 74 angelegt. In diesem Zustand wird ein Potential (zum Beispiel 14 V) an das schwebende Gate 58 angelegt, wel­ ches ein proportional der Kapazität jeweils der Tunneloxid­ schicht 84, der Gateoxidschicht 80 und der Gateoxidschicht 82 aufgeteiltes Potential ist. Dadurch wird ein elektrisches Feld einer Stärke (14 MV/cm) von 14 V dividiert durch die Filmdicke der Tunneloxidschicht 84, zum Beispiel 10 nm, an die Tunneloxidschicht 84 angelegt. Aus diesem Grund werden die Elektronen im Drain-Diffusionsgebiet in das schwebende Gate 8 injiziert, wobei das Tunnelphänomen durch das elek­ trische Feld verursacht wird.

Im folgenden soll der Schreibbetrieb erläutert werden. Eine hohe Spannung (beispielsweise 20 V) wird an das Drain-Dif­ fusionsgebiet 78 angelegt, und Massepotential wird an das Steuergate 56 und das Halbleitersubstrat 74 angelegt; wenn ein mit dem Source-Diffusionsgebiet verbundener Transistor 72 in den "AUS"-Zustand gebracht ist, wird das Source-Diffu­ sionsgebiet 76 schwebend; in diesem Zustand wird eine hohe Spannung in umgekehrter Richtung zu dem im oben beschriebenen Löschbetrieb an die Tunneloxidschicht 84 angelegt; dadurch werden die Elektronen in dem schwebenden Gate 58 übermäßig in das Drain-Diffusionsgebiet 78 durch die Tunneloxidschicht 84 mittels der hohen Spannung abgezogen, und ein Schreibbe­ trieb wird durchgeführt.

Wie oben erwähnt, können Daten durch Änderung der Bedingungen der Elektronen im schwebenden Gate 58 gespeichert werden.

Im folgenden wird der Lesebetrieb erläutert. Eine vorbe­ stimmte Spannung (beispielsweise 1 V) wird an das Drain- Diffusionsgebiet 78 angelegt, und das Source-Diffusionsgebiet 76 wird geerdet; Massepotential wird an das Steuergate 56 angelegt. In diesem Zustand können Daten durch Erfassen des Stromes zwischen dem Drain-Diffusionsgebiet 78 und dem Source-Diffusionsgebiet 76 gelesen werden, welcher Strom durch einen Elektronenhaltezustand im schwebenden Gate 58 erzeugt oder nicht erzeugt wird.

Fig. 4 zeigt den charakteristischen Verlauf des Drainstroms in Abhängigkeit der Gatespannung eines herkömmlichen EEPROMs.

In dieser Figur ist die Gatespannung des Steuergates auf der Abszisse aufgetragen, und der zwischen dem Drain-Diffu­ sionsgebiet und dem Sourcegebiet erzeugte Drainstrom ist auf der Ordinate aufgetragen. Die Figur zeigt den Verlauf, wenn die Spannung des Drain-Diffusionsgebiets 1 V beträgt. Eine gerade Linie 60 zeigt den Zustand beim Einschreiben, und das schwebende Gate 2 ist in einem Zustand, in dem Elek­ tronen übermäßig abgezogen werden, so daß ein Verlauf nach dem Verarmungstyp dargestellt ist. Die Schwellenspannung des Verarmungstyptransistors beträgt -4 V. Andererseits zeigt eine gerade Linie 64 einen Zustand beim Löschen; dies zeigt einen Verlauf vom Anreicherungstyp, da das schwebende Gate in einem Zustand ist, in dem Elektronen in dasselbe injiziert werden. Die Schwellenspannung des Anreicherungstransistors beträgt 4 V. Beim Lesebetrieb wird Massepotential an das Steuergate angelegt, und der Drainstrom in diesem Zustand soll verglichen werden mit einem "Isen", einem bestimmten Leseniveau, zum Erfassen des Vorliegens von Daten. Die Daten können mittels eines Leseverstärkers derart unterschieden werden, daß bei einem Drainstrom größer als "Isen" der Wert als "0" gewertet wird und bei einem Strom kleiner als "Isen" der Wert als "1" gewertet wird.

Ein Speichertransistor eines herkömmlichen EEPROMs ist wie oben beschrieben aufgebaut; der Transistor kann daher nur zwei Werte speichern, "1" oder "0", das heißt, einen Binär­ wert, entsprechend den Elektronenhaltebedingungen des schwe­ benden Gates. Das ist für ein EEPROM unvorteilhaft, da der Integrationsgrad geringer als der eines DRAM ist.

In dem Artikel "A Four-State EEPROM Using Floating-Gate Memory Cells" im IEEE JOURNAL OF SOLID-STATE CIRCUITS, Band SC-22, Nr. 3, Juni 1987, wird beschrieben, daß die Schreib­ tiefe eines Speichertransistors mit einem Adressensignal und einem Taktsignal gesteuert wird und Daten durch Unter­ scheiden des Drainstromes auf der Basis der Schreibtiefe gelesen werden. In diesem Artikel wird jedoch nichts über die Vorgehensweise gemäß der vorliegenden Erfindung gesagt, wonach die Injektionsmenge des elektrischen Stromes in das schwe­ bende Gate dadurch gesteuert wird, daß dem Sourcegebiet eine vorbestimmte Spannung gegeben wird, noch wird etwas gesagt über den Austausch von Daten mit Peripherie-Einheiten auf der Basis von Binärdaten.

Aus der GB 21 66 615 A ist ein Speicher zum Speichern von Mehrzustandsdaten bekannt, der jedoch kein Permanentspeicher ist und bei dem die Speicherung nicht durch Ladungsinjektion in ein schwebendes Gate erfolgt.

Aus der EP 02 55 963 A2 ist schließlich ein Halbleiterspeicher bekannt, der mit einem schwebenden Gate versehen ist, aber keine Mehrzustandsdaten speichert.

Es ist daher Aufgabe der vorliegenden Erfindung, einen nicht­ flüchtigen Permanentspeicher zu schaffen, welcher zur Weiter­ entwicklung des Integrationsgrades geeignet ist.

Der Austausch von Daten mit einem äußeren Schaltkreis soll in der Form von Binärdaten erfolgen, und die Daten sollen im Permanentspeicher selbst in der Form von Mehr-Zustands-Daten gespeichert werden.

Diese Aufgabe wird durch einen Permanentspeicher mit den Merkmalen des Anspruches 1 gelöst.

Die dort genannte Schwellenspannung des Permanentspeichers variiert in Abhängigkeit der in das schwebende Gate inji­ zierten elektrischen Ladungsmenge, so daß Mehr-Zustands-Daten in einer Speicherzelle durch Erfassen des Drainstromes des Speichertransistors abgespeichert werden können.

Zur Lösung der oben gestellten Aufgaben weist in einer be­ stimmten Ausführungsform der Permanentspeicher gemäß der vorliegenden Erfindung eine Mehrzahl von schwebenden Gates, eine Mehrzahl von Ladungsinjektionseinrichtungen und eine Mehrzahl von Steuereinrichtungen auf; jede der Ladungsinjek­ tionseinrichtungen ist mit einer gemeinsamen Quellenspannung verbunden und enthält eine Quellenspannungsfreigabeeinrich­ tung zur Freigabe der Verbindung mit der Quellenspannung, wenn die Injektion der elektrischen Ladung in jedes der schwe­ benden Gates durch die Ladungsinjektionseinrichtung beendet ist.

Bei einem wie oben beschrieben aufgebauten Permanentspeicher wird, wenn die Injektion der elektrischen Ladung in jedes der schwebenden Gates der Speicherzellen beendet ist, die Verbindung der Speicherzelle mit der Quellenspannung gelöst, so daß die Injektion von elektrischer Ladung bei einer anderen Zelle nicht beeinflußt wird.

Gemäß einem anderen Aspekt weist der erfindungsgemäße Per­ manentspeicher eine Eingangssignal-Umwandlungseinrichtung, eine Schreibeinrichtung, eine Speicherzelle, eine Leseein­ richtung und eine Ausgangssignal-Umwandlungseinrichtung auf. Die Eingangssignal-Umwandlungseinrichtung wandelt ein binäres Eingangssignal in ein Mehr-Zustands-Eingangssignal mit mehr als zwei Zuständen um; die Speicherzelle speichert Eingangs­ daten; die Schreibeinrichtung schreibt das Mehr-Zustands- Eingangssignal in die Speicherzelle als Eingangsdaten; die Leseeinrichtung liest die in die Speicherzelle geschriebenen Mehr-Zustands-Daten; die Ausgangssignal-Umwandlungseinrich­ tung wandelt die von der Leseeinrichtung gelesenen Mehr- Zustands-Daten in ein binäres Ausgangssignal um.

Bei einem wie oben beschrieben aufgebauten Permanentspeicher erfolgt der Austausch von Daten mit Periphereinheiten eines EEPROMs in der Form von Binärdaten, und nur die Datenablage erfolgt in der Form von Mehr-Zustands-Daten, so daß ein Spei­ cher mit einer großen Kapazität entwickelt werden kann, wobei die Verbindungen mit den Peripherie-Einheiten unverändert und ohne weitere Berücksichtigung bleiben können.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden detaillierten Beschreibung anhand der Figuren. In den Figuren ist:

Fig. 1 ein Blockdiagramm einer herkömmlichen EEPROM- Anordnung;

Fig. 2 ein Schaltungsdiagramm der Anordnung um eine 1-Bit-Speicherzelle eines herkömmlichen EEPROMs;

Fig. 3 eine Schnittzeichnung einer allgemeinen Anord­ nungsskizze eines EEPROMs;

Fig. 4 ein charakteristischer Graph der Beziehung zwi­ schen einer Gatespannung und einem Drainstrom eines herkömmlichen EEPROMs;

Fig. 5 ein vereinfachtes Blockschaltbild einer EEPROM- Anordnung gemäß einer Ausführungsform der Erfin­ dung;

Fig. 6 ein vereinfachtes Schaltungsdiagramm einer 1-Bit- Speicherzelle gemäß einer Ausführungsform der Erfindung;

Fig. 7 ein charakteristischer Graph der Beziehung zwi­ schen einer Gatespannung und einem Drainstrom eines Speichertransistors gemäß einer Ausführungs­ form der Erfindung;

Fig. 8 die Wellenform einer Steuergatespannung, die für die Simulation der zu einer Tunneloxidschicht beim Löschbetrieb eines allgemeinen Speichertran­ sistors gehörenden Variation des elektrischen Feldes verwendet wird;

Fig. 9 die Darstellung des Simulationsergebnisses einer zur in Fig. 8 gezeigten Tunneloxidschicht gehören­ den Variation des elektrischen Feldes;

Fig. 10 ein Schaltungsdiagramm einer Speicherfeldanordnung gemäß einer anderen Ausführungsform der Erfindung;

Fig. 11 ein Schaltungsdiagramm einer Anordnung eines Spal­ tenverriegelungs- und Hochspannungsschalters für eine 1-Bit-Speicherzelle in der in Fig. 10 ge­ zeigten Ausführungsform;

Fig. 12 ein Schaltungsdiagramm einer Eingangsdaten-Umwand­ lungsschaltung und einer Konstantspannungs-Wandel­ schaltung in der Ausführungsform nach Fig. 10;

Fig. 13 ein Schaltungsdiagramm einer Anordnung eines Lese­ verstärkers in der Ausführungsform nach Fig. 10;

Fig. 14 ein Schaltungsdiagramm einer Anordnung einer Aus­ gangsdaten-Umwandlungsschaltung in der Ausfüh­ rungsform nach Fig. 10; und

Fig. 15 ein Schaltungsdiagramm mit einer Anordnung zum Zentrieren einer Erfassungsschaltung für das Schreibende entsprechend einer 1-Bit-Speicherzelle in einer weiteren Ausführungsform der Erfindung.

Fig. 5 zeigt ein vereinfachtes Blockschaltbild einer Anord­ nung eines EEPROMs gemäß einer Ausführungsform der vorliegen­ den Erfindung.

Die Erläuterung soll hauptsächlich anhand der Unterschiede zwischen dem Blockschaltbild nach Fig. 5 und dem eines her­ kömmlichen EEPROMs nach Fig. 1 erfolgen.

Das Sourcegebiet eines Transistors 3 einer Speicherzelle 7 ist nicht mit Massepotential, sondern mit einer Konstant­ spannungswandelschaltung 44 verbunden. Die Konstantspannungs­ wandelschaltung 44 verändert das an das Sourcegebiet beim Einschreiben in einen Speichertransistor 3 anzulegende Span­ nungsniveau auf der Basis eines Ausgangssignals von einer Eingangsdaten-Umwandlungsschaltung 40. Die Eingangsdaten- Umwandlungsschaltung 40 wandelt einen Eingangssignalausgang vom Eingangspuffer 36 durch einen Eingangs/Ausgangspuffer 34 in ein Signal von vorgeschriebener Form. Ein Ausgangssignal eines Leseverstärkers 50 wird einem Ausgangspuffer 38 über eine Ausgangsdaten-Umwandlungsschaltung 42 zugeführt. Die Ausgangsdaten-Umwandlungsschaltung 42 wandelt ein Mehr- Zustands-Ausgangssignal des Leseverstärkers 50 in ein her­ kömmliches Binärsignal um; daher sind die in den Eingangs-/ Ausgangspuffer 34 einzugebenden oder von diesem ausgegebenen Signale nach dieser Ausführungsform nicht verschieden von denen eines herkömmlichen Eingangs-/Ausgangspuffers. Daher kann ein üblicher Speicherbetrieb ohne Berücksichtigung des Datenaustausches zwischen dem erfindungsgemäßen EEPROM und seinen Peripherie-Einheiten durchgeführt werden.

Fig. 6 zeigt eine Ausführungsform der vorliegenden Erfindung und stellt eine vereinfachte Zeichnung einer Schaltungsanord­ nung einer Speicherzelle für 1 Bit dar, entsprechend der Fig. 2 für den herkömmlichen Typ.

Die charakteristischen Teile dieses Beispieles sollen im folgenden im Vergleich zu den herkömmlichen Bauteilen erläu­ tert werden.

Das Sourcegebiet des Speichertransistors 3 einschließlich eines Steuergates 56 und eines schwebenden Gates 58 ist mit der Konstantspannungswandelschaltung 44 verbunden. Die Kon­ stantspannungswandelschaltung 44 verändert willkürlich die Sourcegebietsspannung des Speichertransistors 3 beim Schreib­ betrieb in der oben beschriebenen Weise.

Fig. 7 ist eine Darstellung der Beziehung zwischen der Gate­ spannung und dem Drainstrom eines Speichertransistors gemäß einer Ausführungsform der vorliegenden Erfindung.

In der Figur ist die Gatespannung eines Speichertransistors auf der Abszisse aufgetragen, und der Drainstrom des Spei­ chertransistors auf der Ordinate; drei Arten von Stromcharak­ teristiken sind durch die Geraden 60, 62 und 64 dargestellt, und zwei Arten von Bezugsniveaus Iref₁ und Iref₂ sind ge­ strichelt dargestellt.

Im folgenden soll unter Bezug auf die Fig. 6 und 7 die Betriebsweise eines EEPROMs nach einer Ausführungsform der vorliegenden Erfindung dargestellt werden.

Eine Erläuterung des Löschbetriebes ist unnötig, da dieser Betrieb in derselben Weise erfolgt wie beim herkömmlichen Beispiel. Im gelöschten Zustand beträgt die Schwellenspan­ nung eines Speichertransistors 4 V, und die Stromcharakte­ ristik ist durch die Gerade 64 in Fig. 7 dargestellt.

Nunmehr soll der Schreibbetrieb erläutert werden. Dieser Betrieb wird in derselben Weise wie im herkömmlichen Fall durchgeführt, mit der Ausnahme, daß die von der Konstant­ spannungswandelschaltung 44 erzeugte Spannung dem Sourcege­ biet des Speichertransistors 3 zugeführt wird. Mit anderen Worten wird 0 V an das Steuergate 56 angelegt; eine hohe Spannung (zum Beispiel 20 V) wird an das Draingebiet des Speichertransistors angelegt; eine von der Konstantspannungs­ wandelschaltung 44 erzeugte bestimmte Spannung, beispiels­ weise 2 V, wird an das Sourcegebiet des Speichertransistors 3 angelegt. Dann werden in gleicher Weise wie beim herkömm­ lichen Beispiel Elektronen im schwebenden Gate 58 mittels des Tunnelphänomens durch die Tunneloxidschicht zwischen dem schwebenden Gate 58 und dem Draingebiet des Speicher­ transistors 3 in das Drain-Diffusionsgebiet abgezogen. Da­ durch wird die Schwellenspannung des Speichertransistors 3 allmählich abgesenkt, bis sie -2 V erreicht. In diesem Zustand ist die Spannung des Source-Diffusionsgebietes 2 V, die Spannung des Steuergates beträgt 0 V und sein Schwellwert beträgt -2 V, was bedeutet, daß der Transistor im "EIN"-Zustand ist. Daher beginnt ein Stromfluß im Kanalgebiet eines zwi­ schen dem Drain-Diffusionsgebiet und dem Source-Diffusionsge­ biet gelagerten Halbleitersubstrats. Mit anderen Worten be­ ginnt ein Stromfluß vom Spaltenverriegelungs- und Hochspan­ nungsschalter 9 zum Speichertransistor 3 durch einen Transi­ stor 2. Üblicherweise wird bei einem EEPROM eine als Ladungs­ pumpe bezeichnete Verstärkerschaltung zur Hochspannungsver­ sorgung verwendet, die Ladungspumpe selbst besitzt jedoch nicht die Fähigkeit zur Erzeugung nennenwerter elektrischer Leistung. Wenn der Stromfluß in den Speichertransistor 3 endet, kann daher die Verstärkerschaltung die Hochspannung nicht auf­ rechterhalten, und das Spannungsniveau sinkt ab. Dann kann an die Tunneloxidschicht kein genügend starkes elektrisches Feld angelegt werden, und das Tunnelphänomen tritt nicht auf, so daß der Schreibbetrieb nicht aufrechterhalten werden kann. Mit anderen Worten, wenn der Schreibbetrieb durch An­ legen einer Konstantspannung an das Source-Diffusionsgebiet des Speichertransistors 3 durchgeführt wird, wandert die Schwellenspannung des Speichertransistors zur Verarmungs­ seite, bis das Kanalgebiet leitend wird; wenn aber das Kanal­ gebiet leitend wird, kann der Schreibbetrieb nicht fortge­ setzt werden und endet in diesem Zustand. Beim obigen Bei­ spiel beträgt die Schwellenspannung des Speichertransistors -2 V, und die Stromcharakteristik des Transistors ist durch die Gerade 62 in Fig. 7 dargestellt.

Wenn eine von der Konstantspannungswandelschaltung 44 er­ zeugte Spannung von beispielsweise 4 V an das Source-Diffu­ sionsgebiet des Speichertransistors 3 angelegt wird, erfolgt ein ähnlicher Betrieb wie oben beschrieben, und die Schwel­ lenspannung ändert sich, bis sie einen Wert von -4 V er­ reicht, aber nicht darüberhinaus. In diesem Zustand beträgt die Schwellenspannung des Speichertransistors -4 V, und die Stromcharakteristik des Transistors ist in Fig. 7 durch die Gerade 60 dargestellt.

Die Schreibtiefe (Schwellenspannung) eines Speichertransi­ stors wird dadurch gesteuert, daß ein Schreibbetrieb durch Anlegen einer von der Konstantspannungswandelschaltung 44 erzeugten vorgeschriebenen Spannung an das Source-Diffusions­ gebiet des Speichertransistors 3 durchgeführt wird.

Unter Bezug auf die Fig. 8 und 9 soll die Variation eines zu einer Tunneloxidschicht gehörenden elektrischen Feldes erläutert werden.

Fig. 8 zeigt die Wellenform einer Steuergatespannung V_cc, die bei der Simulation der Ladung einer Schwellenspannung und der Änderung eines elektrischen Feldes beim Löschbetrieb verwendet wird.

Gemäß dieser Figur beträgt die Anstiegszeit von 0 V bis 20 V der Quellenspannung V_cc 600 µs.

Die Fig. 9 stellt die Beziehungen zwischen der Änderung einer Schwellenspannung und der Zeitänderung sowie zwischen der Änderung eines elektrischen Feldes und der Zeitänderung dar.

In der Figur ist die Zeit bzw. deren Änderung auf der Abszisse aufgetragen; die Änderung einer Schwellenspannung ist auf der rechten Seite auf der Ordinatenachse aufgetragen; die Änderung eines elektrischen Feldes ist auf der linken Seite auf der Ordinatenachse aufgetragen. Dieses Simulations­ ergebnis zeigt, daß zunächst ein elektrisches Feld sich mit der Zeit stark ändert und daß die Änderung der Schwellen­ spannung der Änderung des elektrischen Feldes folgt. Es ist ebenfalls dargestellt, daß nach einer bestimmten Zeit die Änderungsbereiche des elektrischen Feldes und der Schwel­ lenspannung klein werden und diese sich einem stabilen Zu­ stand annähern. Ausgehend vom Simulationsergebnis beim Lösch­ betrieb können wir folgern, daß eine der oben genannten Ent­ wicklung ähnliche Tendenz beim Schreibbetrieb zu finden ist. Daher wird beim Schreibbetrieb nach einer bestimmten Zeit die Änderung des elektrischen Feldes klein, und mit dem Ab­ sinken der Änderung des elektrischen Feldes sinkt auch die Änderung der Schwellenspannung, und beide Werte nähern sich bestimmten Werten.

Im folgenden soll der Lesebetrieb erläutert werden. In diesem Fall wird ein Lesebetrieb durchgeführt unter der Bedingung, daß 1 V an das Drain-Diffusionsgebiet und 0 V an das Steuer­ gate 56 und das Source-Diffusionsgebiet angelegt wird. Um Daten auf der Basis der Charakteristik 64 bei einem Lösch­ zustand und auf der Charakteristik 60 und 62 bei einem Schreibzustand zu lesen, werden zwei Arten von Referenz­ niveaus Iref₁ und Iref₂ im Leseverstärker 50 als Vergleichs­ niveaus festgelegt. Für einen zwischen dem Source-Diffusions­ gebiet und dem Drain-Diffusionsgebiet eines Speichertransi­ stors erzeugten Drainstrom I_D von
Iref₂ <I_D entspricht der Wert "1"; und für einen Wert von I_D von
Iref₁ <I_D <Iref₂ beträgt der Wert "2"; und für einen Wert von I_D von
I_D <Iref₁ beträgt der Wert "3". Aufgrund der oben darge­ stellten Vorgänge kann das EEPROM gemäß der vorliegenden Erfindung drei Datenarten speichern, nämlich "1", "2" oder "3", während ein herkömmliches EEPROM nur zwei Arten von Daten speichern kann. Bei der oben beschriebenen Ausführungs­ form werden zwei Werte von Konstantspannungen 2 V und 4 V an das Sourcegebiet angelegt, und Speicherdaten mit 3 Werten können durch Addieren der Daten im Löschzustand gespeichert werden. Die Speicherung von Mehr-Zustands-Daten kann auf 4 Werte, 5 Werte oder mehr durch Erhöhen der Zahl von an das Source-Diffusionsgebiet anzulegenden vorbestimmten Span­ nungen erweitert werden.

Fig. 10 ist ein vereinfachtes Schaltbild einer Anordnung eines Speicherzellenfeldes in einer anderen Ausführungsform der vorliegenden Erfindung.

Die Anordnung wird im folgenden unter Bezug auf die Zeich­ nungen erläutert. In der Figur sind 4 Einheiten von Speicher­ zellen 7 parallel zur Bildung eines Speichers von 4 Bits verbunden, und jede Speicherzelle 7 von 1 Bit wird gebildet durch einen Transistor 2 und einen Speichertransistor 3. Ein 1-Byte-Speicher 66 wird mit den oben genannten Speicher­ zellen und einem Transistor 4 gebildet, der mit einer Steuer­ gateleitung 54 verbunden ist, welche mit jedem dieser Steuer­ gates des Speichertransistors 3 verbunden ist. Jeder dieser Transistoren 2 ist mit jeder Eingangs-/Ausgangsschaltung I/O₀ bis I/O₃ über jeweils einen Transistor 22 verbunden, deren Gate mit Y-Decoder-Verbindungsleitungen Y1 von Y-Gateschaltungen 12 verbunden sind. Der Transistor 4 ist mit einem Steuergatesignal CG über einen Transistor 20 ver­ bunden, dessen Gate mit der Verbindungsleitung Y1 verbunden ist. Die Verbindungspunkte des Transistors 4 und des Transi­ stors 20 sind mit einer Spaltenverriegelung und einem Hoch­ spannungsschalter 9 über eine Steuergateleitung CG₁ verbun­ den. Jeder dieser Verbindungspunkte des Transistors 2 und des Transistors 22 ist mit jedem der Verriegelungen und Hoch­ spannungsschaltern 9 über Bitleitungen BL₁ bis entsprechend BL₄ verbunden. Die Sourcegebiete des Speichertransistors 3 sind mit den entsprechenden Konstantspannungswandelschal­ tungen 44 verbunden. In ähnlicher Weise wird ein 1-Byte- Speicher für jede der Verbindungsleitungen Y2 bis Yn und für jede der Wortleitungen X2 bis Xm gebildet, und jeder Speicher ist mit jedem Verriegelungs- und Hochspannungs­ schalter 9 und jeder Konstantspannungswandelschaltung 44 verbunden. In diesem Fall liegen die Speicherdaten im Speichertransistor 3 in 4 logischen Zuständen vor, während sie im herkömmlichen Fall in 2 logischen Zuständen vorliegen. Das EEPROM nach dieser Ausführungsform weist einen Transistor für ein Steuergate und Speicherzellen für 4 Bit auf, während 1 Byte eines herkömmlichen EEPROMs einen Transistor für ein Steuergate und Speicherzellen für 8 Bit besitzt. Die Spei­ cherkapazität in den beiden genannten Fällen ist gleich. Als Folge davon ist die von Speicherzellen belegte Fläche um die Fläche für Speicherzellen für 4 Bit verringert, was die Weiterentwicklung des Integrationsgrades unterstützt.

Fig. 11 zeigt eine interne Schaltung des Verriegelungs- und Hochspannungsschalters entsprechend Speicherzellen für 1 Bit mit Steuergateleitungen nach Fig. 10.

Die Anordnung wird im folgenden unter Bezug auf die Zeich­ nung erläutert.

Die innere Schaltung des Hochspannungsschalters 9a ist ähn­ lich zu der nach Fig. 13, in der ein Beispiel eines herkömm­ lichen Bauteils gezeigt ist, so daß keine Erläuterung hiervon erfolgt. Eine Quelle für verstärkte Hochspannung V_cc ist verzweigt und wird Hochspannungsschaltern 9a mit einzelnen Bitleitungen und Hochspannungsschaltern 9b mit einzelnen Steuergateleitungen 5 zugeführt. Ein Hochspannungsschalter 9a und eine Speicherzelle 7 sind über eine Bitleitung 6 ver­ bunden; ein Transistor Q₁ ist zwischen die Bitleitung 6 und Massepotential geschaltet. Ein Reset-Signal Reset1 ist mit dem Gate des Transistors Q₁ gekoppelt; ein Transistor Q₂ ist zwischen die Steuergateleitung 5 und Massepotential ge­ schaltet; ein Reset-Signal Reset2 ist mit dem Gate des Tran­ sistors Q₂ gekoppelt. Die Bitleitung 6 und die Steuergate­ leitung 5 können mittels der Reset-Signale geerdet werden. Da­ durch wird eine Störung verhindert, die durch eine an die Bitleitung 6 oder die Steuergateleitung 5 beim Schreiben oder Löschen angelegte Resthochspannung verursacht wird. Ein Hochspannungsschalter 9a und eine Datenverriegelung 9c wer­ den miteinander über einen Transistor Q₅ verbunden; ein Hoch­ spannungsschalter 9b und eine Steuergateleitungsverriegelung 9d sind miteinander über einen Transistor verbunden; die Datenverriegelung 9c ist so aufgebaut, daß ein Transistor Q₆ und ein Transistor Q₇ bzw. ein Transistor Q₈ und ein Tran­ sistor Q₉ in Serie zwischen die Quellspannung V_cc und Masse­ potential geschaltet sind; selektive Signale sind mit den einzelnen Gates des Transistors Q₆ und des Transistors Q₈ gekoppelt; der Verbindungspunkt zwischen dem Transistor Q₆ und dem Transistor Q₇ ist mit dem Gate eines Transistors Q₉ verbunden; der Verbindungspunkt zwischen dem Transistor Q₈ und dem Transistor Q₉ ist mit dem Gate des Transistors Q₇ zur Bildung einer Flip-Flop-Schaltung verbunden. Der Ver­ bindungspunkt zwischen dem Transistor Q₆ und dem Transistor Q₇ ist mit dem Transistor Q₅ verbunden. Die Anordnung der Steuergateleitungsverriegelung 9d ist ähnlich zu der der Datenverriegelung 9c, so daß keine Beschreibung hiervon er­ folgt.

In der oben beschriebenen Anordnung erreicht ein Eingangs-/ Ausgangssignal I/O die Datenverriegelung 9c über den Tran­ sistor Q₅, und das Signal wird darin verriegelt. Ein an die Steuergateleitung 5 über den Transistor 20 angelegtes Steuer­ signal CG erreicht die Steuergateleitungsverriegelung 9d, und das Signal wird darin verriegelt.

Fig. 12 ist ein Schaltungsdiagramm einer konkreten Anordnung der Eingangsdatenumwandlungsschaltung und der Konstantspan­ nungswandelschaltung in der Ausführungsform der Erfindung nach Fig. 10.

Diese Anordnung ist im folgenden unter Bezug auf diese Figur erläutert.

Der Aufbau der Eingangsdatenumwandlungsschaltung 40 wird im folgenden erklärt: Der Ausgang des D₀-Eingangspuffers 36a bildet den Eingang zu den NAND-Gattern N₁ und N₂; der Ausgang des D₀-Eingangspuffers 36a bildet ferner den Eingang zu den NAND-Gattern N₃ und N₄ über einen Inverter I₁. Der Ausgang des D₁-Eingangspuffers 36b bildet den Eingang der NAND-Gatter N₁ und N₃ und der NAND-Gatter N₂ und N₄ über einen Inverter I₂. Der Ausgang der NAND-Gatter N₁, N₂, N₃ und N₄ ist jeweils verbunden mit den Konstantspannungswand­ lerschaltungen 44 über die Inverter I₃, I₄, I₅ und I₆; die Konstantspannungswandlerschaltung 44 enthält eine Konstant­ spannungsschaltung A 66a, B 66b, C 66c und D 66d. Die Kon­ stantspannungsschaltung A 66a enthält einen Transistor Q₁₀, einen Transistor Q₁₁ und einen Transistor Q_12, die in Serie zwischen die Quellenspannung V_cc und Massepotential geschal­ tet sind; die einzelnen Gates der Transistoren Q₁₀, Q₁₁ und Q₁₂ sind mit den Knoten auf der Seite der Quellenspannung V_cc verbunden; der Verbindungspunkt der Transistoren Q₁₀ und Q₁₁ ist mit dem Source-Diffusionsgebiet jedes Speicher­ transistors entsprechend der jeweiligen Konstantspannungs­ wandlerschaltung über einen Transistor Q₁₃ verbunden. Der Ausgang des Inverters I₃ ist mit dem Gate des Transistors Q₁₃ gekoppelt; in ähnlicher Weise ist der Ausgang der Kon­ stantspannungsschaltung B, C und D mit der Ausgangsseite des Transistors Q₁₃ über Transistoren verbunden. Der interne Aufbau der Konstantspannungsschaltungen B, C und D ist im wesentlichen ähnlich zu dem der Konstantspannungsschaltung A. Die Ausgangsspannungen können durch Änderung der Tran­ sistorgröße unterschiedlich gewählt werden.

Die 1 Byte entsprechenden Daten (8 Bit von D₀ bis D₇) in einer herkömmlichen Vorrichtung können in gleicher Weise in 4 Bit [(D₀, D₁), (D₂, D₃), (D₄, D₅), (D₆, D₇)] in der oben beschriebenen Anordnung gespeichert und gehalten werden. Fig. 12 zeigt eine Wandlerschaltung für die Eingangsdaten dieses einen Bits (D₀, D₁). Die Binärdaten werden in den D₀-Eingangspuffer in gleicher Weise wie bisher und ebenfalls in den D₁-Eingangspuffer eingegeben. Durch die Kombination der Binärdaten D₀ und D₁ können vier Datenarten erhalten werden. Auf der Basis dieser vier Datenarten wird eine der vier Arten von Konstantspannungen durch die Konstantspan­ nungswandelschaltung ausgegeben, und diese Spannung wird an das Source-Diffusionsgebiet eines Speichertransistors angelegt. Dadurch werden die zwei Bits einer herkömmlichen Vorrichtung entsprechenden Daten als 1-Bit-Daten einem Speichertransistor eingegeben und darin gespeichert. Die 1 Byte mit 8 Bit entsprechenden Daten einer herkömmlichen Vorrichtung können durch die Daten einer 1-Byte-Anordnung mit 4 Bit nach der in Fig. 10 gezeigten Ausführungsform er­ setzt werden.

Fig. 13 ist ein Schaltungsdiagramm einer Anordnung eines Leseverstärkers in der Ausführungsform der vorliegenden Er­ findung nach Fig. 10.

Diese Anordnung wird im folgenden unter Bezug auf die Figur erläutert.

Leseverstärker werden für einzelne Leitungen, Eingangs-/ Ausgangsleitungen I/O₀ bis I/O₃, vorgesehen, aber an dieser Stelle wird ein Leseverstärker erläutert, der mit einer die­ ser Eingangs-/Ausgangsleitungen verbunden ist. Der Transistor Q₁₂ ist zwischen eine Eingangsleitung I/O und die Quellen­ spannung V_cc geschaltet; ein Transistor vom P-Typ Q₁₀ und ein Transistor vom N-Typ Q₁₁ sind in Serie zwischen die Quellenspannung V_cc und Massepotential geschaltet; die ein­ zelnen Gates der Transistoren Q₁₀ und Q₁₁ sind mit der Ein­ gangs-/Ausgangsleitung I/O verbunden. Ein Transistor vom P-Typ Q₁₃ und ein Transistor vom N-Typ Q₁₄ sind in Serie zwischen die Eingangs-/Ausgangsleitung I/O und die Quellen­ spannung V_cc geschaltet; das Gate des Transistors Q₁₃ ist geerdet; die Gates der Transistoren Q₁₂ und Q₁₄ sind mit den Verbindungspunkten der Transistoren Q₁₀ und Q₁₁ verbun­ den. Der Leseverstärker enthält einen Leseverstärker A 50a, B 50b, C 50c; die Verbindungspunkte zwischen den Transistoren Q₁₃ und Q₁₄ sind jeweils mit den Leseverstärkern A, B und C verbunden. Der Leseverstärker A 50a soll stellvertretend für die Leseverstärker im folgenden erläutert werden: ein P-Typ-Transistor Q₁₅ und ein N-Typ-Transistor Q₁₆ sind mit der Quellenspannung V_cc in Serie verbunden; ein P-Typ-Tran­ sistor Q₁₈ und ein N-Typ-Transistor Q₁₉ sind mit der Quellen­ spannung V_cc in Serie verbunden; jeder der Transistoren Q₁₆ und Q₁₉ ist über den Transistor Q₁₇ mit Massepotential ver­ bunden; die Gates der Transistoren Q₁₅ und Q₁₈ sind mit den Verbindungspunkten des Transistors Q₁₅ und des Transistors Q₁₆ verbunden; das Referenzpotential Vref₁ wird an das Gate des Transistors Q₁₉ angelegt; die Verbindungspunkte des Tran­ sistors Q₁₈ und des Transistors Q₁₉ sind mit einem Ausgangs­ signal SA1 über einen Inverter I₇ gekoppelt. Der interne Aufbau des Leseverstärkers B 50b und des Leseverstärkers C 50c sind im wesentlichen ähnlich mit dem des Leseverstär­ kers A 50a. Die Referenzpotentiale Vref₂ und Vref₃ (nicht dargestellt) unterscheiden sich und werden an die Gates der einzelnen entsprechenden Transistoren angelegt.

Die Betriebsweise der Schaltung wird im folgenden erläutert.

Ein in der Eingangs-/Ausgangsleitung I/O erzeugter Drain­ strom eines Speichertransistors wird in ein festes Potential umgewandelt und an das Gate des Transistors Q₁₆ angelegt. Ein Signal, das dem an das Gate des Transistors Q₁₆ angeleg­ ten Potential und dem Referenzpotential Vref₁ entspricht, wird als Ausgangssignal SA1 über den Inverter I₇ ausgege­ ben. Das an das Gate des Transistors Q₁₆ angelegte Potential wird ebenfalls dem Leseverstärker B und dem Leseverstärker C zugeführt. Daher werden Ausgangssignale SA2 und SA3 ent­ sprechend den Referenzpotentialen Vref₂ und Vref₃ ausgegeben. Auf der Basis dieser Signaldaten, den Ausgangssignalen SA1, SA2 und SA3, werden die im Speichertransistor in 4 logischen Zuständen gehaltenen Daten (4-Wert-Daten) in Binärdaten um­ gewandelt.

Fig. 14 ist eine vereinfachte Schaltungsanordnung der in der Ausführungsform der vorliegenden Erfindung nach Fig. 10 enthaltenen Ausgangsdatenumwandlungsschaltung 42 (wie in Fig. 5 gezeigt).

Ausgangssignale SA1 bis SA3, die von den entsprechenden Lese­ verstärkern A bis C wie in Fig. 13 gezeigt ausgegeben werden, werden in Binärdaten als 1-Bit-Daten (D₀, D₁) umgewandelt; im einzelnen wird das Ausgangssignal SA2 als Binärsignal des Bits D₁ ausgegeben, und die Ausgangssignale SA2, SA1 und SA3 werden mit dem Eingang eines NOR-Gatters NO₁ gekop­ pelt; ein Ausgangssignal des NOR-Gatters NO₁ wird als Binär­ wert des Bits D₀ ausgegeben. Wie oben erwähnt, werden die 2 Bits einer herkömmlichen Vorrichtung entsprechenden Daten in der Form von 4-Wert-Daten von 1 Bit in einem Speicher­ transistor gespeichert; die Ausgangsdaten des Speichertran­ sistors werden bei der Ausgabe wieder in Daten von 2 Bits umgewandelt, wobei jedes Bit einen Binärwert darstellt.

Fig. 15 ist ein Schaltungsdiagramm einer Anordnung um den Hochspannungsschalter bei einer weiteren Ausführungsform der vorliegenden Erfindung.

Die Anordnung wird im folgenden unter Bezug auf die Figur erläutert.

Der Aufbau eines Hochspannungsschalters 9a selbst ist ähnlich mit dem des in Fig. 11 der vorhergehenden Ausführungsform gezeigten Hochspannungsschalters 9a. Bei dieser Ausführungs­ form ist jedoch in der Verbindungsleitung (Bitleitung 6) zwischen dem Transistor Q₄ und dem Verbindungspunkt des Tran­ sistors 22 mit dem Transistor 2 eine Erfassungsschaltung 68 für das Schreibende vorgesehen.

Der Aufbau der Erfassungsschaltung 68 für das Schreibende ist im folgenden erläutert: ein P-Typ-Transistor Q₂₁ und ein N-Typ-Transistor Q₂₂ sind in Serie zwischen die Quellen­ spannung V_cc und Massepotential geschaltet; die Gates der Transistoren Q₂₁ und Q₂₂ sind mit einem Knoten N3 verbunden; ein Transistor Q₂₃ ist zwischen die Quellenspannung V_cc und den Knoten N3 geschaltet; ein P-Typ-Transistor Q₂₄ und ein N-Typ-Transistor Q₂₅ sind in Serie zwischen die Quellenspan­ nung V_cc und den Knoten N3 geschaltet; die einzelnen Gates der Transistoren Q₂₃ und Q₂₅ sind mit den Verbindungspunkten der Transistoren Q₂₁ und Q₂₂ verbunden; das Gate des Tran­ sistors Q₂₄ ist geerdet; ein P-Typ-Transistor Q₂₆ und ein N-Typ-Transistor Q₂₇ sind in Serie zwischen die Quellenspan­ nung V_cc und Massepotential geschaltet; die jeweiligen Gates der Transistoren Q₂₆ und Q₂₇ sind mit den Verbindungspunkten der Transistoren Q₂₄ und Q₂₅ verbunden; der Transistor Q₂₀ ist zwischen einen Knoten N4 und Massepotential geschaltet; das Gate des Transistors Q₂₀ ist mit dem Verbindungspunkt zwischen dem Transistor Q₂₆ und dem Transistor Q₂₇ verbun­ den.

Die Betriebsweise der wie oben beschrieben aufgebauten Er­ fassungsschaltung 68 für das Schreibende wird im folgenden erläutert.

Während des Einschreibens in den Speichertransistor 3 be­ ginnt, wenn die Gatespannung des Speichertransistors 3 eine Schwellenspannung erreicht, die einer durch die Konstant­ spannungswandelschaltung 44 eingestellten vorgeschriebenen Spannung entspricht, ein Strom im Kanalgebiet des Speicher­ transistors 3 zu fließen. Damit fließt ein Strom durch die Bitleitung 6 vom Hochspannungsschalter 9a zu einer Speicher­ zelle. Eine verstärkte Quellenspannung V_cc, die dem Hoch­ spannungsschalter 9a zugeführt werden soll, wird mittels einer Ladungspumpe verstärkt und besitzt so keine Stromver­ sorgungsfähigkeit. Wie in Fig. 11 gezeigt ist, wird die Quel­ lenspannung V_cc ebenfalls den den anderen Bitleitungen ent­ sprechenden Hochspannungsschaltern zugeführt. Wenn der Tran­ sistor Q₃ in den "EIN"-Zustand gebracht ist und ein Strom in der Bitleitung 6 zu fließen beginnt, kann die Quellenspan­ nung nicht auf dem normalen Niveau gehalten werden. Mit ande­ ren Worten sinkt, wenn ein Stromfluß in einem Speichertransi­ stor beginnt, das Niveau des elektrischen Potentials der Quellenspannung selbst, so daß selbst dann, wenn die Schwel­ lenspannung eines mit einer anderen Bitleitung verbundenen anderen Speichertransistors kleiner als ein vorgeschriebener Wert ist, wahrscheinlich kein weiterer Schreibbetrieb durch­ geführt wird. Um dies zu vermeiden, ist es notwendig, den Transistor Q₃ mit Sicherheit in einen "AUS"-Zustand zu brin­ gen, wenn das Einschreiben in den Speichertransistor 3 be­ endet ist. Zu diesem Zweck ist die Erfassungsschaltung 68 für das Schreibende vorgesehen; in der Erfassungsschaltung 68 für das Schreibende wird der durch den Knoten N3 der Bit­ leitung 6 fließende Strom erfaßt und der Transistor Q₂₀ in den "EIN"-Zustand gebracht, wenn dieser Strom einen bestimm­ ten Wert überschreitet: dann wird ein Knoten N4 der mit dem Transistor Q₂₀ verbundenen Bitleitung 6 geerdet. Aus diesem Grund wird Q₃ sicher in den "AUS"-Zustand gebracht und als Folge hiervon wird ein Leckstrom in der Bitleitung 6 unter­ brochen, so daß ein zuverlässiger Schreibbetrieb ohne Be­ einflussung der verstärkten Quellenspannung V_cc durchgeführt werden kann.

Anstelle der Erfassungsschaltung für das Schreibende kann ein Hochspannungsschalter 9a in der folgenden Weise einge­ stellt werden.

Der Leckstrom in einer Bitleitung bei der Beendigung des Einschreibens in den Speichertransistor 3 soll zuvor berech­ net werden, und das Potential des Knotens N4 soll auf der Grundlage dieses Stroms und des Widerstands der Bitleitung 6 berechnet werden. Wenn ein Transistor Q₃ gewählt wird, der beim berechneten Potential des Knotens N4 sicher in den "AUS"-Zustand gebracht wird, wird ein vergleichbarer Effekt erhalten.

In der in Fig. 10 gezeigten Ausführungsform wird 1 Byte durch Speicherzellen von 4 Bit zur Speicherung der Daten für 8 Bit einer herkömmlichen Vorrichtung gebildet; es ist ebenfalls möglich, 1 Byte mit Speicherzellen von 8 Bit zur Abspeiche­ rung der Daten für 16 Bit einer herkömmlichen Vorrichtung zu bilden.

Bei der oben beschriebenen Ausführungsform werden die Binär­ daten als Eingangs-/Ausgangsdaten des EEPROMs in Mehr- Zustands-Daten zur Speicherung in einem Speichertransistor umgewandelt, aber es ist auch möglich, Mehr-Zustands-Daten als Eingangs-/Ausgangsdaten des EEPROMs zu verwenden. Mit anderen Worten können für den Datenaustausch mit Peripherie- Einheiten des EEPROMs nicht nur die digitalen Daten auf der Basis der binären Darstellung, sondern auch Mehr-Zustands- Daten einer mehr als ternären Darstellung verwendet werden.

Bei der oben dargestellten Ausführungsform wird das Konzept der vorliegenden Erfindung auf das EEPROM eines N-Kanal-Typs angewendet, es kann jedoch selbstverständlich auch auf ein EEPROM des P-Kanal-Typs angewendet werden.

Während bei einer herkömmlichen Vorrichtung nur Binärdaten in einem Speichertransistor eines EEPROMs gespeichert werden konnten, wird gemäß der vorliegenden Erfindung beim Ein­ schreiben eine vorgeschriebene Spannung an ein Sourcegebiet angelegt, und durch Verändern der vorgeschriebenen Spannung können wahlweise Mehr-Zustands-Daten gespeichert werden. Aus diesem Grund kann ein EEPROM erhalten werden, das zur Weiterentwicklung eines integrierten Schaltkreises großer Kapazität oder mit hohem Integrationsgrad beiträgt.

Gemäß der vorliegenden Erfindung beeinflußt der Schreibbe­ trieb eines Mehr-Zustands-Datenwertes in einen Speichertran­ sistor von 1 Bit nicht das Einschreiben in ein anderes Bit, so daß ein EEPROM mit vorzüglicher Zuverlässigkeit erhalten werden kann.

Claims (7)

1. Permanentspeicher zur Speicherung von Mehr-Zustands-Daten auf der Basis einer Schwellenspannung mit
einem schwebenden Gate (58), in das und von dem elektrische Ladung injiziert bzw. entfernt wird,
einer Drainelektrode (78), einer Sourceelektrode (76) und einer Steuergateelektrode (56), die zur Bildung eines Speichertransistors (3) um die schwebende Gateelektrode (58) herum angeordnet ist, wobei die Drainelektrode (78) und die Sourceelektrode (76) auf einem Halbleitersubstrat (74) gebildet sind,
einer Ladungsinjektionsvorrichtung (9, 48) zum Injizieren elektrischer Ladung in das schwebende Gate, wobei die Schwellenspannung auf der Basis der injizierten elektrischen Ladungsmenge bestimmt wird,
einer Steuervorrichtung (44) zur Steuerung der von der Ladungsinjektionsvorrichtung (9, 48) zu injizierenden elektrischen Ladungsmenge,
dadurch gekennzeichnet, daß die Steuervorrichtung eine mit der Sourceelektrode verbundene erste Spannungsanlegeeinrichtung zum Anlegen einer Wahlspannung an die Sourceelektrode (76) beim Einschreiben von Daten aufweist.

2. Permanentspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Ladungsinjektionsvorrichtung (9, 48)
eine zweite Spannungsanlegeeinrichtung zum Anlegen eines 0-Potentials an die Steuergateelektrode (56) und an das Halbleitersubstrat (74) und zum Anlegen einer positiven hohen Spannung an die Drainelektrode (78) beim Einschreiben von Daten, und
eine dritte Spannungsanlegeeinrichtung zum Anlegen eines 0-Potentials an die Drainelektrode (78), die Sourceelektrode (76) und das Halbleitersubstrat (74), und zum Anlegen einer positiven hohen Spannung an die Steuerelektrode (56) beim Löschen von Daten
aufweist.

3. Permanentspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die erste Spannungsanlegeeinrichtung
eine Eingangsdatenumwandlungseinrichtung (40) zum Umwandeln von N (eine natürliche Zahl größer als 1) Binärsignalen in das Mehr-Zustands-Signal von 2^N-Werten, und
eine Konstantspannungserzeugungseinrichtung (44) zum Erzeugen von 2^N Arten von Konstantspannungen entsprechend dem von der Eingangsdatenumwandlungseinrichtung erzeugten Mehr- Zustands-Signal von 2^N-Werten
aufweist.

4. Permanentspeicher nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
eine Datenlesevorrichtung zum Lesen von Daten, die eine vierte Spannungsanlegeeinrichtung zum Anlegen eines 0-Potentials an die Steuergateelektrode (56) und die Sourceelektrode (76) und zum Anlegen einer vorbestimmten positiven Spannung an die Drainelektrode (78) beim Auslesen aufweist,
eine Erfassungseinrichtung zum Erfassen des von der vierten Spannungsanlegeeinrichtung zwischen der Sourceelektrode (76) und der Drainelektrode (78) durch das Halbleitersubstrat erzeugten Stromes, und
eine Signalerzeugungseinrichtung zum Erzeugen eines Ausgangssignales entsprechend dem von der Erfassungseinrichtung erfaßten Strom.

5. Permanentspeicher nach Anspruch 4, dadurch gekennzeichnet, daß die Signalerzeugungseinrichtung
eine Spannungserzeugungseinrichtung zum Erzeugen von M (2^N . . . N: eine natürliche Zahl größer als 1) Spannungsarten entsprechend M Arten des erfaßten Stromes und
eine Binärsignalerzeugungseinrichtung zum Erzeugen von Binärsignalen auf der Basis von M Spannungsarten der Spannungserzeugungseinrichtung und von (M-1) Arten der vorbestimmten Spannungen aufweist.

6. Permanentspeicher nach einem der Ansprüche 1 bis 5 mit einer Mehrzahl von schwebenden Gates und Ladungsinjektionsvorrichtungen, dadurch gekennzeichnet, daß jede der Ladungsinjektionsvorrichtungen mit einer gemeinsamen Quellenspannung verbunden ist und eine Quellenspannungsfreigabeeinrichtung aufweist zum Freigeben der Verbindungen mit der Quellenspannung, wenn die Injektion der elektrischen Ladung in jedes der schwebenden Gates durch jede der Ladungsinjektionsvorrichtungen beendet ist.

7. Permanentspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Quellenspannungsfreigabevorrichtung
eine Erfassungseinrichtung zum Erfassen des zwischen der Sourceelektrode und der Drainelektrode durch das Halbleitersubstrat erzeugten Stromes, wenn die Injektion der elektrischen Ladung in die schwebende Gateelektrode beim Einschreiben von Daten beendet ist, und
eine Schalteinrichtung zum Unterbrechen der Verbindung mit der Quellenspannung in Antwort auf das Ausgangssignal der Erfassungseinrichtung aufweist.