JP5384012B2 - Ｅｅｐｒｏｍおよびそれを用いた電子機器 - Google Patents

Description

本発明は、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）に関し、特にそれに対するデータ書き込み技術に関する。

近年の半導体集積回路において、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）が利用される（特許文献１〜３）。ＥＥＰＲＯＭはマトリクス状に配置されたメモリセルを含んでおり、マトリクスの行ごとにワードラインが、列ごとにビットラインが設けられる。特許文献１〜３に記載されるように、メモリセルは、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ソースがメモリトランジスタのドレインに接続された選択トランジスタと、を含む。

同じ行に配置されるいくつかのメモリトランジスタのソースは、共通のソースライン（ＡＳＧ：Array Source Groundともいう）に接続される。

メモリセルに対するデータの書き込むは、以下の２つのプロセスを経て行われる。
（１）選択トランジスタのドレインおよびゲートに高電圧を与え、メモリトランジスタのコントロールゲートにローレベル（接地電圧）を印加する。このとき選択トランジスタがオンし、メモリトランジスタのフローティングゲートから電子が引き抜かれてフローティングゲートが正に帯電する。
（２）フローティングゲートが十分に帯電すると、メモリトランジスタのしきい値電圧が低下し、メモリトランジスタのドレインソース間のチャンネルが導通してメモリトランジスタのソース（つまりソースライン）が充電される。
特開２０００−８６５７９号公報 特開２０００−２００４９６号公報 特開平７−２３０６９７号公報

（１）において、フローティングゲートを十分に帯電させてメモリトランジスタのチャネルを導通させるためには、選択トランジスタのドレインに印加する駆動電圧がある程度高くなければならない。ここで（２）におけるソースラインの充電は、（１）においてメモリトランジスタがオンした後に開始するため、ソースラインはある程度高い駆動電圧によって充電される。通常、選択トランジスタのドレインに印加する駆動電圧はチャージポンプ回路などの昇圧回路を利用して生成されるところ、チャージポンプ回路の電流供給能力はその出力電圧が上昇するほど低下する傾向にある。つまりソースラインの充電は、チャージポンプ回路の電流供給能力が低い状態で行われることになり、充電に要する時間が長く、ひいてはメモリセルのアクセス時間が長くなるという問題がある。

またこの問題を解決するために、高電圧発生回路（チャージポンプ回路）の電流供給能力を十分に大きく設計すると、チャージポンプ回路のキャパシタの容量値を大きくする必要があり、回路面積が増加するという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、書き込み時間を短縮し、あるいは回路規模を縮小したＥＥＰＲＯＭの提供にある。

本発明のある態様は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）に関する。このＥＥＰＲＯＭは、複数のビットラインおよび複数のワードラインと、複数のビットラインおよび複数のワードラインの交点にマトリクス状に配置された複数のメモリセルを備える。各メモリセルは、ソースが対応するビットラインに接続され、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ソースがメモリトランジスタのドレインに接続され、ゲートが対応するワードラインに接続された選択トランジスタと、を含んで構成される。ＥＥＰＲＯＭはさらに、複数のメモリセル内の複数のメモリトランジスタのソースを共通に接続するソースラインと、ソースラインを充電する充電回路と、を備える。

この態様によると、メモリセル内のメモリトランジスタおよび選択トランジスタを含む経路とは別に設けられた充電回路を利用することにより、メモリセルトランジスタのフローティングゲートが十分帯電してチャンネルがオンする前に、ソースラインを充電することができ、短時間で書き込み処理を行うことができる。

充電回路は、ソースラインとビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタを含んでもよい。この場合、ビットラインの電圧が低くメモリトランジスタのチャンネルが導通する前の状態において、第１トランジスタを介してビットラインの電圧を利用してソースラインを充電することができる。すなわち、ビットラインに高電圧を供給する高電圧発生回路の出力電圧が低い状態、つまり電流供給能力が高い状態でソースラインを充電できるため、書き込み処理を短縮できる。別の観点から見れば、チャージポンプ回路の回路面積を縮小することができる。

あるメモリセルにデータを書き込むとき、書き込みに先立って充電回路によってソースラインを充電し、続いてメモリセルに対応するビットラインに高電圧を与えてもよい。

充電回路は、ソースラインとビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタを含み、あるメモリセルにデータを書き込むとき、書き込みに先立って第１トランジスタを所定時間オンし、続いてメモリセルに対応するビットラインに高電圧を与えてデータを書き込んでもよい。

ある態様のＥＥＰＲＯＭは、高電圧を生成する高電圧発生回路と、書き込み対象のメモリセルに対応するビットラインを選択して高電圧を供給する列選択回路と、高電圧発生回路と列選択回路の間に設けられた第２トランジスタと、をさらに備えてもよい。
この場合、第２トランジスタのオン、オフを切り換えることにより、ビットラインに印加する高電圧の状態を制御することができ、さらに高電圧発生回路からみた負荷を制御することができる。

ある態様のＥＥＰＲＯＭは、高電圧を生成する高電圧発生回路と、高電圧を受け、複数のビットラインのいずれかに供給する列選択回路と、高電圧発生回路と列選択回路の間に設けられた第２トランジスタと、をさらに備えてもよい。充電回路は、ソースラインとビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタを含んでもよい。あるメモリセルにデータを書き込むとき、書き込みに先立って充電回路の第１トランジスタを所定時間オンし、続いて第２トランジスタをオンしてメモリセルに対応するビットラインに高電圧を与えてデータを書き込んでもよい。

充電回路は、あるメモリセルにデータを書き込むとき、書き込み対象のメモリセルに対応するビットラインに高電圧を与えるタイミングで、ソースラインの充電を開始してもよい。

ＥＥＰＲＯＭは、ビットラインに供給すべき高電圧を生成するチャージポンプ型の高電圧発生回路をさらに備えてもよい。当該高電圧発生回路は、書き込み対象のメモリセルに対応するビットラインに高電圧を与えるタイミングで、その出力電圧を上昇させてもよい。この場合、出力電圧が上昇する過程において、その電圧値が低い状態でソースラインを充電することができるため、電流供給能力が高い状態での充電が可能となる。

充電回路は、ソースラインとビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタ、ソースラインの電位を所定のしきい値電圧と比較し、ソースラインの電位がしきい値電圧に達すると第１トランジスタをオフするスイッチ制御部と、を含んでもよい。

充電回路は、ソースラインとビットラインに与えられる高電圧と同電位のラインとの間に直列に設けられた、第１トランジスタと、第３トランジスタと、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有する第４トランジスタと、を含んでもよい。第４トランジスタのコントロールゲートが、所定電位にバイアスされてもよい。

あるメモリセルにデータを書き込むとき、書き込み対象のメモリセルに対応するビットラインに高電圧を与えるタイミングで、第１トランジスタをオンしてもよい。

本発明の別の態様は、複数のビットラインおよびワードラインの交点にマトリクス状に配置された複数のメモリセルを含むＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の駆動方法に関する。複数のメモリセルはそれぞれ、ソースが対応するビットラインに接続され、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ソースがメモリトランジスタのドレインに接続され、ゲートが対応するワードラインに接続された選択トランジスタと、を含む。当該駆動方法は、あるメモリセルにデータを書き込むとき、所定時間、書き込み対象のメモリセルに接続されるソースラインを充電するステップと、所定時間の経過後に、書き込み対象のメモリセルに対応するビットラインに高電圧を印加するステップと、を備える。

本発明のさらに別の態様もまた、複数のビットラインおよびワードラインの交点にマトリクス状に配置された複数のメモリセルを含むＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の駆動方法に関する。複数のメモリセルはそれぞれ、ソースが対応するビットラインに接続され、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ソースがメモリトランジスタのドレインに接続され、ゲートが対応するワードラインに接続された選択トランジスタと、を含む。当該駆動方法は、あるメモリセルにデータを書き込むとき、書き込み対象のメモリセルに接続されるソースラインを当該メモリセル内のメモリトランジスタおよび選択トランジスタ以外の充電経路を介して充電するとともに、書き込み対象のメモリセルに対応するビットラインに高電圧を印加するステップと、ソースラインの電位を所定のしきい値電圧と比較し、ソースラインの電位がしきい値電圧に達すると、充電経路を遮断するステップと、を備える。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、データ書き込み時間を短縮でき、あるいは回路規模を縮小できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、ＥＥＰＲＯＭ２００の全体構成を示すブロック図である。ＥＥＰＲＯＭ２００は、メモリアレイ１１０、行選択回路１０、行デコーダ１２、列選択回路２０、列デコーダ２２、リードライト回路２４を備える。ＥＥＰＲＯＭ２００は、ひとつの半導体基板上に一体集積化されるのが好ましい。ＥＥＰＲＯＭ２００は、携帯電話端末やＰＤＡ（Personal Digital Assistants）、デジタルスチルカメラやコンピュータ、家電製品をはじめとするさまざまな電子機器に搭載される。

メモリアレイ１１０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含む。メモリアレイ１１０には、マトリクスの行ごとに設けられたワードラインＷＬ１〜ＷＬｍと、列ごとに設けられたビットラインＢＬ１〜ＢＬｎを含む。

行選択回路１０は、ｍ本のワードラインごとに設けられたｍ個のワードラインドライバ（不図示）を含む。行デコーダ１２は、アクセス対象のアドレスデータを受け、これをデコードして、行アドレスデータＲＤを生成し、行選択回路１０に出力する。その結果、行選択回路１０において、行アドレスデータＲＤにより指定されたワードラインドライバが選択され、必要な高電圧を選択されたワードラインＷＬに対して出力する。この高電圧は図示しないチャージポンプ回路などの高電圧発生回路によって生成される。

列選択回路２０は、メモリアレイ１１０の列ごとに設けられたビットラインＢＬを選択するｎ個のセレクタ回路（不図示）を含む。列デコーダ２２は、アクセス対象のアドレスデータを受け、これをデコードして、列アドレスデータＣＤを生成し、列選択回路２０に出力する。その結果、列選択回路２０において、列アドレスデータＣＤにより指定されたセレクタ回路が選択され、高電圧発生回路により生成された高電圧を選択されたビットラインＢＬに対して出力する。

リードライト回路２４は、ライトモード、リードモードが切り換えられる。ライトモードにおいてリードライト回路２４には、メモリアレイ１１０に対して書き込むべき入力データＩＮが入力され、行選択回路１０、列選択回路２０によってそれぞれ選択されたワードラインＷＬ、ビットラインＢＬの交点に位置するメモリセルに、入力データＩＮを書き込む。

また、リードライト回路２４は、リードモードにおいて、行選択回路１０、列選択回路２０によって選択されたワードラインＷＬ、ビットラインＢＬの交点に位置するメモリセルからデータを読み出し、出力データＯＵＴとして出力する。出力データＯＵＴは、ワード単位のシリアルデータとして出力される。

以下、ＥＥＰＲＯＭ２００の具体的な構成例について、いくつかの実施の形態に即して説明する。

（第１の実施の形態）
図２は、第１の実施の形態に係るＥＥＰＲＯＭ２００ａの詳細な構成を示す回路図である。ＥＥＰＲＯＭ２００ａは、図示しない電池から電池電圧Ｖｂａｔを受け、これを電源として動作する。図２のＥＥＰＲＯＭ２００ａは、列選択回路２０、メモリアレイ１１０に加えて、高電圧発生回路３０、充電回路４０ａ、高電圧制御スイッチ５０を備える。メモリアレイ１１０の説明を簡潔化するため、単一のワードラインＷＬ１と、３つのビットラインＢＬ１〜ＢＬ３、およびこれらの交点に位置する３つのメモリセルＭＣ１〜ＭＣ３のみが示される。

高電圧発生回路３０はチャージポンプ回路などの昇圧回路であって、電池電圧Ｖｂａｔを昇圧して１５〜２０Ｖ程度の駆動電圧Ｖｐｐを生成する。駆動電圧（高電圧ともいう）Ｖｐｐは高電圧制御スイッチ５０を介して列選択回路２０に供給される。

各メモリセルＭＣは、選択トランジスタＳＴおよびメモリトランジスタＭＴを含んで構成される。メモリトランジスタＭＴは、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有する。メモリトランジスタＭＴのソースは対応するビットラインＢＬに接続され、そのコントロールゲートは対応するコントロールラインＣＬに接続される。選択トランジスタＳＴのソースは、対応するメモリトランジスタＭＴのドレインに接続され、そのゲートは対応するワードラインＷＬに接続される。

共通のワードラインＷＬに接続される複数のメモリセルＭＣ内の、いくつかのメモリトランジスタＭＴのソース同士は、ソースラインＳＬを介して共通に接続される。ソースラインＳＬと固定電圧端子（接地端子）の間には、ＡＳＧ（Array Source Ground）トランジスタＡＴが設けられる。ＡＳＧトランジスタＡＴがオンするとソースラインＳＬは接地され、オフするとソースラインＳＬがオープン状態（ハイインピーダンス状態）となる。ＡＳＧトランジスタＡＴのオン、オフは、消去、書き込み、読み出しの状態に応じて制御される。

充電回路４０ａは、メモリトランジスタＭＴおよび選択トランジスタＳＴ以外の経路によって、ソースラインＳＬを充電するために設けられる。充電回路４０ａは、ソースラインＳＬに対して電荷を供給することが可能に構成され、たとえばスイッチ、抵抗、電流源などを用いて構成することができる。図２のＥＥＰＲＯＭ２００ａにおいて、充電回路４０ａは、ソースラインＳＬと、ビットラインＢＬに与えられる高電圧Ｖｐｐと同電位のライン（以下、高電圧ラインＨＶＬという）との間に設けられた第１トランジスタＭ１を含む。第１トランジスタＭ１はＰチャンネルＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)であり、そのゲートに印加される制御電圧Ｖ１に応じて、オンオフが切り換えられる。第１ドライバＤ１は、第１制御信号Ｓ１に応じて制御電圧Ｖ１のレベルを切り換える。制御電圧Ｖ１がハイレベル（Ｖｐｐ）のとき、第１トランジスタＭ１はオフし、制御電圧Ｖ１がローレベル（Ｖｐｐ−Ｖｔより低い電圧）のとき、第１トランジスタＭ１はオンする。Ｖｔは第１トランジスタＭ１のしきい値電圧である。高電圧ラインＨＶＬは、高電圧発生回路３０の出力端子と接続され、その電位は高電圧Ｖｐｐと等しくなっている。

高電圧制御スイッチ５０は列選択回路２０と高電圧発生回路３０の間に設けられる。高電圧制御スイッチ５０は第２トランジスタＭ２および第２ドライバＤ２を含む。第２トランジスタＭ２はＰチャンネルＭＯＳＦＥＴであり、高電圧ラインＨＶＬと列選択回路２０の間に設けられる。第２ドライバＤ２は第２制御信号Ｓ２に応じて、第２トランジスタＭ２のゲートに供給する制御電圧Ｖ２のレベルを切り換える。タイミング制御部６０は、消去動作、書き込み動作のタイミングに同期して、第１制御信号Ｓ１、第２制御信号Ｓ２のレベルを切り換える。

以上がＥＥＰＲＯＭ２００ａの構成である。続いてＥＥＰＲＯＭ２００ａの動作についてタイムチャートを参照しながら説明する。図３は、図２のＥＥＰＲＯＭ２００ａにおいて、あるメモリセルに対して消去、書き込みを行う際のタイムチャートである。図３は上から順に、高電圧発生回路３０から出力される高電圧Ｖｐｐ、第１トランジスタＭ１のオンオフ状態、第２トランジスタＭ２のオンオフ状態を示す。Ｍ１およびＭ２は、ハイレベルがオン状態を、ローレベルがオフ状態を示す。図３の最下段には、充電回路４０および高電圧制御スイッチ５０が設けられない従来のＥＥＰＲＯＭのビットラインＶｐｐ’の電位を示す。

期間φ１、φ２、φ３ではそれぞれ、消去、プリチャージ、書き込みが行われる。以下では、期間φ１〜φ３をそれぞれ、消去期間φ１、プリチャージ期間φ２、書き込み期間φ３という。

消去期間φ１〜書き込み期間φ３の間、高電圧発生回路３０により生成される高電圧Ｖｐｐがハイレベルとなる。つまり高電圧発生回路３０による昇圧動作は継続的に行われる。

消去期間φ１では、第１トランジスタＭ１、第２トランジスタＭ２がともにオフ状態となる。このとき、ビットラインＢＬおよびソースラインＳＬは接地電位に固定され、メモリトランジスタＭＴのコントロールゲートにはコントロールラインＣＬを介してハイレベル（高電圧Ｖｐｐ）が印加される。この状態でメモリトランジスタＭＴのフローティングゲートに電子が注入され、データが消去される。

書き込みに先立ったプリチャージ期間φ２において、所定時間の間、第１トランジスタＭ１がオン状態となり、充電回路４０はソースラインＳＬを充電する。プリチャージ期間φ２の所定時間はタイミング制御部６０によって制御される。充電電流は高電圧発生回路３０から供給されるが、プリチャージ期間φ２においては第２トランジスタＭ２がオフしており、ビットラインＢＬおよびメモリセルＭＣに電流は供給されない。つまり高電圧発生回路３０の実質的な負荷は、第１トランジスタＭ１を介して接続されるソースラインＳＬのみとなるから、高電圧発生回路３０にはそれほど大きな電流供給能力が必要とされない。

続いて書き込み期間φ３において、第１トランジスタＭ１がオフ、第２トランジスタＭ２がオンとなり、ワードラインＷＬに高電圧Ｖｐｐが印加され選択トランジスタＳＴがオンとなる。コントロールラインＣＬには接地電位が印加され、ソースラインＳＬはオープン状態に設定される。この状態で、ビットラインＢＬには書き込みデータに応じて高電圧Ｖｐｐ（ハイレベル）または接地電位（ローレベル）のいずれかが印加される。書き込み期間φ３においては、ソースラインＳＬの電位は上昇しているため、フローティングゲートの電荷によってメモリトランジスタＭＴのチャネルが導通せず、あるいは導通してもソースに電荷が逃げないため、データの書き込みに必要なフローティングゲートの電荷量の制御を短時間で行うことができる。

このように、第１の実施の形態に係るＥＥＰＲＯＭ２００ａでは、ソースラインＳＬの充電とフローティングゲートの充電を別々のタイミングで行うため、高電圧発生回路３０の電流供給能力が小さくて済む。その結果、チャージポンプ回路の面積を従来に比べて小さくすることができる。

実施の形態に係るＥＥＰＲＯＭ２００ａの効果は、従来のＥＥＰＲＯＭの消去、書き込み動作との対比によってさらに明確となる。図３の最下段に示すように、従来のＥＥＰＲＯＭにおいては、高電圧発生回路３０の出力電圧Ｖｐｐ’をパルス状に変化させて、消去、書き込み動作を行う。従来のＥＥＰＲＯＭにおける書き込み期間φ３の動作は以下の通りである。

従来のＥＥＰＲＯＭにおいては、高電圧発生回路３０により生成された高電圧Ｖｐｐ’が列選択回路２０を介してビットラインＢＬに印加される。このとき、ワードラインＷＬには高電圧Ｖｐｐ’が印加され選択トランジスタＳＴはオンする。またコントロールラインＣＬには接地電位が印加され、ソースラインＳＬはオープン状態に設定される。

そうすると、ビットラインＢＬ、選択トランジスタＳＴを介してメモリトランジスタＭＴのフローティングゲートに電荷が注入される。フローティングゲートに十分な電荷が注入されると、メモリトランジスタＭＴのしきい値電圧が低下し、そのチャンネルが導通して選択トランジスタＳＴ、メモリトランジスタＭＴを介してソースラインＳＬが充電される。

つまり従来のＥＥＰＲＯＭでは、メモリトランジスタＭＴのチャンネルが導通した後、つまり高電圧Ｖｐｐ’が十分高い電圧まで上昇した状態でソースラインＳＬが充電される。ソースラインＳＬに逃げる電荷は、フローティングゲートに対する電荷制御、つまり書き込み動作に寄与しない。

図４は、一般的なチャージポンプ回路の出力電圧と電流供給能力の関係を示す図である。図４に示すように、チャージポンプ回路の電流供給能力は、出力電圧が上昇するほど低下する。つまり従来のＥＥＰＲＯＭでは、ソースラインＳＬを電流供給能力が低い状態で充電する必要があるため、十分に大きな電流供給能力を有する高電圧発生回路を使用する必要があった。

これに対して、第１の実施の形態に係るＥＥＰＲＯＭ２００ａでは、ソースラインＳＬを充電した後に、メモリトランジスタＭＴのフローティングゲートの電荷制御を行うため、従来に比べて高電圧発生回路に対する負荷を実質的に小さくすることができ、電流供給能力を下げることができるのである。発明者らの検討によれば、２５６ｋｂｉｔのＥＥＰＲＯＭの場合、高電圧発生回路３０に必要な電流供給能力は従来の０．７８倍程度まで下げることができ、回路面積を大幅に削減できる。

（第２の実施の形態）
第１の実施の形態では、書き込み期間φ３に先だってプリチャージ期間φ２を設け、ソースラインＳＬをプリチャージ期間φ２に充電することを特徴としていた。これに対して第２の実施の形態に係るＥＥＰＲＯＭ２００ｂにおいて、充電回路４０ｂは、あるメモリセルにデータを書き込むとき、書き込み対象のメモリセルに対応するビットラインＢＬに高電圧Ｖｐｐを与えるタイミングで、ソースラインＳＬの充電を開始する。

図５は、第２の実施の形態に係るＥＥＰＲＯＭ２００ｂの詳細な構成を示す回路図である。図５のＥＥＰＲＯＭ２００ｂは、列選択回路２０、メモリアレイ１１０に加えて、高電圧発生回路３０、充電回路４０ｂを備える。以下では、第１の実施の形態との相違点を中心に説明する。

充電回路４０ｂは、第１トランジスタＭ１およびスイッチ制御部４１を備える。第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴであり、ソースラインＳＬと高電圧ラインＨＶＬの間に設けられる。

スイッチ制御部４１は、ソースラインＳＬの電位Ｖａｓｇを所定のしきい値電圧Ｖｔｈと比較し、ソースラインＳＬの電位Ｖａｓｇがしきい値電圧Ｖｔｈに達すると第１トランジスタＭ１をオフする。

スイッチ制御部４１は、電流源４２、トランジスタ４４、４６、４７、シュミットインバータ４８、ＮＡＮＤゲート４９、第１ドライバＤ１を含む。トランジスタ４４、４６はカレントミラー回路を形成し、電流源４２によって生成される定電流をコピーし、ソース接地されたトランジスタ４７のドレインに供給する。トランジスタ４７のゲートにはソースラインＳＬの電位Ｖａｓｇが印加される。シュミットインバータ４８には、トランジスタ４７のドレインの電位が入力される。ＮＡＮＤゲート４９は、書き込みのタイミングを指示するライトデータＷＲＩＴＥと、シュミットインバータ４８の出力の否定論理積を第１制御信号Ｓ１として出力する。第１ドライバＤ１は第１制御信号Ｓ１にもとづいて第１トランジスタＭ１のオンオフを切り換える。

なお、スイッチ制御部４１はコンパレータやこれに変わる回路素子で構成されてもよい。

以上が第２の実施の形態に係るＥＥＰＲＯＭ２００ｂの構成である。次にその動作を説明する。

図６は、図５のＥＥＰＲＯＭ２００ｂにおいて、あるメモリセルに対して消去、書き込みを行う際のタイムチャートである。高電圧発生回路３０により生成される高電圧Ｖｐｐは、図６に示すようにパルス状に生成される。つまり高電圧発生回路３０は、書き込み対象のメモリセルＭＣに対応するビットラインＢＬに高電圧を与えるタイミングで、その出力電圧を上昇させる。これは図３に示される第１の実施の形態における高電圧Ｖｐｐと異なっている点に注目すべきである。

消去期間φ１が完了するとライトデータＷＲＩＴＥがハイレベルとなり、書き込み期間φ３に遷移する。書き込み期間φ３となると、高電圧Ｖｐｐが上昇し始めるが、高電圧発生回路３０の負荷として接続される容量成分によって、その電圧値は目標値まで瞬時に上昇せず、ある傾きをもって増加する。

書き込み動作の開始直後において、ソースラインＳＬの電位Ｖａｓｇは接地電位付近であるためトランジスタ４７はオフとなり、そのドレイン電圧はハイレベルとなる。このときシュミットインバータ４８の出力はローレベル、ＮＡＮＤゲート４９の出力はハイレベルとなり、第１トランジスタＭ１はオンとなる。第１トランジスタＭ１がオンすると、ソースラインＳＬの充電が開始する。つまり、図５のＥＥＰＲＯＭ２００ｂでは、高電圧Ｖｐｐが低い状態において、第１トランジスタＭ１を介してソースラインＳＬを充電する。図４に示すようにチャージポンプ回路の電流供給能力は出力電圧Ｖｏｕｔが低下するほど高くなるから、本実施の形態に係るＥＥＰＲＯＭ２００ｂは、大きな電流供給能力でソースラインＳＬを充電することができる。

またソースラインＳＬの充電と同時並列的に、ビットラインＢＬおよび選択トランジスタＳＴを介してメモリトランジスタＭＴのフローティングゲートの電荷制御が行われる。ソースラインＳＬが充電され、その電位Ｖａｓｇがトランジスタ４７のしきい値電圧Ｖｔｈまで達すると、トランジスタ４７がオンし、第１制御信号Ｓ１がローレベルとなって第１トランジスタＭ１がオフする。その後、フローティングゲートに対する電荷の注入が行われる。

このように本実施の形態に係るＥＥＰＲＯＭ２００ｂによれば、高電圧発生回路３０の出力電圧Ｖｐｐが低い状態にてソースラインＳＬを充電するため、ソースラインＳＬの電位を上昇させるのに要する時間を短縮することができる。言い換えれば、ソースラインＳＬを所定の時間内で目標の電位に上昇させるために必要な電流供給能力が、従来のＥＥＰＲＯＭに比べて小さくて済むという利点がある。

さらに本実施の形態に係るＥＥＰＲＯＭ２００ｂによれば、第１トランジスタＭ１をオンするタイミングをライトデータにもとづいて、オフするタイミングをソースラインＳＬの電位Ｖａｓｇにもとづいて制御できる。つまり図２のＥＥＰＲＯＭ２００ａのように第１トランジスタＭ１を所定時間オンするためのタイミング制御部６０が不要であるという利点もある。

（第３の実施の形態）
第３の実施の形態は、第２の実施の形態と同様に、あるメモリセルにデータを書き込むとき、書き込み対象のメモリセルに対応するビットラインＢＬに高電圧Ｖｐｐを与えるタイミングで、ソースラインＳＬの充電を開始する。

図７は、第３の実施の形態に係るＥＥＰＲＯＭ２００ｃの詳細な構成を示す回路図である。図７のＥＥＰＲＯＭ２００ｃは、列選択回路２０、メモリアレイ１１０に加えて、高電圧発生回路３０、充電回路４０ｃを備える。以下では第２の実施の形態との相違点を中心に説明する。

図７の充電回路４０ｃは、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４、第１ドライバＤ１を含む。

第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４は、ソースラインＳＬと高電圧ラインＨＶＬとの間に直列に設けられる。第１トランジスタＭ１はＰチャンネルＭＯＳＦＥＴであり、第３トランジスタＭ３および第４トランジスタＭ４はそれぞれ、選択トランジスタＳＴおよび第４トランジスタＭ４と同型である。つまり第３トランジスタＭ３はＮチャンネルＭＯＳＦＥＴであり、第４トランジスタＭ４はコントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有する。書き込み期間φ３において、第３トランジスタＭ３のゲートは高電圧Ｖｐｐが印加され、第４トランジスタＭ４のコントロールゲートは、所定電位Ｖｒｅｆにバイアスされる。第１ドライバＤ１は書き込みのタイミングを指示するライトデータＷＲＩＴＥにもとづいて第１トランジスタＭ１のオンオフを制御する。

以上が第３の実施の形態に係るＥＥＰＲＯＭ２００ｃの構成である。次にその動作を説明する。

消去期間φ１が完了するとライトデータＷＲＩＴＥがハイレベルとなり、書き込み期間φ３に遷移する。書き込み期間φ３となると、図６に示すように高電圧Ｖｐｐが上昇し始めるが、高電圧発生回路３０の負荷として接続される容量によって、その電位は瞬時に目標値まで上昇せず、ある傾きをもって増加する。

ライトデータＷＲＩＴＥがハイレベルとなると、第１トランジスタＭ１がオンする。第３トランジスタＭ３もまた、そのゲートにハイレベルが印加されているためオンする。第４トランジスタＭ４もそのコントロールゲートに入力される基準電圧Ｖｒｅｆによってオン状態となる。その結果、書き込み期間φ３が開始すると直ちに、第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４を介して、ソースラインＳＬが充電される。つまり、図７のＥＥＰＲＯＭ２００ｃでは、図５のＥＥＰＲＯＭ２００ｂと同様に、高電圧Ｖｐｐが低い状態において、つまり電流供給能力が大きな状態でソースラインＳＬを充電することができる。

第１トランジスタＭ１、第３トランジスタＭ３を流れる電流は、ソースラインＳＬに供給されるとともに、第４トランジスタＭ４のフローティングゲートへと供給される。フローティングゲートの電荷量が変化することによって第４トランジスタＭ４のしきい値電圧が小さくなる。ソースラインＳＬの電位Ｖａｓｇがあるしきい値電圧まで上昇すると第４トランジスタＭ４がオフし、充電回路４０ｃによるソースラインＳＬの充電が停止する。

図７のＥＥＰＲＯＭ２００ｃでは、第４トランジスタＭ４のコントロールゲートに印加する基準電圧Ｖｒｅｆに応じて、充電回路４０による充電の時間を制御することができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、充電回路４０ａ〜４０ｃが高電圧発生回路３０によって生成される高電圧Ｖｐｐを利用してソースラインＳＬを充電する場合について説明したが、本発明はこれに限定されない。つまり充電回路４０ａ〜４０ｃは、高電圧発生回路３０以外の電源を受けて動作してもよい。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

ＥＥＰＲＯＭの全体構成を示すブロック図である。 第１の実施の形態に係るＥＥＰＲＯＭの詳細な構成を示す回路図である。 図２のＥＥＰＲＯＭにおいて、あるメモリセルに対して消去、書き込みを行う際のタイムチャートである。 一般的なチャージポンプ回路の出力電圧と電流供給能力の関係を示す図である。 第２の実施の形態に係るＥＥＰＲＯＭの詳細な構成を示す回路図である。 図５のＥＥＰＲＯＭにおいて、あるメモリセルに対して消去、書き込みを行う際のタイムチャートである。 第３の実施の形態に係るＥＥＰＲＯＭの詳細な構成を示す回路図である。

符号の説明

ＷＬ…ワードライン、ＢＬ…ビットライン、ＳＬ…ソースライン、ＭＣ…メモリセル、ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、ＡＴ…ＡＳＧトランジスタ、１０…行選択回路、１２…行デコーダ、２０…列選択回路、２２…列デコーダ、２４…リードライト回路、３０…高電圧発生回路、４０…充電回路、４１…スイッチ制御部、５０…高電圧制御スイッチ、６０…タイミング制御部、１１０…メモリアレイ、２００…ＥＥＰＲＯＭ、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｄ１…第１ドライバ、Ｄ２…第２ドライバ。

Claims (8)

1. 複数のビットラインおよび複数のワードラインと、
   前記複数のビットラインおよび前記複数のワードラインの交点にマトリクス状に配置された複数のメモリセルであって、各メモリセルは、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ドレインが対応する前記ビットラインに接続され、ソースが前記メモリトランジスタのドレインに接続され、ゲートが対応する前記ワードラインに接続された選択トランジスタと、を含んで構成される、複数のメモリセルと、
   前記複数のメモリセル内の複数の前記メモリトランジスタのソースを共通に接続するソースラインと、
   前記ソースラインを充電する充電回路と、
   を備え、
   前記充電回路は、前記ソースラインと前記ビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタを含み、
   あるメモリセルにデータを書き込むとき、書き込みに先立って前記第１トランジスタを所定時間オンして前記ソースラインを充電し、続いて前記メモリセルに対応するビットラインに高電圧を与えてデータを書き込むことを特徴とするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）。
2. 高電圧を生成する高電圧発生回路と、
   書き込み対象のメモリセルに対応するビットラインを選択して前記高電圧を供給する列選択回路と、
   前記高電圧発生回路と前記列選択回路の間に設けられた第２トランジスタと、
   をさらに備えることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
3. 複数のビットラインおよび複数のワードラインと、
   前記複数のビットラインおよび前記複数のワードラインの交点にマトリクス状に配置された複数のメモリセルであって、各メモリセルは、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ドレインが対応する前記ビットラインに接続され、ソースが前記メモリトランジスタのドレインに接続され、ゲートが対応する前記ワードラインに接続された選択トランジスタと、を含んで構成される、複数のメモリセルと、
   前記複数のメモリセル内の複数の前記メモリトランジスタのソースを共通に接続するソースラインと、
   前記ソースラインを充電する充電回路と、
   高電圧を生成する高電圧発生回路と、
   書き込み対象のメモリセルに対応するビットラインを選択して前記高電圧を供給する列選択回路と、
   前記高電圧発生回路と前記列選択回路の間に設けられた第２トランジスタと、
   を備え、
   前記充電回路は、前記ソースラインと前記ビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタを含み、
   あるメモリセルにデータを書き込むとき、
   書き込みに先立って前記充電回路の前記第１トランジスタを所定時間オンして前記ソースラインを充電し、
   続いて前記第２トランジスタをオンして前記メモリセルに対応するビットラインに高電圧を与えてデータを書き込むことを特徴とするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）。
4. 複数のビットラインおよび複数のワードラインと、
   前記複数のビットラインおよび前記複数のワードラインの交点にマトリクス状に配置された複数のメモリセルであって、各メモリセルは、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ドレインが対応する前記ビットラインに接続され、ソースが前記メモリトランジスタのドレインに接続され、ゲートが対応する前記ワードラインに接続された選択トランジスタと、を含んで構成される、複数のメモリセルと、
   前記複数のメモリセル内の複数の前記メモリトランジスタのソースを共通に接続するソースラインと、
   前記ソースラインを充電する充電回路と、
   を備え、
   前記充電回路は、
   前記ソースラインと前記ビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタと、
   前記ソースラインの電位を所定のしきい値電圧と比較し、前記ソースラインの電位が前記しきい値電圧に達すると前記第１トランジスタをオフするスイッチ制御部と、
   を含み、
   あるメモリセルにデータを書き込むとき、
   書き込みに先立って前記第１トランジスタをオンすることにより前記充電回路によって前記ソースラインを充電し、
   続いて前記メモリセルに対応するビットラインに高電圧を与えてデータを書き込むことを特徴とするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）。
5. 複数のビットラインおよび複数のワードラインと、
   前記複数のビットラインおよび前記複数のワードラインの交点にマトリクス状に配置された複数のメモリセルであって、各メモリセルは、コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有するメモリトランジスタと、ドレインが対応する前記ビットラインに接続され、ソースが前記メモリトランジスタのドレインに接続され、ゲートが対応する前記ワードラインに接続された選択トランジスタと、を含んで構成される、複数のメモリセルと、
   前記複数のメモリセル内の複数の前記メモリトランジスタのソースを共通に接続するソースラインと、
   前記ソースラインを充電する充電回路と、
   を備え、
   前記充電回路は、
   前記ソースラインと前記ビットラインに与えられる高電圧と同電位のラインとの間に設けられた第１トランジスタと、
   前記ソースラインの電位を所定のしきい値電圧と比較し、前記ソースラインの電位が前記しきい値電圧に達すると前記第１トランジスタをオフするスイッチ制御部と、
   を含み、
   あるメモリセルにデータを書き込むとき、
   前記メモリセルに対応するビットラインに高電圧を与えるタイミングで、前記第１トランジスタをオンすることにより前記充電回路による前記ソースラインの充電を開始することを特徴とするＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）。
6. 前記ビットラインに供給すべき高電圧を生成するチャージポンプ型の高電圧発生回路をさらに備え、当該高電圧発生回路は、書き込み対象のメモリセルに対応するビットラインに高電圧を与えるタイミングで、その出力電圧を上昇させることを特徴とする請求項５に記載のＥＥＰＲＯＭ。
7. 前記充電回路は、
   前記第１トランジスタと前記ビットラインに与えられる高電圧と同電位のラインとの間に順に直列に設けられた、
   第３トランジスタと、
   コントロールゲートとドレインソース間の伝導チャネルとの間にフローティングゲートを有する第４トランジスタと、
   をさらに含み、前記第４トランジスタのコントロールゲートが、所定電位にバイアスされることを特徴とする請求項１から６のいずれかに記載のＥＥＰＲＯＭ。
8. 請求項１から７のいずれかに記載のＥＥＰＲＯＭを備えることを特徴とする電子機器。

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