JPH0766674B2

JPH0766674B2 - 不揮発性半導体記憶装置

Info

Publication number: JPH0766674B2
Application number: JP15079886A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-06-26
Filing date: 1986-06-26
Publication date: 1995-07-19
Anticipated expiration: 2010-07-19
Also published as: JPS637599A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は本揮発性半導体記憶装置に関し、特に絶縁ゲー
ト電界効果トランジスタを主な構成要素とする電気的に
書き込み、消去可能な半導体記憶装置、すなわち、EEPR
OMに関する。

〔従来の技術〕

第３図は従来のEEPROMの主要部の回路図である。メモリ
マトリクスは、例として32行32列の場合を示した。（第
３図では途中は省略してある。）第３図に示すEEPROMは、書き込みモード，消去モード，
読み出しモードにおいて、メモリセルのソースを所望の
電圧にバイアスするソース電圧回路（以下V_S回路と記
す。）CWと、ディジット線D₁（１）とV_S回路C_Wの出力端
子Ｓの間に接続されたメモリセルM₁₁（１）（ｎチャネ
ル型エンハンスメント型IGFET（以下単にnE−IGFETと記
す。）M_S11（１）と実際に情報を記憶する記憶素子とし
ての浮遊ゲートIGFET M_M11（１）とからなっている。以
下メモリセルは全て同じ構成である。）〜M₃₂₁（１）
と、…、ディジット線D₁（８）とV_S回路C_Wの出力端子Ｓ
の間に接続されたメモリセルM₁₁（８）〜M₃₂₁（８）と
からなる第１のメモリブロックと、…，ディジット線D
₃₂（１）とV_S回路C_Wの出力端子Ｓの間に接続されたメモ
リセルM₁₃₂（１）〜M₃₂₃₂（１）と、…、ディジット線D
₃₂（８）とV_S回路C_Wの出力端子Ｓの間に接続されたメモ
リセルM₁₃₂（８）〜M₃₂₃₂（８）とからなる第32のメモ
リブロックと、行選択線X₁,…,X₃₂と、列選択線Y₁,…,Y
₃₂と、データ線Ｄ（１），…,D（８）と、読み出しモー
ド時に一定電圧が出力される読み出し電圧制御回路Ａ
と、Ａを内部に含み、書き込みモード，消去モード，読
み出しモード時に、所望の電圧が出力されるように制御
された制御ゲート電圧制御回路Ｂと、Ｂの出力を伝達す
る制御ゲート線CGと第１の制御ゲート分岐線CG₁の間に
接続された列選択用のnE−IGFET Q_S1と、…、制御ゲー
ト線CGと第32のゲート分岐線CG₃₂の間に接続された列選
択用のnE−IGFET Q_S32と、第１の制御ゲート分岐線CG₁
とゲート線W₁₁の間に接続されたバイト選択用のnE−IGF
ET Q_K11と、…、第１の制御ゲート分岐線CG₁とゲート線
W₃₂₁の間に接続されたバイト選択用のnE−IGFET Q_K321
と、…、第32の制御ゲート分岐線CG₃₂とゲート線W₁₃₂の
間に接続されたバイト選択用のnE−IGFET Q_K132と、
…、第32の制御ゲート分岐線CG₃₂のゲート線W₃₂₃₂の間
に接続されたnE−IGFET Q_K3232と、データ線Ｄ（１）と
ディジット線D₁（１）の間に接続された列選択用のnE−
IGFET Q_S1（１）と、…、データ線Ｄ（８）とディジッ
ト線D₁（８）の間に接続された列選択用のnE−IGFET Q
_S1（８）と、…、データ線Ｄ（１）とディジット線D₃₂
（１）の間に接続された列選択用のnE−IGFET Q
_S32（１）と、…、データ線Ｄ（８）とディジット線D₃₂
（８）の間に接続された列選択用のnE−IGFET Q
_S32（８）と、データ入力信号線D_I（１），…,D_I（８）
と、書き込み，消去モード時に書き込み，消去に必要な
高電圧V_PP（以下、書き込み−消去電圧と記す。）を内
部で発生される昇圧回路Ｄと、昇圧回路Ｄの出力端子V
_PP′とデータ線Ｄ（１）の間に接続され、ゲートにデー
タ入力信号線D_I（１）が接続された書き込み用のnE−IG
FET Q_W（１）と、…、Ｄの出力端子V_PP′とデータ線Ｄ
（８）の間に接続され、ゲートにデータ入力信号線D
_I（８）が接続された書き込み用のnE−IGFET Q_W（８）
とから構成されている。MA₂で示したブロックがメモリ
マトリクスを形成する。

第３図に示したEEPROMの書き込みモード時の動作を説明
する。

アドレスにより、行選択線X₁、列選択線Y₁が選択され、
X₁及びY₁が電源電圧V_CCレベルになり、メモリマトリク
ス中のメモリセルM₁₁（１）が選択され、記憶素子M_M11
（１）に書き込みが行なわれるとする。説明を簡単にす
る為に、各nE−IGFETのしきい値はすべて同一でV_Tnとし
て話しを進める。書き込みモードになると、昇圧回路Ｄ
は動作し、出力端子V_PP′の電圧は後述するようにV_CCか
ら徐々に上昇し、最終的には書き込み−消去電圧V_PPま
で上昇する。（例えば、V_PP＝25V、出力端子V_PP′がV_CC
からV_PPまで上昇する時間が200μｓ。）この時、昇圧回路Ｄの出力インピーダンスは非常に高
く、例えば数ＭΩである。

制御ゲート電圧制御回路Ｂは、Ｅが“L"、Ｗが“H"、Ｒ
が“L"になるので、制御ゲート線CGに“L"が出力され、
ゲート線W₁₁に付加された容量の充電された電荷は、Q
_K111,Q_S1,Q_C2が導通して放電される事になり、記憶素子
M_M11（１）のゲートは“L"になる。

V_S回路C_Wは、Ｗが“H"、が“L"になるので、出力端子
Ｓに付加された容量は、Q_W1により電圧（V_CC−V_Tn）に
充電され、記憶素子M_M11（１）のソース電圧は（V_CC−V
_Tn）になる。

書き込みデータが入力され、データ入力信号線D_I（１）
が“H"になると、書き込み用IGFET Q_W（１）が導通し、
アドレスにより選択されたメモリセルM₁₁（１）の記憶
素子M_M11（１）が書き込まれるわけである。この時、デ
ータ入力信号線D_I（１）、…、D_I（８）にデータ入力信
号を供給する回路は、図示してないが、昇圧回路Ｄの出
力端子V_PP′の電圧が上昇するに伴ない、“H"を出力す
るデータ入力信号線（本例の場合D_I（１））の電圧がV
_CCからV_PPに上昇するように、回路構成されており、行
選択線X₁,…,X₃₂、列選択線Y₁,…,Y₃₂も同様に、図示し
ていないが、昇圧回路Ｄの出力端子V_PP′の電圧が上昇
するに伴ない、選択された行選択線，列選択線（本例の
場合X₁,Y₁）の電圧がV_CCからV_PPに上昇するように回路
構成されている。前述したように、書き込みモード時、
V_S回路の出力端子Ｓの電圧は（V_CC−V_Tn）になるので、
記憶素子M_M11（１）は非導通になり、昇圧回路Ｄの出力
端子V_PP′から電源端子又は接地端子に定常的に電流は
流れることはない。従って、昇圧回路Ｄの出力端子
V_PP′に電気的に接続された各種信号線及び節点（本例
の場合、Ｄ（１）,E₁₁,D₁（11）の電圧は、出力端子
V_PP′の電圧が上昇するに伴ない上昇することになる。

選択されたメモリセルM₁₁（１）の記憶セルM_M11（１）
のドレインE₁₁の電圧が上昇し、ある臨界電圧に達する
と、消去モード時、M_M11（１）の浮遊ゲートに注入され
た電子はドレインE₁₁に放出され、記憶素子M_M11（１）
のしきい値は負になり、記憶素子に書き込みが行なわれ
る。

この時、選択された記憶素子M_M11（１）のしきい値が負
になるので、M_M11（１）は非導通から導通になり、今度
は、昇圧回路Ｄの出力端子V_PP′に付加される容量とし
て、V_S回路の出力端子Ｓに付加される容量が付け加えら
れる事になる。出力端子V_PP′の電圧がさらに上昇する
と、選択された記憶素子M_M11（１）のドレインにも電荷
が供給され、節点E₁₁の電圧が高くなり、記憶素子M_M11
（１）がさらに書き込まれることになる。すると、記憶
素子M_M11（１）のしきい値がさらに負にシフトし、V_S回
路C_Wの出力端子Ｓは、記憶素子M_M11（１）を非導通する
まで、昇圧回路Ｄの出力端子V_PP′から充電されること
になる。

今、書き込み−消去電圧がV_PPの時、記憶素子が書き込
まれる為のドレインの臨界電圧をV_DC、この時の昇圧回
路Ｄの出力電圧をV_PPCとし、書き込みモード時、V_S回路
の出力端子Ｓが最終的に充電される電圧をV_SCとして話
しを進める。

以上述べたように、記憶用セルの書き込みは進むが、こ
こで注意することは、V_PP′＞V_PPCになると、昇圧回路
の出力端子V_PP′に付加される容量として、非常に大き
な容量をもつV_S回路の出力端子Ｓに付加される容量がつ
け加えられることである。従って、V_PP′＞V_PPCになる
と、昇圧回路の出力端子V_PP′の電圧が上昇するスピー
ドが非常に遅くなる。

EEPROMに用いられる昇圧回路の一般例を第４図に示す。

第４図において、Q_P1,Q_P2,Q_P3,…,Q_P(n-1),Q_Pnは、ゲー
トとドレインを共通に接続したnE−IGFET、▲▼
は制御信号線で書き込みモード時と消去モード時に“L"
になり、他のモード時は“H"になる。

Q_P0は、電源端子CCと節点P₁に接続されたｐチャネル型
エンハンスメント型IGFET、Q_PDは、電源端子CCと出力端
子V_PP′の間に接続されたｎチャネル型ディプレッショ
ン型IGFETである。C₁,C₂,C₃,…,C_n-1,C_nは容量、φ，
はクロックで、書き込み、又は消去モード時にクロック
信号が印加される。

第４図を用いて、昇圧回路の動作を説明する。読み出し
モード時、▲▼は“H"になり、Q_P0は非導通にな
り、φ，にはクロック信号が印加されないので、電源
端子CCから節点P₁に電荷は供給されず、Q_PDは導通であ
るので、出力端子V_PP′の電圧は電源電圧V_CCになる。

書き込み又は消去モード時、▲▼は“L"になり、
P₁はV_CCまで充電される。又、φ，にはクロック信号
が印加される。φが“H"、が“L"になると、Q_P1,Q_P3,
…,Q_P(n-1)が導通になり、点P₁,P₃,…,P_n-1に充電され
た電荷は、点P₂,P₄,…,P_nに伝達される。次にφが
“L"、が“H"になると、Q_P2,…,Q_Pnが導通になり、点
P₂,P₄,…,P_nに充電された電荷は、今度はP₃,P₅,…,P_n-1
に伝達される。

このように、各点に充電された電荷が、クロックの半サ
イクルごとに次段に次々と伝達され、後段に伝達された
電荷は逆流することがないので、出力端子V_PP′の電圧
は、電荷が伝達されるたびに上昇することになり、最終
的には、書き込み−消去電圧V_PPになる。

V_PPの値は、Q_P1,Q_P2,Q_P3,…,Q_P(n-1),Q_Pnのソース，ド
レインの拡散層の耐圧、クロックの周波数，電源電圧，
昇圧回路の段数により制限されることはもちろんであ
る。

第４図に示す昇圧回路は、出力電圧を25V程度の高電圧
にする為に、一般に20段（ｎ＝20）以上のものが使用さ
れており、回路構成から分かるように、IGFETが直列に
接続され、クロックで駆動されるので、出力インピーダ
ンスは非常に高く一般には数ＭΩになる。従って、昇圧
回路が書き込みモード時に供給することができる電流
（電流供給能力）は、一般に数十μＡになり、小さい。

書き込みモード時、昇圧回路の出力端子V_PP′の電圧が
上昇するのに必要な時間t_rは、点V_PP′に付加される容
量C_Lと、昇圧回路の電流供給能力I_outにより（１）式で
決定される。

（ΔＶは昇圧回路が出力端子V_PP′を昇圧する電圧差）
書き込みモード時、昇圧回路は、以上述べたように動作
し、点V_PP′に電気的に付加される容量を、数十μＡと
いう小さな電流で、充電していき、最終的には、点
V_PP′の電圧が、書き込み−消去電圧V_PPになる。この
時、昇圧回路の出力端子V_PP′に付加される容量の値
は、点V_PP′の電圧が上昇するに伴ない、 V_CC≦
V_PP′≦V_PPCと V_PPC≦V_PP′≦V_PPの場合とでは異な
り、の場合には、の場合に付加される容量値は、記
憶素子のソースに付加される非常に大きな容量がつけ加
えられることになり、の場合、昇圧回路の出力V_PP′
の電圧の上昇スピードは非常に遅くなることが分かる。

第３図で示す従来例のEEPROMにおいて、昇圧回路の出力
端子V_PP′の電圧がV_CCから書き込み−消去電圧V_PPまで
上昇する時間t_r2を、（１）式を用いて、（イ）と
（ロ）に分けて求める。

（イ） V_CC≦V_PP′≦V_PPC（V_PP′＝V_PPCになる時間をt
₁₁とする。）（ロ） V_PPC≦V_PP′≦V_PP（V_PP′＝V_PPCからV_PP′＝V
_PPになる時間をt₁₂とする。） t_r2を求めるに当り、以下（Ａ）〜（Ｄ）を仮定する。

（Ａ） V_PP＝25V,V_PPC＝20V,V_CC＝5V,V_T2＝1Vとする。

（Ｂ）昇圧回路の電流供給能力を点V_PP′の電圧が変
化しても、20μＡと一定とする。

（Ｃ）列選択線Y₁で選択される、記憶用セルのソース
に付加される容量を30pFとする。

（本従来例の場合、記憶用セルのソースは全部共通に接
続されるので付加される容量は30PF×32＝940pFにな
る。）（Ｄ） V_CC≦V_PP′≦V_PPCの時に、点V_PP′に電気的に
接続されるD_I（１）,X₁,Y₁,D（１）,E₁₁,D₁（11）に付
加される容量を合計して200pFとする。

t₁₁は（１）式と（Ａ）〜（Ｄ）の仮定のもとに（２）
式で表わされる。

t₁₂は（１）式と（Ａ）〜（Ｄ）の仮定のもとに（３）
式で表わされる。

（２）式と（３）式よりt_r2＝t₁₁＋t₁₂＝435（μＳ）と
なる。

第３図の従来例のEEPROMを用いた場合、書き込みモード
時、昇圧回路の出力V_PP′の電圧が上昇する様子を第５
図に示す。Ｗは書き込みモード時に“H"になる信号であ
る。

第３図に示すように、従来例のEEPROMは、行選択線，列
選択線により選択されたメモリーセルの記憶素子のソー
スに付加される容量が非常に大きいので、昇圧回路の出
力V_PP′の電圧がV_PPCからV_PPまで上昇する時間は、第５
図に示すように遅く、書き込み時間を高速にする事がで
きない。

〔発明が解決しようとする問題点〕

以上述べたように、従来例のEEPROMは、書き込みモード
時、行選択線，列選択線により選択されたメモリーセル
の記憶素子のソースに付加される容量が非常に大きいの
で、昇圧回路の出力電圧が、記憶素子が、書き込み可能
な電圧から、十分書き込みが可能な書き込み−消去電圧
まで上昇するスピードが遅いので、書き込み時間を短く
設定できないという欠点がある。

又、大容量化に伴ない、記憶用セルのソースに付加され
る容量が大きくなると、昇圧回路の出力電圧が、書き込
み−消去電圧まで上昇するスピードがますます遅くなる
ので、大容量のEEPROMに適さない。

本発明の目的は、書き込み時間を短く設定できる大容量
に適した不揮発性半導体記憶装置を提供する事にある。

〔問題点を解決するための手段〕

本発明の不揮発性半導体記憶装置は、Ｌ本の行選択線
X₁,X₂,…,X_L、Ｍ本の列選択線Y₁,Y₂,…,Y_M、Ｎ本のデー
タ線Ｄ（１）,D（２），…,D（Ｎ）およびＭ本のブロッ
ク内のソース共通配線と、前記列選択線Y_j,（ｊは1,2,
…,Mのうちの任意の自然数），に加わる列選択信号で前
記データ線Ｄ（ｋ），（ｋは1,2,…,Nのうちの任意の自
然数），に接続されるディジット線D_j（ｋ）と前記ソー
ス共通配線S_jとの間にそれぞれ挿入され前記行選択線
X_i,（ｉは1,2,…,Lのうちの任意の自然数），に加わる
行選択信号で選択される記憶素子としての制御ゲートお
よび浮遊ゲートを有するIGFETを含むメモリセルM
_ij（ｋ）を備える第ｊのメモリブロックと、書き込みモ
ードで書き込み電圧V_PPを前記データ線Ｄ（１）,D
（２），…,D（Ｎ）のうち書き込むべきデータに応じて
選択されるものに印加する手段と、前記列選択線Y_jに加
わる列選択信号および書き込み制御信号Ｗで制御され前
記ソース共通配線S_jに、書き込みモードにおいて所定の
正電圧を、消去モードおよび読み出しモードで接地電位
をそれぞれ供給するソース電圧回路C_Wjとを有してい
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の主要部の回路図である。

この実施例は、32本の行選択線X₁,X₂,…,X₃₂、32本の列
選択線Y₁,Y₂,…,Y₃₂、８本のデータ線Ｄ（１）,D
（２），…,D（８）および32本のブロック内のソース共
通配線S₁,S₂,…,S₃₂と、列選択線Y_j,（ｊは1,2,…,32の
うちの任意の自然数）、に加わる列選択信号でデータ線
Ｄ（ｋ），（ｋは1,2,…,8のうちの任意の自然数）、に
接続されるディジット線D_j（ｋ）とソース共通配線S_jと
の間にそれぞれ挿入され行選択線X_i,（ｉは1,2,…,32の
うちの任意の自然数），に加わる行選択信号で選択され
る記憶素子としての制御ゲートおよび浮遊ゲートを有す
るIGFETを含むメモリセルM_ij（ｋ）を備える第ｊのメモ
リブロックと、書き込みモードで書き込み電圧V_PPをデ
ータ線Ｄ（１）,D（２），…,D（８）のうち書き込むべ
きデータに応じて選択されるものに印加する手段と、列
選択線Y_jに加わる列選択信号および書き込み制御信号Ｗ
で制御されソース共通配線S_jに、書き込みモードにおい
て所定の正電圧（V_CC−V_TN）を、消去モードおよび読み
出しモードで接地電位をそれぞれ供給するソース電圧回
路C_Wjとを有している。すなわち、従来例のメモリマト
リクスMA₂において、記憶素子のソースをすべて共通に
接続せずに、メモリマトリクスを、列選択線により選択
される32個のメモリブロックに分割し、列選択線Y₁によ
り選択される第１のメモリブロックの記憶素子のソース
をすべて共通に接続したソース端S₁と、…、列選択線Y
₃₂により選択される第32のメモリブロックの記憶素子の
ソースをすべて共通に接続したソース端S₃₂を有するメ
モリマトリクスMA₁と、行選択線X₁,…,X₃₂と、列選択線
Y₁,…,Y₃₂と、データ入力信号線D_I（１），…,D_I（８）
と、データ出力線Ｄ（１），…,D（８）と、nE−IGFET,
Q_S1,Q_S1（１），…,Q_S1（８），…,Q_S1（８），…,
Q_S32,Q_S32（１），…,Q_S32（８）と、昇圧回路Ｄと、制
御ゲート電圧制御回路Ｂと、電源端子CCと出力端子S₁の
間に接続され、ゲートに書き込みモード時でかつ列選択
線Y₁が選択された時に“H"になる制御線Y₁・Ｗが、接続
されたnE−IGFET Q_W11と、出力端子S₁と接地端子の間に
接続され、ゲートにY₁・Ｗの反転信号が接続されたnE−IGFET Q_W12とから構成され、列選択線
Y₁が選択された時に選択されるメモリセルの記憶素子M
_M11（１），…,M_M32（１），…,M_M11（８），…,M_M321
（８），のそれぞれのソースが共通に接続されたソース
端S₁に出力端子が接続されたV_S回路C_W1と、…，電源端
子CCと出力端子S₃₂の間に接続され、ゲートに、書き込
みモード時でかつ、列選択線Y₃₂が選択された時に“H"
になる制御線Y₃₂・Ｗが接続されたnE−IGFET Q_W321と、
出力S₃₂と接地の間に接続され、ゲートにY₃₂・Ｗの反転
信号が接続されたnE−IGFET Q_W322とから構成され、出力S₃₂
が、列選択線Y₃₂が選択された時に選択されるメモリセ
ルの記憶素子M_M132（１），…,M_M3232（１），…,M_M132
（８），…,M_M3232（８）のそれぞれのソースが共通に
接続されたソース端S₃₂に接続されたV_S回路C_W32とから
構成される。

従来例と同一のトランジスタ，制御信号線，機能ブロッ
クは、第３図と同一の記号をつけ、説明をしない。

本発明の実施例の書き込みモード時の動作を、第１図を
用いて説明する。

従来例の場合と同様に、アドレスにより行選択線X₁,列
選択線Y₁が選択され、それぞれV_CCレベルの信号が印加
され、メモリマトリクス中のメモリセルM₁₁（１）が選
択され、記憶素子M_M11（１）が書き込まれるとする。
又、昇圧回路D,制御ゲート電圧制御回路Ｂの動作は、従
来例の場合と同一であるので説明をしない。又、選択さ
れた行選択線，列選択線，データ入力線の電圧は、従来
例と同様に書き込みモード時、昇圧回路の出力端子
V_PP′の電圧が上昇するに伴ない上昇するように回路構
成されているとする。

書き込みデータが入力され、データ入力信号線D_I（１）
が“H"になると、従来例と同様に、アドレスにより選択
された記憶素子M_M11（１）が、書き込まれるわけであ
る。この時、V_S回路C_W1は、Y₁・Ｗが“H", が“L"になっているのでQ_W11が導通し、出力端子S₁の電
圧は（V_CC−V_Tn）になる。一方、V_S回路C_W2,…,C
_W32は、非選択になり、出力端子S₂,…,S₃₂の電圧はすべ
て“L"になる。

従って、選択された記憶素子M_M11（１）のゲートは
“L",ソースは（V_CC−V_Tn）が印加され、M_M11（１）は
非導通になる。従って、従来例と同様に、昇圧回路の出
力端子V_PP′から電源端子CC又は接地端子に定常的な電
流は流れることがなく、昇圧回路Ｄの出力端子V_PP′に
電気的に接続された信号線又は節点（本例の場合Ｄ
（１）,E₁₁,D₁（１））の電圧は、出力端子V_PP′の電圧
が上昇するに伴ない上昇することになる。節点V_PP′の
電圧が上昇し、選択された記憶素子M_M11（１）のドレイ
ンE₁₁の電圧が、記憶素子が書き込まれる為のドレイン
の臨界電圧V_DCに達するまでは、選択された記憶素子M
_M11（１）が非導通であるので、昇圧回路の出力端子
V_PP′と選択された記憶素子のソースS₁とは電気的に切
り離されているので、本発明のように、メモリマトリク
スを32個のメモリブロックに分け、記憶素子のソースを
各ブロック間で分離しても、本発明のEEPROMは従来例と
まったく同一の動作をし、節点V_PP′の電圧が、選択さ
れた記憶素子のドレインE₁₁の電圧がV_DCになる時の電圧
V_PPCに達するまでの時間は従来例の場合と変わることは
ない。

昇圧回路の出力電圧が上昇し、選択された記憶素子M_M11
（１）のドレインE₁₁の電圧が、書き込み可能な臨界電
圧V_DCになると、記憶素子M_M11（１）は書き込まれ、し
きい値が負になる。すると、M_M11（１）は非導通から導
通になり、この時点からV_PP′に付加される容量としてV
_S回路C_W1の出力端子S₁に付加される容量がつけ加えられ
ることになる。本実施例の場合、各メモリブロックごと
にソース端を有しているので、つけ加えられる容量は従
来例の場合1/32になる。従ってV_PPC≦V_PP′≦V_PPの時、
昇圧回路の出力電圧が上昇するスピードは従来例に比べ
格段に速くなる。V_PPC≦V_PP′≦V_PPの時、選択された記
憶素子の書き込みが進む様子は、従来例の場合とまった
く同一であるので、説明をしない。

第１図で示す実施例のEEPROMにおいて、昇圧回路の出力
電圧がV_CCから書き込み−消去電圧V_PPまで上昇する時間
t_r1を、従来例の場合と同様に、（１）式を用いて
（ハ）と（ニ）に分けて求める。t_r1を求めるに当り、
従来例と同様に（Ａ）〜（Ｄ）を仮定する。

（ハ） V_CC≦V_PP′≦V_PPC（V_PP′＝V_PPCになるまでの
時間をt₁）（ニ） V_PPC≦V_PP′≦V_PP（V_PP′＝V_PPCからV_PP′＝V
_PPになるまでの時間をt₂とする。） t₁の値は上述したように、従来例のt₁₁と同じで（４）
式で表わされる。

（ニ） V_PP′に付加される容量は（ハ）の場合の値
に、V_S回路C_W1の出力端子S₁に付加される容量をつけ加
えた値であり、列選択線Y₁で選択されるメモリブロック
の、記憶用セルのソースに付加される容量は30pFである
ので、t₂は（５）式で表わされる。

（４）式と（５）式より、t_r1＝t₁＋t₂＝207.5（μＳ）
となる。第１図に示す本実施例のEEPROMを用いた場合、
書き込みモード時、昇圧回路の出力端子V_PP′の電圧が
上昇する様子を第２図に示す。Ｗは書き込みモード時に
“H"になる信号である。

以上述べたように、本発明の実施例のEEPROMは、書き込
みモード時、昇圧回路の出力端子V_PPの電圧が上昇し、V
_CC≦V_PP′≦V_PPCの時は、従来例とまったく同様に、
V_PP′に電気的接続されたノードが昇圧回路の出力端子V
_PP′から充電され、充電されるスピードは従来例と同じ
であるが、V_PPC≦V_PP′≦V_PPの時は、昇圧回路の出力端
子V_PP′に新たにつけ加える、記憶素子のソースに付加
される容量は、記憶素子の共通ソース端が各メモリブロ
ックごとに分離されているので、従来例の1/32になり、
昇圧回路の出力端子V_PP′の電圧がV_PPCからV_PPまで上昇
するスピードは従来例の場合に比べ高速になる。

第１図に示す実施例は、メモリマトリクスを32個のメモ
リブロックに分割した例を上げたが、何個に分割されて
も本発明は有効である。

又、メモリブロックとV_S回路は、同一の論理の列選択線
で制御される例を示したが、選択された記憶素子を含む
メモリブロックの共通ソース端が、書き込みモード時、
複数個のV_S回路のうち１個のV_S回路により一定電圧にバ
イアスされるものであれば本発明は有効である。又、第
１図の実施例では、書き込みモード時選択された記憶素
子のソースの電圧は（V_CC−V_TN）にバイアスされるとし
たが、正の電圧にバイアスされるのであれば、本発明は
有効であり、電圧値は問わない。

〔発明の効果〕

以上述べたように、本発明の不揮発性半導体記憶装置
は、メモリマトリクスが、列選択線により選択される複
数のメモリブロックに分割され、メモリブロックに含ま
れるすべてのメモリセルの記憶素子のソースがすべて共
通に接続されたソース端を、各メモリブロックが有して
いるので、書き込みモード時、行選択線，列選択線によ
り選択されたメモリセルの記憶素子のソースに付加され
る容量を、従来例に比べ格段に小さくする事ができる。

従って、昇圧回路の出力が電圧が、書き込み−消去電圧
に達するまでの時間が、従来例の場合に比べ短くなり、
書き込み時間を短く設定できる利点がある。又、大容量
化され、メモリセルの数がふえても、メモリブロックの
数をふやすことにより、選択されたメモリセルの記憶素
子のソースに付加される容量を変化させずにすますこと
ができるので、大容量のEEPROMに適している。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部の回路図、第２図は
一実施例の書き込みモードにおける昇圧回路の出力端子
の電圧変化を示す特性図、第３図は従来例の主要部の回
路図、第４図は昇圧回路の回路図、第５図は従来例の書
き込みモードにおける昇圧回路の出力端子の電圧変化を
示す特性図である。Ａ……読み出し電圧制御回路、Ｂ……制御ゲート電圧制
御回路、CG……制御ゲート線、CG₁〜CG₃₂……制御ゲー
ト分岐線、C₁,…,C_n……容量、C_W,C_W1〜C_W32……ソース
電圧回路、Ｄ……昇圧回路、Ｄ（１）〜Ｄ（８）……デ
ータ線、D₁（１），…,D₁（８），…,D₃₂（１），…,D
₃₂（８）……ディジット線、D_I（１），…,D_I（８）…
…データ入力信号線、E₁₁……ドレイン、M₁₁（１），
…,M₃₂₁（１），…,M₁₁（８），…,M₃₂₁（８），…,M
₁₃₂（１），…,M₃₂₃₂（８）……メモリセル、M
_M11（１），…,M_M321（１），…,M_M11（８），…,M_M321
（８），…,M_M132（１），…,M_M3232（８）……記憶素
子（浮遊ゲートIGFET）、M_S11（１），…,M
_S321（１），…,M_S11（８），…,M_S321（８），…,M
_S132（１），…,M_S3232（８）……nE−IGFET、Q_K11,…,
Q_K132,Q_K321,…,Q_K3232……バイト選択用nE−IGFET、Q
_P0……pE−IGFET、Q_PD……nD−IGFET、Q_P1,Q_P2,…,Q_Pn
……nE−IGFET、Q_S1,…,Q_S32……列選択用nE−IGFET、Q
_S1（１），…,Q_S1（８），…,Q_S32（１），…,Q
_S32（８）……列選択用nE−IGFET、S,S₁,…,S₃₂……ソ
ース端又はソース電圧回路の出力端子、X₁,…,X₂……行
選択線、Y₁,…,Y₃₂……列選択線、W₁₁,…,W₃₂₁,…,
W₁₃₂,…,W₃₂₃₂……ゲート線。

Claims

【特許請求の範囲】

【請求項１】Ｌ本の行選択線X₁,X₂,…,X_L、Ｍ本の列選
択線Y₁,Y₂,…,Y_M、Ｎ本のデータ線Ｄ（１）,D（２），
…,D（Ｎ）およびＭ本のブロック内のソース共通配線S_j
と、前記列選択線Y_j,（ｊは1,2,…,Mのうちの任意の自
然数），に加わる列選択信号で前記データ線Ｄ（ｋ），
（ｋは1,2,…,Nのうちの任意の自然数），に接続される
ディジット線D_j（ｋ）と前記ソース共通配線S_jとの間に
それぞれ挿入され前記行選択線X_i,（ｉは1,2,…,Lのう
ちの任意の自然数），に加わる行選択信号で選択される
記憶素子としての制御ゲートおよび浮遊ゲートを有する
IGFETを含むメモリセルM_ij（ｋ）を備える第ｊのメモリ
ブロックと、書き込みモードで書き込み電圧V_PPを前記
データ線Ｄ（１）,D（２），…,D（Ｎ）のうち書き込む
べきデータに応じて選択されるものに印加する手段と、
前記列選択線Y_jに加わる列選択信号および書き込み制御
信号Ｗで制御され前記ソース共通配線S_jに、書き込みモ
ードにおいて所定の正電圧を、消去モードおよび読み出
しモードで接地電位をそれぞれ供給するソース電圧回路
C_Wjとを有していることを特徴とする不揮発性半導体記
憶装置。